JP5120785B2 - 非同期式論理回路の論理回路設計装置、論理回路設計方法および論理回路設計プログラム - Google Patents
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Description
これに対し、特許文献1は、パルス幅チェック方式を開示し、パルス検出装置がシミュレーション装置におけるイベント発生時刻の検出情報を用いることによって、パルス幅制約をチェックする。
本発明の目的は、状態記憶素子の理論的に正しい最小パルス幅制約を考慮し、当該制約を満足する非同期式論理回路を設計できる論理回路設計装置、論理回路設計方法および論理回路設計プログラムを提供することにある。
次に、本発明の第1の実施の形態について図面を参照して詳細に説明する。
図1は、本実施の形態による非同期式論理回路設計システムの構成を示すブロック図である。
次に、図1及び図3を参照し、本実施の形態による非同期式論理回路設計システム全体の動作について詳細に説明する。
次に、本実施の形態の効果について説明する。
Claims (6)
- 非同期式論理回路を設計するための論理回路設計装置において、
状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定する設計制約設定手段と、
前記制御信号を生成する制御信号生成回路の設計仕様情報に基づいて、前記制御信号を遷移させるための制御信号生成回路入出力および内部信号の遷移系列を抽出し、当該遷移系列に対応する制御信号生成回路内信号線パスを抽出する遷移系列対応信号線パス抽出手段と
を含むことを特徴とする論理回路設計装置。 - データパス回路に関する設計情報から前記制御信号を抽出する制御信号抽出手段と、
前記データパス回路に関する設計情報に基づいて論理合成・最適化・テクノロジマッピングを行う第1の論理合成手段と、
前記データパス回路に基づいて前記状態記憶素子の種類を抽出し、セルライブラリに基づいて前記種類の状態記憶素子の前記最小時間間隔の値を抽出する最小時間間隔抽出手段と、
前記制御信号を生成する制御信号生成回路の設計仕様情報に対して、設定された前記設計上の制約情報を満足させる遅延追加を行いながら論理合成・最適化・テクノロジマッピングを行う第2の論理合成手段と、
前記データパス回路と前記制御信号生成回路を接続して非同期式論理回路を生成する論理回路生成手段とを含むことを特徴とする請求項1に記載の論理回路設計装置。 - 非同期式論理回路を設計するための論理回路設計装置による論理回路設計方法であって、
設計制約設定手段が、状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定し、
遷移系列対応信号線パス抽出手段が、前記制御信号を生成する制御信号生成回路の設計仕様情報に基づいて、前記制御信号を遷移させるための制御信号生成回路入出力および内部信号の遷移系列を抽出し、当該遷移系列に対応する制御信号生成回路内信号線パスを抽出することを特徴とする論理回路設計方法。 - 制御信号抽出手段が、データパス回路に関する設計情報から前記制御信号を抽出し、
第1の論理合成手段が、前記データパス回路に関する設計情報に基づいて論理合成・最適化・テクノロジマッピングを行い、
最小時間間隔抽出手段が、前記データパス回路に基づいて前記状態記憶素子の種類を抽出し、セルライブラリに基づいて前記種類の状態記憶素子の前記最小時間間隔の値を抽出し、
第2の論理合成手段が、前記制御信号を生成する制御信号生成回路の設計仕様情報に対して、設定された前記設計上の制約情報を満足させる遅延追加を行いながら論理合成・最適化・テクノロジマッピングを行い、
論理回路生成手段が、前記データパス回路と前記制御信号生成回路を接続して非同期式論理回路を生成することを特徴とする請求項3に記載の論理回路設計方法。 - 非同期式論理回路を設計するための論理回路設計装置の論理回路設計プログラムであって、
設計制約設定手段に、
状態記憶素子の記憶動作を制御する制御信号を生成する信号線パスに対する設計上の制約情報として、当該信号線パスの最小遅延時間を、前記状態記憶素子の正常動作のために必要な前記制御信号の立上り遷移および立下り遷移の間の最小時間間隔とする制約を設定する処理と、
遷移系列対応信号線パス抽出手段に、
前記制御信号を生成する制御信号生成回路の設計仕様情報に基づいて、前記制御信号を遷移させるための制御信号生成回路入出力および内部信号の遷移系列を抽出し、当該遷移系列に対応する制御信号生成回路内信号線パスを抽出する処理を実行させることを特徴とする論理回路設計プログラム。 - 制御信号抽出手段に、
データパス回路に関する設計情報から前記制御信号を抽出する処理を実行させ、
第1の論理合成手段に、
前記データパス回路に関する設計情報に基づいて論理合成・最適化・テクノロジマッピングを行う処理を実行させ、
最小時間間隔抽出手段に、
前記データパス回路に基づいて前記状態記憶素子の種類を抽出し、セルライブラリに基づいて前記種類の状態記憶素子の前記最小時間間隔の値を抽出する処理を実行させ、
第2の論理合成手段に、
前記制御信号を生成する制御信号生成回路の設計仕様情報に対して、設定された前記設計上の制約情報を満足させる遅延追加を行いながら論理合成・最適化・テクノロジマッピングを行う処理を実行させ、
論理回路生成手段に、
前記データパス回路と前記制御信号生成回路を接続して非同期式論理回路を生成する処理を実行させることを特徴とする請求項5に記載の論理回路設計プログラム。
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