JP2633648B2 - シミュレーション装置のパルス幅チェック方式 - Google Patents
シミュレーション装置のパルス幅チェック方式Info
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- JP2633648B2 JP2633648B2 JP63233201A JP23320188A JP2633648B2 JP 2633648 B2 JP2633648 B2 JP 2633648B2 JP 63233201 A JP63233201 A JP 63233201A JP 23320188 A JP23320188 A JP 23320188A JP 2633648 B2 JP2633648 B2 JP 2633648B2
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Description
【発明の詳細な説明】 ［概要］ 論理設計モデルのシミュレーションにおいて検証対象
パルスのパルス幅をチェックするシミュレーション装置
のパルス幅チェック方式に関し、 詳細遅延値を用いた論理シミュレーションとタイミン
グシミュレーションとを並列処理することにより論理設
計モデル取扱うＬパルス及びＨパルスのパルス幅を高速
で検証することを目的とし、検証パルスの状態変化毎に
検出したイベント発生時刻に発生イベントの状態変化に
応じて選択したＨパルス基準パルス幅又はＬパルス基準
パルス幅を加算してチェックイベント発生時刻を算出し
て記憶し、次の検証パルスの状態変化から次回イベント
発生時刻を検出した際に、最初のイベント発生時刻とチ
ェックイベント発生時刻とから基準パルス幅を求め、こ
の基準パルス幅を最初と次回のイベント発生時刻で決ま
る実パルス幅が満たすか否か比較判定するように構成す
る。
パルスのパルス幅をチェックするシミュレーション装置
のパルス幅チェック方式に関し、 詳細遅延値を用いた論理シミュレーションとタイミン
グシミュレーションとを並列処理することにより論理設
計モデル取扱うＬパルス及びＨパルスのパルス幅を高速
で検証することを目的とし、検証パルスの状態変化毎に
検出したイベント発生時刻に発生イベントの状態変化に
応じて選択したＨパルス基準パルス幅又はＬパルス基準
パルス幅を加算してチェックイベント発生時刻を算出し
て記憶し、次の検証パルスの状態変化から次回イベント
発生時刻を検出した際に、最初のイベント発生時刻とチ
ェックイベント発生時刻とから基準パルス幅を求め、こ
の基準パルス幅を最初と次回のイベント発生時刻で決ま
る実パルス幅が満たすか否か比較判定するように構成す
る。
［産業上の利用分野］ 本発明は、論理設計モデルのシミュレーションにおい
て検証対象パルスのパルス幅をチェックするシミュレー
ション装置のパルス幅チェック方式に関する。
て検証対象パルスのパルス幅をチェックするシミュレー
ション装置のパルス幅チェック方式に関する。
コンピュータ等のハードウェアの論理設計を行なうCA
E（Computer Aided Enginering）分野においては、作成
された論理設計モデルを検証するためのツールとしてシ
ミュレーション装置が使用されている。
E（Computer Aided Enginering）分野においては、作成
された論理設計モデルを検証するためのツールとしてシ
ミュレーション装置が使用されている。
このような論理設計モデルのシミュレーション装置に
あっては、論理設計モデルで取扱うクロックパルス、リ
セットパルス、プリセットパルス、メモリのライト及び
リードパルス等の各種のＬパルス及びＨパルスが予め予
定されたパルス幅を満たすか否かを検証するパルス幅チ
ェックが必要であり、例えば１つの論理設計モデルにつ
いて100万を越えるような演算の基本単位となる基本プ
リミティブが存在することから、より高速のシミュレー
ション処理によるパルス幅チェックが要求され、更に、
実際に論理回路を作成したと同等な各種遅延パラメータ
の設定による高精度のパルス幅チェックが要求される。
あっては、論理設計モデルで取扱うクロックパルス、リ
セットパルス、プリセットパルス、メモリのライト及び
リードパルス等の各種のＬパルス及びＨパルスが予め予
定されたパルス幅を満たすか否かを検証するパルス幅チ
ェックが必要であり、例えば１つの論理設計モデルにつ
いて100万を越えるような演算の基本単位となる基本プ
リミティブが存在することから、より高速のシミュレー
ション処理によるパルス幅チェックが要求され、更に、
実際に論理回路を作成したと同等な各種遅延パラメータ
の設定による高精度のパルス幅チェックが要求される。
「発明が解決しようとする課題」 従来、CAE分野で作成された論理設計モデルのシミュ
レーションは、固定的に定めた遅延値としてのユニット
遅延値を用いて処理するシミュレーション方式と、基本
プリミティブ毎に実装状態を想定して可変設定自在な詳
細遅延値を用いて処理するシミュレーション方式とに分
類される。
レーションは、固定的に定めた遅延値としてのユニット
遅延値を用いて処理するシミュレーション方式と、基本
プリミティブ毎に実装状態を想定して可変設定自在な詳
細遅延値を用いて処理するシミュレーション方式とに分
類される。
即ち、ユニット遅延値を処理するシミュレーション方
式にあっては、予定された論理演算が単位遅延値で正し
く行なわれるか否かを検証する論理シミュレーションの
みが可能であり、実装状態を想定したFFラッチ系のセッ
トアップタイムやホールドタイム、レーシング、パルス
幅、スパイグ等のタイミング検証はできない。
式にあっては、予定された論理演算が単位遅延値で正し
く行なわれるか否かを検証する論理シミュレーションの
みが可能であり、実装状態を想定したFFラッチ系のセッ
トアップタイムやホールドタイム、レーシング、パルス
幅、スパイグ等のタイミング検証はできない。
これに対し詳細遅延値まで処理可能なシミュレーショ
ン方式にあっては、FFラッチ系のセットアップタイムや
ホールドタイム、レーシング、パルス幅、スパイク等の
各種のタイミング検証を可能とする。
ン方式にあっては、FFラッチ系のセットアップタイムや
ホールドタイム、レーシング、パルス幅、スパイク等の
各種のタイミング検証を可能とする。
［発明が解決しようとする課題］ しかしながら、従来の詳細遅延値を扱ったシミュレー
ション方式におけるパルス幅チェックにあっては、論理
シミュレーションフェーズとタイミングシミュレーショ
ンフェーズとの別々のシミュレーションに分けて処理す
ることが一般的であり、このように論理シミュレーショ
ンフェーズとタイミングシミュレーションフェーズとに
分かれたパルス幅チェック方式では、100万を越えるよ
うな基本プリミティブで構成された論理設計モデルに対
しパルス幅チェックを含むシミュレーションを行なった
場合には、膨大な処理時間がかかり、実用上、詳細遅延
値を用いたパルス幅チェックのためのシミュレーション
は困難であった。
ション方式におけるパルス幅チェックにあっては、論理
シミュレーションフェーズとタイミングシミュレーショ
ンフェーズとの別々のシミュレーションに分けて処理す
ることが一般的であり、このように論理シミュレーショ
ンフェーズとタイミングシミュレーションフェーズとに
分かれたパルス幅チェック方式では、100万を越えるよ
うな基本プリミティブで構成された論理設計モデルに対
しパルス幅チェックを含むシミュレーションを行なった
場合には、膨大な処理時間がかかり、実用上、詳細遅延
値を用いたパルス幅チェックのためのシミュレーション
は困難であった。
本発明は、このような従来の問題点に鑑みてなされた
もので、詳細遅延値を用いた論理シミュレーションとタ
イミングシミュレーションとを並列処理することにより
論理設計モデルで取扱うＬパルス及びＨパルスのパルス
幅を高速で検証できるシミュレーション装置のパルス幅
チェック方式を提供することを目的とする。
もので、詳細遅延値を用いた論理シミュレーションとタ
イミングシミュレーションとを並列処理することにより
論理設計モデルで取扱うＬパルス及びＨパルスのパルス
幅を高速で検証できるシミュレーション装置のパルス幅
チェック方式を提供することを目的とする。
［課題を解決するための手段］ 第１図は本発明の原理説明図である。
まず本発明は、論理演算の基本となる基本プリミティ
ブの定義に基づいて作成された論理設計モデルを対象に
詳細遅延値を用いて論理シミュレーションとタイミング
シミュレーションを並列的に実行するシミュレーション
装置を対象とする。
ブの定義に基づいて作成された論理設計モデルを対象に
詳細遅延値を用いて論理シミュレーションとタイミング
シミュレーションを並列的に実行するシミュレーション
装置を対象とする。
このようなシミュレーション装置に於いて本発明にあ
っては、第１図に示すように、論理設計モデルで取扱う
適宜の検証パルスの状態変化毎にイベント発生時刻（t
i）を検出するイベント発生時刻検出部10と、該イベン
ト発生時刻検出部10で検出したイベント発生時刻（ti）
に続く次の検証パルスの状態変化に基づいて次回イベン
ト発生時刻（ti 1）を検出する次回イベント発生時刻検
出部12と、イベント発生時刻検出部10で検出されたイベ
ント発生時刻（ti）にＨパルス基準値記憶部14又はＬパ
ルス基準値記憶部16から発生イベントの変化状態に応じ
て選択的に読出されたＨパルス基準パルス幅（ΔT1）又
はＬパルス基準パルス幅（ΔT2）を加算してチェックイ
ベント発生時刻（tci）を算出する加算部18と、加算部1
8で算出されたチェックイベント発生時刻（tci）を記憶
するチェックイベント記憶部20と、次回イベント発生時
刻（ti＋１）が検出され際に、チェックイベント記憶部
20からチェックイベント発生時刻（tci）を読出してイ
ベント発生時刻（ti）とにより決まる基準パルス幅（T
i）を求め、この基準パルス幅（Ti）をイベント発生時
刻（ti）と次回イベント発生時刻（ti＋１）で決まる実
パルス幅（Ti,i＋１）が満たしているか否か比較判定す
る比較部22とを設けるように構成する。
っては、第１図に示すように、論理設計モデルで取扱う
適宜の検証パルスの状態変化毎にイベント発生時刻（t
i）を検出するイベント発生時刻検出部10と、該イベン
ト発生時刻検出部10で検出したイベント発生時刻（ti）
に続く次の検証パルスの状態変化に基づいて次回イベン
ト発生時刻（ti 1）を検出する次回イベント発生時刻検
出部12と、イベント発生時刻検出部10で検出されたイベ
ント発生時刻（ti）にＨパルス基準値記憶部14又はＬパ
ルス基準値記憶部16から発生イベントの変化状態に応じ
て選択的に読出されたＨパルス基準パルス幅（ΔT1）又
はＬパルス基準パルス幅（ΔT2）を加算してチェックイ
ベント発生時刻（tci）を算出する加算部18と、加算部1
8で算出されたチェックイベント発生時刻（tci）を記憶
するチェックイベント記憶部20と、次回イベント発生時
刻（ti＋１）が検出され際に、チェックイベント記憶部
20からチェックイベント発生時刻（tci）を読出してイ
ベント発生時刻（ti）とにより決まる基準パルス幅（T
i）を求め、この基準パルス幅（Ti）をイベント発生時
刻（ti）と次回イベント発生時刻（ti＋１）で決まる実
パルス幅（Ti,i＋１）が満たしているか否か比較判定す
る比較部22とを設けるように構成する。
更に、イベント発生時刻検出部10及び次回イベント発
生時刻検出部12のそれぞれは、検証パルスの状態変化を
検出した現在時刻（tc）に詳細遅延値に基づく入出力遅
延時間（τｄ）を加えた時刻をイベント発生時刻（ti,t
i＋１）として検出するように構成する。
生時刻検出部12のそれぞれは、検証パルスの状態変化を
検出した現在時刻（tc）に詳細遅延値に基づく入出力遅
延時間（τｄ）を加えた時刻をイベント発生時刻（ti,t
i＋１）として検出するように構成する。
［作用］ このような構成を備えた本発明のシミュレーション装
置のパルス幅チェック方式にあっては、論理設計モデル
で使用されるクロック系、リセット系、プリセット系、
メモリのリード系及びライト系等の各種パルスに対する
パルス幅チェックを論理シミュレーションとタイミング
シミュレーションの並列的な実行により高速で処理する
ことができ、クリティカルなタイミング検証を可能にし
て論理設計の信頼度を高めると共にテストパターン作成
時に信頼度の高い有効パターンの作成を可能にして歩留
りを上げることができる。
置のパルス幅チェック方式にあっては、論理設計モデル
で使用されるクロック系、リセット系、プリセット系、
メモリのリード系及びライト系等の各種パルスに対する
パルス幅チェックを論理シミュレーションとタイミング
シミュレーションの並列的な実行により高速で処理する
ことができ、クリティカルなタイミング検証を可能にし
て論理設計の信頼度を高めると共にテストパターン作成
時に信頼度の高い有効パターンの作成を可能にして歩留
りを上げることができる。
［実施例］ 第２図は本発明の一実施例を示した実施例構成図であ
る。
る。
第２図において、24はイベント変化状態判定制御回路
であり、論理設計モデルに対する詳細遅延値を用いた論
理シミュレーション及びタイミングシミュレーションの
並列的な実行で得られる適宜の検証対象パルスの状態変
化をイベント変化と判定してチェックイベント制御回路
26に通知する。
であり、論理設計モデルに対する詳細遅延値を用いた論
理シミュレーション及びタイミングシミュレーションの
並列的な実行で得られる適宜の検証対象パルスの状態変
化をイベント変化と判定してチェックイベント制御回路
26に通知する。
チェックイベント制御回路26はイベント変化状態判定
制御回路24からの通知を受けて装置全体としてのパルス
幅チェックのための制御処理を実行する。
制御回路24からの通知を受けて装置全体としてのパルス
幅チェックのための制御処理を実行する。
10はイベント発生時刻検出回路であり、イベント変化
状態判定制御回路24でイベント変化が判定される毎にイ
ベント発生時刻（ti）を検出して出力する。ここでイベ
ント発生時刻検出回路10はイベント変化を判定した現在
時刻（tc）に予め設定された詳細遅延値に基づく入出力
遅延時間（τｄ）を加算した（tc＋τｄ）としてイベン
ト発生時刻（ti）を検出する。
状態判定制御回路24でイベント変化が判定される毎にイ
ベント発生時刻（ti）を検出して出力する。ここでイベ
ント発生時刻検出回路10はイベント変化を判定した現在
時刻（tc）に予め設定された詳細遅延値に基づく入出力
遅延時間（τｄ）を加算した（tc＋τｄ）としてイベン
ト発生時刻（ti）を検出する。
14はＨパルス基準値メモリ、16はＬパルス基準値メモ
リであり、検証対象パルスの種別に応じてＨパルスの基
準パルス幅（ΔT1）とＬパルスの基準パルス幅（ΔT2）
が記憶されている。Ｈパルス基準値メモリ14及びＬパル
ス基準値メモリ16の読出出力は選択回路28に与えられ、
選択回路28はイベント変化状態判定制御回路24における
発生イベントの変化状態の判定結果、即ち立上がり変化
であるか立下がり変化であるかに基づいて選択される。
即ち、発生イベントが立上がり変化であれば選択回路28
はＨパルス基準値メモリ14からのＨパルス基準パルス幅
（ΔT1）を選択的に読出し、一方、発生イベントが立下
がり変化であればＬパルス基準値メモリ16からＬパルス
基準パルス幅（ΔT2）を選択的に読出す。
リであり、検証対象パルスの種別に応じてＨパルスの基
準パルス幅（ΔT1）とＬパルスの基準パルス幅（ΔT2）
が記憶されている。Ｈパルス基準値メモリ14及びＬパル
ス基準値メモリ16の読出出力は選択回路28に与えられ、
選択回路28はイベント変化状態判定制御回路24における
発生イベントの変化状態の判定結果、即ち立上がり変化
であるか立下がり変化であるかに基づいて選択される。
即ち、発生イベントが立上がり変化であれば選択回路28
はＨパルス基準値メモリ14からのＨパルス基準パルス幅
（ΔT1）を選択的に読出し、一方、発生イベントが立下
がり変化であればＬパルス基準値メモリ16からＬパルス
基準パルス幅（ΔT2）を選択的に読出す。
イベント発生時刻検出回路10で検出されたイベント発
生時刻（ti）と選択回路28で選択されたＨパルス又はＬ
パルス基準パルス幅（ΔT1,ΔT2）は加算器18−１に与
えられる。加算器18−１はイベント発生時刻（ti）にＨ
パルス基準パルス幅（ΔT1）又はＬパルス基準パルス幅
（ΔT2）を加算してチェックイベント時刻（ｔci）を演
算してレジスタ（30−１）に書込む。レジスタ30−１に
一時的に格納されたチェックイベント発生時刻（ｔci）
は、その後、チェックイベント制御回路26によりチェッ
クイベントメモリ20にチェックフラグCFと共に格納され
る。
生時刻（ti）と選択回路28で選択されたＨパルス又はＬ
パルス基準パルス幅（ΔT1,ΔT2）は加算器18−１に与
えられる。加算器18−１はイベント発生時刻（ti）にＨ
パルス基準パルス幅（ΔT1）又はＬパルス基準パルス幅
（ΔT2）を加算してチェックイベント時刻（ｔci）を演
算してレジスタ（30−１）に書込む。レジスタ30−１に
一時的に格納されたチェックイベント発生時刻（ｔci）
は、その後、チェックイベント制御回路26によりチェッ
クイベントメモリ20にチェックフラグCFと共に格納され
る。
チェックイベントメモリ20はチェックイベント制御回
路26を介して得られるチェックイベント発生時刻（ｔc
i）を論理設計モデルにおけるネット番号を指示パラメ
ータとして格納する。また、チェックイベントメモリ20
のチェックフラグCFは、チェックイベント発生時刻（ｔ
ci）の格納時にはCF＝０にプリセットされており、後の
説明で明らかにするように、チェックイベント発生時刻
（ｔci）に達する前にイベント変化状態判定制御回路24
で次のイベント変化が判定されるとチェックフラグCFは
CF＝１にセットされる。
路26を介して得られるチェックイベント発生時刻（ｔc
i）を論理設計モデルにおけるネット番号を指示パラメ
ータとして格納する。また、チェックイベントメモリ20
のチェックフラグCFは、チェックイベント発生時刻（ｔ
ci）の格納時にはCF＝０にプリセットされており、後の
説明で明らかにするように、チェックイベント発生時刻
（ｔci）に達する前にイベント変化状態判定制御回路24
で次のイベント変化が判定されるとチェックフラグCFは
CF＝１にセットされる。
一方、イベント発生時刻検出回路10に対応して次回イ
ベント発生時刻検出回路12−１及び次々回イベント発生
時刻検出回路12−２が設けられる。次回イベント発生時
刻検出回路12−１はイベント発生時刻検出回路10でイベ
ント発生時刻（ti）が検出された後にイベント変化状態
判定制御回路24で次のイベント変化が判定されたときの
現在時刻（tc）に詳細遅延値に基づく入出力遅延時間
（τｄ）を加えた時刻として時間イベント発生時刻（ti
＋１）を検出する。
ベント発生時刻検出回路12−１及び次々回イベント発生
時刻検出回路12−２が設けられる。次回イベント発生時
刻検出回路12−１はイベント発生時刻検出回路10でイベ
ント発生時刻（ti）が検出された後にイベント変化状態
判定制御回路24で次のイベント変化が判定されたときの
現在時刻（tc）に詳細遅延値に基づく入出力遅延時間
（τｄ）を加えた時刻として時間イベント発生時刻（ti
＋１）を検出する。
更に、次々回イベント発生時刻検出回路12−２は、次
回イベント発生時刻（ti＋１）が検出された後にイベン
ト変化状態判定制御回路24で次のイベント変化が判定さ
れたときの現在時刻（tc）に詳細遅延値に基づく入出力
遅延時間（τｄ）を加えた次々回イベント発生時刻（ti
＋２）を検出する。
回イベント発生時刻（ti＋１）が検出された後にイベン
ト変化状態判定制御回路24で次のイベント変化が判定さ
れたときの現在時刻（tc）に詳細遅延値に基づく入出力
遅延時間（τｄ）を加えた次々回イベント発生時刻（ti
＋２）を検出する。
次回イベント発生時刻検出回路12−１で検出された次
回イベント発生時刻（ti＋１）は加算器18−２の一方に
与えられ、このとき加算器18−２の他方にはイベント変
化状態判定制御回路24で判定された次回の発生イベント
の変化状態に対応した選択回路28によるＨパルス基準パ
ルス幅（ΔT1）又はＬパルス基準パルス幅（ΔT2）が与
えられており、両者を加算することで次回チェックイベ
ント発生時刻（ｔci＋１）を算出してレジスタ30−２に
格納し、その後にチェックイベント制御回路26を介して
チェックイベントメモリ20にネット番号を指示パラメー
タとしてチェックフラグCFと共に格納される。
回イベント発生時刻（ti＋１）は加算器18−２の一方に
与えられ、このとき加算器18−２の他方にはイベント変
化状態判定制御回路24で判定された次回の発生イベント
の変化状態に対応した選択回路28によるＨパルス基準パ
ルス幅（ΔT1）又はＬパルス基準パルス幅（ΔT2）が与
えられており、両者を加算することで次回チェックイベ
ント発生時刻（ｔci＋１）を算出してレジスタ30−２に
格納し、その後にチェックイベント制御回路26を介して
チェックイベントメモリ20にネット番号を指示パラメー
タとしてチェックフラグCFと共に格納される。
チェックイベント制御回路26はチェックイベントメモ
リ20に格納されたチェックイベント発生時刻（ｔci）と
現在時刻（tc）とを比較しており、両者が一致するとチ
ェックイベントメモリ20のチェックイベント発生時刻
（ｔci）を読出して比較器22−１に設定する。比較器22
−１の他方には次回イベント発生時刻検出回路12−１の
検出出力が与えられており、次回イベント発生時刻（ti
＋１）が検出された際に比較器22−１は次のパルス幅チ
ェックのための比較判定処理を行なう。
リ20に格納されたチェックイベント発生時刻（ｔci）と
現在時刻（tc）とを比較しており、両者が一致するとチ
ェックイベントメモリ20のチェックイベント発生時刻
（ｔci）を読出して比較器22−１に設定する。比較器22
−１の他方には次回イベント発生時刻検出回路12−１の
検出出力が与えられており、次回イベント発生時刻（ti
＋１）が検出された際に比較器22−１は次のパルス幅チ
ェックのための比較判定処理を行なう。
即ち、比較器22−１は、そのとき得られているイベン
ト発生時刻（ti）とチェックイベント発生時刻（ｔci）
とから基準パルス幅Ti、即ちTi＝ｔci−tiを求め、また
イベント発生時刻（ti）と次回イベント発生時刻（ti＋
１）とから実パルス幅（Ti,i＋１）を、 （Ti,i＋１）＝（ti＋１）−（ti） として求める。そして、このようにして求めた基準パル
ス幅（Ti）と実パルス幅（ti,i＋１）とを比較判定し、
実パルス幅が基準パルス幅を満たしているか否か判定す
る。即ち、実パルス幅が基準パルス幅より大きければ適
性パルス幅にあることを判定し、一方、実パルス幅が基
準パルス幅より短ければ、パルス幅異常を判定して異常
フラグを出力し、異常フラグをレジスタ32−１にセット
する。
ト発生時刻（ti）とチェックイベント発生時刻（ｔci）
とから基準パルス幅Ti、即ちTi＝ｔci−tiを求め、また
イベント発生時刻（ti）と次回イベント発生時刻（ti＋
１）とから実パルス幅（Ti,i＋１）を、 （Ti,i＋１）＝（ti＋１）−（ti） として求める。そして、このようにして求めた基準パル
ス幅（Ti）と実パルス幅（ti,i＋１）とを比較判定し、
実パルス幅が基準パルス幅を満たしているか否か判定す
る。即ち、実パルス幅が基準パルス幅より大きければ適
性パルス幅にあることを判定し、一方、実パルス幅が基
準パルス幅より短ければ、パルス幅異常を判定して異常
フラグを出力し、異常フラグをレジスタ32−１にセット
する。
比較器22−２及びレジスタ32−２は次々回イベント発
生時刻検出回路12−２で次々回イベント発生時刻（ti＋
２）が検出された際に、比較器22−１と同様に、それま
でに得られた次回イベント発生時刻（ti＋１）と次回チ
ェックイベント発生時刻（ｔci＋１）とに基づいてパル
ス幅チェックの比較判定処理を行ない、その結果をレジ
スタ32−２に格納するようになる。
生時刻検出回路12−２で次々回イベント発生時刻（ti＋
２）が検出された際に、比較器22−１と同様に、それま
でに得られた次回イベント発生時刻（ti＋１）と次回チ
ェックイベント発生時刻（ｔci＋１）とに基づいてパル
ス幅チェックの比較判定処理を行ない、その結果をレジ
スタ32−２に格納するようになる。
尚、第２図の実施例にあっては、次々回イベント発生
時刻検出回路12−２で次々回イベント発生時刻（ti＋
２）が検出されたときには、同時にイベント発生時刻検
出回路10において、次々回イベント発生に基づく新たな
イベント発生時刻（ti）の検出が行なわれ、３回のイベ
ント発生が検出される毎に同様な処理を繰り返すことに
なる。
時刻検出回路12−２で次々回イベント発生時刻（ti＋
２）が検出されたときには、同時にイベント発生時刻検
出回路10において、次々回イベント発生に基づく新たな
イベント発生時刻（ti）の検出が行なわれ、３回のイベ
ント発生が検出される毎に同様な処理を繰り返すことに
なる。
次に、第２図の実施例によるパルス幅チェックの制御
処理を第３図のタイミングチャートを参照して説明す
る。
処理を第３図のタイミングチャートを参照して説明す
る。
第３図のタイミングチャートは検証パルスとしてクロ
ックパルスを例にとっている。勿論、本発明の処理対象
となるパルスはクロックパルスに限定されず、論理設計
モデルで取り扱われるプリセットパルス（PRS）、メモ
リのライトパルス（WE）あるいはクリアパルス（CLR）
等の各種のパルスが含まれれる。
ックパルスを例にとっている。勿論、本発明の処理対象
となるパルスはクロックパルスに限定されず、論理設計
モデルで取り扱われるプリセットパルス（PRS）、メモ
リのライトパルス（WE）あるいはクリアパルス（CLR）
等の各種のパルスが含まれれる。
第３図において、まず時刻でクロックがＬレベルか
らＨレベルに立上がる状態変化が発生したとすると、こ
のクロックの状態変化がイベント変化状態判定制御回路
24で判定され、立上がり変化であることから選択回路28
はＨパルス基準値メモリ14を選択してＨパルス基準パル
ス幅（ΔT1）を読出す。同時にイベント発生時刻検出回
路10が現在時刻（tc）に入出力遅延値（τｄ）を加えた
時刻としてイベント発生時刻（t1）を検出し、加算器18
−１で選択回路28から得られたＨパルス基準パルス幅
（ΔT1）と加え合わせてチェックイベント発生時刻（ｔ
c1）を算出してレジスタ30−１に格納する。レジスタ30
−１に格納された最初のチェックイベント発生時刻（ｔ
c1）はその後、チェックイベント制御回路26によりチェ
ックイベントメモリ20にネット番号を指示アドレスとし
て格納される。このとき対応するチェックフラグCF、即
ち第３図（ｄ）に示すＨパルス用の次回イベントフラグ
ＡはＡ＝０の初期状態におかれている。
らＨレベルに立上がる状態変化が発生したとすると、こ
のクロックの状態変化がイベント変化状態判定制御回路
24で判定され、立上がり変化であることから選択回路28
はＨパルス基準値メモリ14を選択してＨパルス基準パル
ス幅（ΔT1）を読出す。同時にイベント発生時刻検出回
路10が現在時刻（tc）に入出力遅延値（τｄ）を加えた
時刻としてイベント発生時刻（t1）を検出し、加算器18
−１で選択回路28から得られたＨパルス基準パルス幅
（ΔT1）と加え合わせてチェックイベント発生時刻（ｔ
c1）を算出してレジスタ30−１に格納する。レジスタ30
−１に格納された最初のチェックイベント発生時刻（ｔ
c1）はその後、チェックイベント制御回路26によりチェ
ックイベントメモリ20にネット番号を指示アドレスとし
て格納される。このとき対応するチェックフラグCF、即
ち第３図（ｄ）に示すＨパルス用の次回イベントフラグ
ＡはＡ＝０の初期状態におかれている。
続いて、チェックイベント制御回路26はチェックイベ
ントメモリ20に格納された最初のチェックイベント発生
時刻（ｔc1）と現在時刻（tc）との比較を行なってお
り、両者が一致するとチェックイベントメモリ20に格納
された最初のチェックイベント発生時刻（ｔc1）を読出
して比較器22−１にセットする。この第１回目のチェッ
クイベント発生時刻（ｔc1）の時点では、第３図に示す
ように、次の時刻のイベントの変化が生じていないこ
とから、この場合、チェックイベント制御回路26はチェ
ックイベントメモリ20のチェックイベント発生時刻（ｔ
c1）に対応したチェックフラグCF、即ち、第３図（ｄ）
の次回イベントフラグＡをＡ＝０にセットする。
ントメモリ20に格納された最初のチェックイベント発生
時刻（ｔc1）と現在時刻（tc）との比較を行なってお
り、両者が一致するとチェックイベントメモリ20に格納
された最初のチェックイベント発生時刻（ｔc1）を読出
して比較器22−１にセットする。この第１回目のチェッ
クイベント発生時刻（ｔc1）の時点では、第３図に示す
ように、次の時刻のイベントの変化が生じていないこ
とから、この場合、チェックイベント制御回路26はチェ
ックイベントメモリ20のチェックイベント発生時刻（ｔ
c1）に対応したチェックフラグCF、即ち、第３図（ｄ）
の次回イベントフラグＡをＡ＝０にセットする。
次に、第３図の時刻でクロックがＨレベルからＬレ
ベルに立下がる状態変化が発生すると、イベント変化状
態判定制御回路24がこのイベント変化を判定し、立下が
り変化であることから選択回路28によりＬパルス基準値
メモリ16を選択させ、Ｌパルス基準パルス幅（ΔT2）を
読出させる。同時に次回イベント発生時刻検出回路12−
１が時刻におけるイベント変化の現在時刻に入出力遅
延時間（τｄ）を加算した次回イベント発生時刻（t2）
を検出して出力し、従って、加算器12−２で選択回路28
からのＬパルス基準パルス軸（ΔT2）と加算された次回
チェックイベント発生時刻（ｔc2）を算出してレジスタ
30−２に格納する。
ベルに立下がる状態変化が発生すると、イベント変化状
態判定制御回路24がこのイベント変化を判定し、立下が
り変化であることから選択回路28によりＬパルス基準値
メモリ16を選択させ、Ｌパルス基準パルス幅（ΔT2）を
読出させる。同時に次回イベント発生時刻検出回路12−
１が時刻におけるイベント変化の現在時刻に入出力遅
延時間（τｄ）を加算した次回イベント発生時刻（t2）
を検出して出力し、従って、加算器12−２で選択回路28
からのＬパルス基準パルス軸（ΔT2）と加算された次回
チェックイベント発生時刻（ｔc2）を算出してレジスタ
30−２に格納する。
レジスタ30−２に格納された次回チェックイベント発
生時刻（ｔc2）は、その後チェックイベントメモリ20に
ネット番号を指示アドレスとしてチェックフラグCF（初
期状態）と共に格納される。
生時刻（ｔc2）は、その後チェックイベントメモリ20に
ネット番号を指示アドレスとしてチェックフラグCF（初
期状態）と共に格納される。
また、次回イベント発生時刻検出回路12−１で検出さ
れた次回イベント発生時刻（t2）は同時に比較器22−１
に与えられ、比較器22−１によって第３図の時刻〜
で生じたＨパルスのパルス幅の比較判定処理を行なう。
れた次回イベント発生時刻（t2）は同時に比較器22−１
に与えられ、比較器22−１によって第３図の時刻〜
で生じたＨパルスのパルス幅の比較判定処理を行なう。
即ち、比較器22−１は最初のイベント発生時刻（t1）
とチェックイベント発生時刻（ｔc1）とから基準パルス
幅（T1）を求め、また最初のイベント発生時刻（t1）と
次回イベント発生時刻（t2）とからＨパルスの実パルス
幅（T12）を求め、この場合には基準パルス幅（t1）を
実パルス幅（T12）が満たしていることから正常なパル
ス幅と判定し、レジスタ32−１に対する異常フラグを
「０」にセットする。
とチェックイベント発生時刻（ｔc1）とから基準パルス
幅（T1）を求め、また最初のイベント発生時刻（t1）と
次回イベント発生時刻（t2）とからＨパルスの実パルス
幅（T12）を求め、この場合には基準パルス幅（t1）を
実パルス幅（T12）が満たしていることから正常なパル
ス幅と判定し、レジスタ32−１に対する異常フラグを
「０」にセットする。
以上の最初に得られたＨパルスのパルス幅チェックが
終了すると、チェックイベント制御回路26はチェックイ
ベントメモリ20に格納された次回チェックイベント発生
時刻（ｔc2）と現在時刻（tc）との比較処理を行なって
おり、両者が一致するとチェックイベントメモリ20に格
納している次回チェックイベント発生時刻（ｔc2）に対
応したチェックフラグCF、即ち第３図の（ｅ）に示す次
回イベントフラグＢをＢ＝０にセットする。
終了すると、チェックイベント制御回路26はチェックイ
ベントメモリ20に格納された次回チェックイベント発生
時刻（ｔc2）と現在時刻（tc）との比較処理を行なって
おり、両者が一致するとチェックイベントメモリ20に格
納している次回チェックイベント発生時刻（ｔc2）に対
応したチェックフラグCF、即ち第３図の（ｅ）に示す次
回イベントフラグＢをＢ＝０にセットする。
続いて、第３図の時刻でクロックがＬレベルからＨ
レベルに変化すると、イベント変化状態判別制御回路24
でこの立上がり変化が判定され、選択回路28によってＨ
パルス基準値メモリ14のＨパルス基準パルス幅（ΔT1）
が選択されて加算器18−１に与えられる。同時にイベン
ト発生時刻検出回路10は３回目のイベント変化について
イベント発生時刻（t3）を検出して加算器18−１に出力
し、両者の加算により求めた３回目のチェックイベント
発生時刻（ｔc3）をレジスタ30−１に格納し、その後、
チェックイベントメモリ20に格納する。
レベルに変化すると、イベント変化状態判別制御回路24
でこの立上がり変化が判定され、選択回路28によってＨ
パルス基準値メモリ14のＨパルス基準パルス幅（ΔT1）
が選択されて加算器18−１に与えられる。同時にイベン
ト発生時刻検出回路10は３回目のイベント変化について
イベント発生時刻（t3）を検出して加算器18−１に出力
し、両者の加算により求めた３回目のチェックイベント
発生時刻（ｔc3）をレジスタ30−１に格納し、その後、
チェックイベントメモリ20に格納する。
同時に次々回イベント発生時刻検出回路12−２におい
て、同様にして次々回イベント発生時刻（t3）が検出さ
れて比較器22−２に与えられる。このとき比較器22−２
の他方には、チェック制御回路26において現在時刻（t
c）がチェックイベントメモリ20の次回チェックイベン
ト発生時刻（ｔc2）に一致したときに読出された次回チ
ェックイベント発生時刻（ｔc2）が与えられていること
から、比較器22−１の場合と同様、次回イベント発生時
刻（t1）と次回チェックイベント発生時刻（ｔc2）とに
基づいて基準パルス幅（ΔT2）を求めると共に次回イベ
ント発生時刻（t2）と次々回イベント発生時刻（t3）と
に基づいてＬパルスの実パルス幅（T23）を求め、両者
の比較によりＬパルス幅を比較判定する。この場合、第
３図から明らかなように、時刻からのＬパルスの実
パルス幅は基準パルス幅を満たしていることから正常パ
ルス幅と判定され、レジスタ32に対する異常フラグは
「０」にセットされる。
て、同様にして次々回イベント発生時刻（t3）が検出さ
れて比較器22−２に与えられる。このとき比較器22−２
の他方には、チェック制御回路26において現在時刻（t
c）がチェックイベントメモリ20の次回チェックイベン
ト発生時刻（ｔc2）に一致したときに読出された次回チ
ェックイベント発生時刻（ｔc2）が与えられていること
から、比較器22−１の場合と同様、次回イベント発生時
刻（t1）と次回チェックイベント発生時刻（ｔc2）とに
基づいて基準パルス幅（ΔT2）を求めると共に次回イベ
ント発生時刻（t2）と次々回イベント発生時刻（t3）と
に基づいてＬパルスの実パルス幅（T23）を求め、両者
の比較によりＬパルス幅を比較判定する。この場合、第
３図から明らかなように、時刻からのＬパルスの実
パルス幅は基準パルス幅を満たしていることから正常パ
ルス幅と判定され、レジスタ32に対する異常フラグは
「０」にセットされる。
以下、同様な処理の繰り返しによりイベント変化発生
毎にＨパルス及びＬパルスのパルス幅チェック処理が繰
り返し行なわれる。
毎にＨパルス及びＬパルスのパルス幅チェック処理が繰
り返し行なわれる。
次に、第３図の時刻からのＨパルスにあって、Ｈ
パルスの実パルス幅がチェックイベント発生時刻に基づ
く基準パルス幅を満たしていないことから、この場合に
はチェックイベント制御回路26でチェックイベント発生
時刻に現在時刻が達する前に次のイベント変化がイベン
ト変化状態判定制御回路24から通知されたときに対応す
るチェックフラグ、即ち第３図（ｄ）の次回イベントフ
ラグＡをＡ＝１にセットし、現在時刻がチェックイベン
ト時刻に達したときの比較判定によりＨパルスの実パル
ス幅が基準パルス幅より短いことによる異常パルスであ
ることを判定し、異常フラグを「１」にセットするよう
になる。
パルスの実パルス幅がチェックイベント発生時刻に基づ
く基準パルス幅を満たしていないことから、この場合に
はチェックイベント制御回路26でチェックイベント発生
時刻に現在時刻が達する前に次のイベント変化がイベン
ト変化状態判定制御回路24から通知されたときに対応す
るチェックフラグ、即ち第３図（ｄ）の次回イベントフ
ラグＡをＡ＝１にセットし、現在時刻がチェックイベン
ト時刻に達したときの比較判定によりＨパルスの実パル
ス幅が基準パルス幅より短いことによる異常パルスであ
ることを判定し、異常フラグを「１」にセットするよう
になる。
このような異常判定は第３図の時刻からで生じた
Ｌパルスのパルス幅チェックについても同様であり、こ
の場合にも異常フラグが「１」にセットされる。
Ｌパルスのパルス幅チェックについても同様であり、こ
の場合にも異常フラグが「１」にセットされる。
第４図は第２図の実施例における処理ステップ説明図
である。即ち第４図の処理ステップは第３図のタイミン
グチャートに示すクロックの時刻の立上がり及び時刻
の立下がりのイベント変化に対する一連の処理を示し
ている。
である。即ち第４図の処理ステップは第３図のタイミン
グチャートに示すクロックの時刻の立上がり及び時刻
の立下がりのイベント変化に対する一連の処理を示し
ている。
即ち、時刻で立上がりとなるイベント変化状態が判
定されると、Ｈパルス幅基準値の選択が行なわれ、基準
値メモリをリードする。続いて、時刻で立下がりとな
るイベント変化状態が判定されると、同様にＬパルス幅
基準値が選択されて基準値メモリがリードされる。続い
てチェックイベント時刻の算出が順次行なわれ、算出結
果がチェックイベントメモリに書込まれる。続いて、チ
ェックイベント時刻と現在時刻との比較が行なわれてお
り、両者が一致するとチェックイベントメモリに対しフ
ラグセットが行なわれ、その後、次のイベント変化情報
が得られたときに最終的なＬパルス幅又はＨパルス幅の
パルスチェックが行なわれる。
定されると、Ｈパルス幅基準値の選択が行なわれ、基準
値メモリをリードする。続いて、時刻で立下がりとな
るイベント変化状態が判定されると、同様にＬパルス幅
基準値が選択されて基準値メモリがリードされる。続い
てチェックイベント時刻の算出が順次行なわれ、算出結
果がチェックイベントメモリに書込まれる。続いて、チ
ェックイベント時刻と現在時刻との比較が行なわれてお
り、両者が一致するとチェックイベントメモリに対しフ
ラグセットが行なわれ、その後、次のイベント変化情報
が得られたときに最終的なＬパルス幅又はＨパルス幅の
パルスチェックが行なわれる。
尚、時刻で立下がりとなるイベント変化状態が判定
されると、チェックイベントメモリのチェックフラグを
「０」とするフラグセットが並列的に行なわれる。
されると、チェックイベントメモリのチェックフラグを
「０」とするフラグセットが並列的に行なわれる。
尚、第２図の実施例にあっては、第１回目のイベント
発生時刻の検出及びチェックイベント発生時刻の算出系
統と、次回イベント発生時刻及び次回チェックイベント
発生時刻の算出系統との２系統を設けた場合を例にとる
ものであったが、現在時刻が算出されたチェックイベン
ト発生時刻に達するまでの間、複数回のイベント変化状
態を生ずるパルス幅異常の発生が予想される場合には、
これらの系統は必要に応じて所望の数だけ設けるように
しても良い。
発生時刻の検出及びチェックイベント発生時刻の算出系
統と、次回イベント発生時刻及び次回チェックイベント
発生時刻の算出系統との２系統を設けた場合を例にとる
ものであったが、現在時刻が算出されたチェックイベン
ト発生時刻に達するまでの間、複数回のイベント変化状
態を生ずるパルス幅異常の発生が予想される場合には、
これらの系統は必要に応じて所望の数だけ設けるように
しても良い。
またＨパルス基準値メモリ14及びＬパルス基準値メモ
リ16に格納される基準パルス値は、論理設計モデルの動
作に要求されるパルス幅の最小値を記憶するものであ
る。
リ16に格納される基準パルス値は、論理設計モデルの動
作に要求されるパルス幅の最小値を記憶するものであ
る。
［発明の効果］ 以上説明してきたように本発明によれば、論理設計モ
デルで使用される各種のパルスに対するパルス幅チェッ
クを論理シミュレーションとタイミングシミュレーショ
ンの並列的な実行により高速で処理することができ、詳
細遅延値を用いたシミュレーションであることからクリ
ティカルなタイミング検証を可能にして論理設計の信頼
度を高めると共に、論理設計モデルに基づくテストパタ
ーン作成時に信頼度の高い有効パターンの作成を可能に
して歩留りを上げることができる。
デルで使用される各種のパルスに対するパルス幅チェッ
クを論理シミュレーションとタイミングシミュレーショ
ンの並列的な実行により高速で処理することができ、詳
細遅延値を用いたシミュレーションであることからクリ
ティカルなタイミング検証を可能にして論理設計の信頼
度を高めると共に、論理設計モデルに基づくテストパタ
ーン作成時に信頼度の高い有効パターンの作成を可能に
して歩留りを上げることができる。
第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明のタイミングチャート； 第４図は本発明の処理ステップ説明図である。 図中、 10:イベント発生時刻検出部 12:次回イベント発生時刻検出部 12−1:次回イベント発生時刻検出回路 12−2:次々回イベント発生時刻検出回路 14:Hパルス基準値記憶部 16:Lパルス基準値記憶部 18:加算部 18−1,18−2:加算器 20:チェックイベント記憶部 22:比較部 22−1,22−2:比較器 24:イベント変化状態判定制御回路 26:チェックイベント制御回路 28:選択回路 30−1,30−2,32−1,32−2:レジスタ
Claims (2)
- 【請求項１】論理演算の基本単位となる基本プリミティ
ブの定義に基づいて作成された論理設計モデルを対象に
論理シミュレーション及びタイミングシミュレーション
を並列的に実行するシミュレーション装置に於いて、 前記論理設計モデルで取扱われる適宜の検証パルスの状
態変化毎にイベント発生時刻（ti）を検出するイベント
発生時刻検出部（10）と； 前記イベント発生時刻（ti）に続く前記検証パルスの常
態変化に基づいて次回イベント発生時刻（ti＋１）を検
出する次回イベント発生時刻検出部（12）と； 前記イベント発生時刻検出部（10）で検出されたイベン
ト発生時刻（ti）にＨパルス基準値記憶部（14）又はＬ
パルス基準値記憶部（16）から発生イベントの変化状態
に応じて選択的に読出されたＨパルス基準パルス幅（Δ
T1）又はＬパルス基準パルス幅（ΔT2）を加算してチェ
ックイベント発生時刻（tci）を算出する加算部（18）
と； 該加算部（18）で算出されたチェックイベント発生時刻
（tci）を記憶するチェックイベント記憶部（20）と； 前記次回イベント発生時刻（ti 1）が検出された際に、
前記チェックイベント記憶部（20）のチェックイベント
発生時刻（tci）を読出して前記イベント発生時刻（t
i）とにより決まる基準パルス幅（Ti）を求め、該基準
パルス幅（Ti）を前記イベント発生時刻（ti）と次回イ
ベント発生時刻（ti 1）とで決まる実パルス幅（Ti,i
1）が満たしているか否かを比較判定する比較部（22）
と； を設けたことを特徴とするシミュレーション装置のパル
ス幅チェック方式。 - 【請求項２】前記イベント発生時刻検出部（10）及び次
回イベント発生時刻検出部（12）のそれぞれは、検証パ
ルスの状態変化を検出した現在時刻（tc）に詳細遅延値
に基づく入出力遅延時間（τｄ）を加えた時刻をイベン
ト発生時刻（ti,ti＋１）として検出することを特徴と
する請求項１記載のシミュレーション装置のパルス幅チ
ェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233201A JP2633648B2 (ja) | 1988-09-16 | 1988-09-16 | シミュレーション装置のパルス幅チェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233201A JP2633648B2 (ja) | 1988-09-16 | 1988-09-16 | シミュレーション装置のパルス幅チェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281139A JPH0281139A (ja) | 1990-03-22 |
| JP2633648B2 true JP2633648B2 (ja) | 1997-07-23 |
Family
ID=16951333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233201A Expired - Fee Related JP2633648B2 (ja) | 1988-09-16 | 1988-09-16 | シミュレーション装置のパルス幅チェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633648B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078740A1 (ja) | 2006-12-26 | 2008-07-03 | Nec Corporation | 非同期式論理回路の論理回路設計装置、論理回路設計方法および論理回路設計プログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817455B2 (ja) * | 1991-07-19 | 1998-10-30 | 日本電気株式会社 | タイミング検証システム |
| JP4777763B2 (ja) * | 2005-12-05 | 2011-09-21 | 平田市漁業協同組合 | 海藻収穫装置 |
-
1988
- 1988-09-16 JP JP63233201A patent/JP2633648B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078740A1 (ja) | 2006-12-26 | 2008-07-03 | Nec Corporation | 非同期式論理回路の論理回路設計装置、論理回路設計方法および論理回路設計プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281139A (ja) | 1990-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |