KR102558036B1 - Python을 활용한 RTL 설계 검증 자동화 방법 및 시스템 - Google Patents

Python을 활용한 RTL 설계 검증 자동화 방법 및 시스템 Download PDF

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Abstract

Python을 활용한 RTL 설계 검증 자동화 방법 및 시스템이 제시된다. 본 발명에서 제안하는 Python을 활용한 RTL 설계 검증 자동화 시스템은 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 설정 파일 생성부 및 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 시뮬레이션 수행부를 포함한다.

Description

Python을 활용한 RTL 설계 검증 자동화 방법 및 시스템{Automated RTL Design Verification Method and System by using Python}
본 발명은 Python을 활용한 RTL 설계 검증 자동화 방법 및 시스템에 관한 것이다.
베릴로그(Verilog)와 같은 HDL(Hardware Description Language)는 게이트 레벨(gate level)로 회로의 구현이 가능하고 구현할 회로의 구조를 자유롭게 모델링할 수 있어 RTL(Register-Transfer Level) 설계 과정에서 전체 시스템의 동작과 타이밍 등을 검증하는데 유용하게 쓰일 수 있다[1]. 칩(Chip) 생산 시간과 비용은 더욱 줄여야 하는데 반해 설계의 복잡도는 높아지는 상황에 따라 이러한 베릴로그를 활용한 검증의 비중이 점점 커지고 있다. 따라서 시스템의 설계 과정에서 수동으로 결함을 찾고 수정하면서 칩을 완성하는 것은 매우 많은 시간과 작업을 요구하기 때문에 베릴로그 등과 같이 회로의 동작 구현이 간편한 툴(tool)을 사용하여 개발초기 단계에서 사양과 전체적인 동작의 검증을 마칠 수 있도록 한다. 설계 단계에서는 모델링(modeling)한 결과와 실제로 구현한 스케매틱(schematic) 간의 일치 여부를 확인 함으로써 전체 과정의 비용과 시간을 절감할 수 있다[2]. 검증 과정은 기본적으로 시스템의 기능 행동(functional behavior)을 확인해야 하고, 검증할 모델(model)이 변화할 때마다 이에 맞게 테스트벤치(testbench)를 새로 작성해야 한다. 또한 각 블록의 신호들에 대한 딜레이(delay), 레이턴시(latency), 반응 시간(response time) 등의 타이밍(timing) 정보가 설계한 회로와 동일한지에 대해 다양한 경우에서 검증이 이뤄져야 한다. 이를 위해서는 무작위로 선정된 많은 케이스(case)들에 대한 입력을 주고 각 경우에 대해 출력파형을 일일이 확인하여야 한다[3].
[1] D. J. Smith, "VHDL and Verilog compared and contrasted-plus modeled example written in VHDL, Verilog and C," 33rd Design Automation Conference Proceedings, 1996, 1996, pp. 771-776, doi: 10.1109/DAC.1996.545676. [2] Riaz, N., "Modeling Verilog designs using a value-based model", Multitopic Conference, 2008. INMIC 2008. IEEE International [3] Jung-Lin Yang. et al., "HDL modeling for analysis and optimization of asynchronous controllers", Intelligent Signal Processing and Communication Systems, 2005.
본 발명이 이루고자 하는 기술적 과제는 무작위로 입력된 다양한 경우에 대해 동작이 정상적으로 이루어졌는지 출력 파형을 통해 각각의 경우에 대한 검증이 이뤄지는 베릴로그를 활용한 검증과정에서 Python을 활용하여 출력 파형을 통해 진행하는 검증과정들을 자동화하는 RTL 설계 검증 자동화 방법 및 시스템을 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 Python을 활용한 RTL 설계 검증 자동화 시스템은 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 설정 파일 생성부 및 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 시뮬레이션 수행부를 포함한다.
상기 설정 파일 생성부는 테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성한다.
상기 시뮬레이션 수행부는 베릴로그(Verilog) 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장한다.
상기 시뮬레이션 수행부는 Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환하고, 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력한다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 Python을 활용한 RTL 설계 검증 자동화 시스템은 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 단계 및 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계를 포함한다.
본 발명의 실시예들에 따르면 RTL 설계 검증 자동화 방법 및 시스템을 통해 무작위로 입력된 다양한 경우에 대해 동작이 정상적으로 이루어졌는지 출력 파형을 통해 각각의 경우에 대한 검증이 이뤄지는 베릴로그를 활용한 검증과정에서 Python을 활용하여 출력 파형을 통해 진행하는 검증과정들을 자동화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 Python을 활용한 RTL 설계 검증 자동화 시스템의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 시리얼 가산기의 구성을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 Python을 활용한 RTL 설계 검증 자동화 방법을 설명하기 위한 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 테스트벤치 자동 생성을 위한 설정 파일을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 베릴로그 시뮬레이션 파형에서 추출한 데이터를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 4비트 풀 가산기의 검증 결과를 나타내는 도면이다.
베릴로그(Verilog)는 HDL(Hardware Description Language)로 RTL(Register-Transfer Level) 설계 과정에서 널리 사용 된다. 베릴로그는 회로 및 시스템의 구현이 용이하고 시뮬레이션에 소요되는 시간이 매우 짧기 때문에 전체적인 시스템의 동작을 검증하는데 유용하다. 베릴로그를 활용한 검증과정에서는 무작위로 입력된 다양한 경우에 대해 동작이 정상적으로 이루어졌는지 출력 파형을 통해 각각의 경우에 대한 검증이 이뤄진다. 본 발명에서는 출력 파형을 통해 진행하는 검증과정들을 Python을 활용하여 자동화한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 Python을 활용한 RTL 설계 검증 자동화 시스템의 구성을 나타내는 도면이다.
본 실시예에 따른 RTL 설계 검증 자동화(100)은 프로세서(110), 버스(120), 네트워크 인터페이스(130), 메모리(140) 및 데이터베이스(150)를 포함할 수 있다. 메모리(140)는 운영체제(141) Python을 활용한 RTL 설계 검증 자동화 루틴(142)을 포함할 수 있다. 프로세서(110)는 신뢰지수 평가부(111) 및 분석부(112)를 포함할 수 있다. 다른 실시예들에서 RTL 설계 검증 자동화(100)은 도 1의 구성요소들보다 더 많은 구성요소들을 포함할 수도 있다. 그러나, 대부분의 종래기술적 구성요소들을 명확하게 도시할 필요성은 없다. 예를 들어, RTL 설계 검증 자동화(100)은 디스플레이나 트랜시버(transceiver)와 같은 다른 구성요소들을 포함할 수도 있다.
메모리(140)는 컴퓨터에서 판독 가능한 기록 매체로서, RAM(random access memory), ROM(read only memory) 및 디스크 드라이브와 같은 비소멸성 대용량 기록장치(permanent mass storage device)를 포함할 수 있다. 또한, 메모리(140)에는 운영체제(141)와 Python을 활용한 RTL 설계 검증 자동화 루틴(142)을 위한 프로그램 코드가 저장될 수 있다. 이러한 소프트웨어 구성요소들은 드라이브 메커니즘(drive mechanism, 미도시)을 이용하여 메모리(140)와는 별도의 컴퓨터에서 판독 가능한 기록 매체로부터 로딩될 수 있다. 이러한 별도의 컴퓨터에서 판독 가능한 기록 매체는 플로피 드라이브, 디스크, 테이프, DVD/CD-ROM 드라이브, 메모리 카드 등의 컴퓨터에서 판독 가능한 기록 매체(미도시)를 포함할 수 있다. 다른 실시예에서 소프트웨어 구성요소들은 컴퓨터에서 판독 가능한 기록 매체가 아닌 네트워크 인터페이스(130)를 통해 메모리(140)에 로딩될 수도 있다.
버스(120)는 RTL 설계 검증 자동화(100)의 구성요소들간의 통신 및 데이터 전송을 가능하게 할 수 있다. 버스(120)는 고속 시리얼 버스(high-speed serial bus), 병렬 버스(parallel bus), SAN(Storage Area Network) 및/또는 다른 적절한 통신 기술을 이용하여 구성될 수 있다.
네트워크 인터페이스(130)는 RTL 설계 검증 자동화(100)을 컴퓨터 네트워크에 연결하기 위한 컴퓨터 하드웨어 구성요소일 수 있다. 네트워크 인터페이스(130)는 RTL 설계 검증 자동화(100)을 무선 또는 유선 커넥션을 통해 컴퓨터 네트워크에 연결시킬 수 있다.
데이터베이스(150)는 Python을 활용한 RTL 설계 검증 자동화를 위해 필요한 모든 정보를 저장 및 유지하는 역할을 할 수 있다. 도 1에서는 RTL 설계 검증 자동화(100)의 내부에 데이터베이스(150)를 구축하여 포함하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니며 시스템 구현 방식이나 환경 등에 따라 생략될 수 있고 혹은 전체 또는 일부의 데이터베이스가 별개의 다른 시스템 상에 구축된 외부 데이터베이스로서 존재하는 것 또한 가능하다.
프로세서(110)는 기본적인 산술, 로직 및 RTL 설계 검증 자동화(100)의 입출력 연산을 수행함으로써, 컴퓨터 프로그램의 명령을 처리하도록 구성될 수 있다. 명령은 메모리(140) 또는 네트워크 인터페이스(130)에 의해, 그리고 버스(120)를 통해 프로세서(110)로 제공될 수 있다. 프로세서(110)는 신뢰지수 평가부(111) 및 분석부(112)를 위한 프로그램 코드를 실행하도록 구성될 수 있다. 이러한 프로그램 코드는 메모리(140)와 같은 기록 장치에 저장될 수 있다.
신뢰지수 평가부(111) 및 분석부(112)는 도 1의 단계들(310~320)을 수행하기 위해 구성될 수 있다.
RTL 설계 검증 자동화(100)은 설정 파일 생성부(111) 및 시뮬레이션 수행부(112)를 포함할 수 있다.
본 발명의 실시예에 따른 설정 파일 생성부(111)는 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성한다.
본 발명의 실시예에 따른 설정 파일 생성부(111)는 테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성한다.
본 발명의 실시예에 따른 시뮬레이션 수행부(112)는 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력한다.
본 발명의 실시예에 따른 시뮬레이션 수행부(112)는 베릴로그(Verilog) 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장한다.
본 발명의 실시예에 따른 시뮬레이션 수행부(112)는 Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환한다. 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력한다.
도 2는 본 발명의 일 실시예에 따른 시리얼 가산기의 구성을 설명하기 위한 도면이다.
본 발명에서는 위에서 설명한 Verilog 검증과정을 Python을 활용하여 자동화한다. 기본적인 회로인 2 개의 D flip-flop(221,222)과 임의의 비트 수로 구성된 도 2와 같은 시리얼 가산기(Serial adder)(210) 형태의 회로를 바탕으로 시스템을 이용한다.
도 3은 본 발명의 일 실시예에 따른 Python을 활용한 RTL 설계 검증 자동화 방법을 설명하기 위한 흐름도이다.
제안하는 Python을 활용한 RTL 설계 검증 자동화 방법은 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 단계(310) 및 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계(320)를 포함한다.
단계(310)에서, 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성한다.
본 발명의 실시예에 따른 설정 파일 생성부는 테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성한다.
단계(320)에서, 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력한다.
본 발명의 실시예에 따른 시뮬레이션 수행부는 베릴로그 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장한다.
본 발명의 실시예에 따른 시뮬레이션 수행부는 Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환한다. 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력한다.
도 4는 본 발명의 일 실시예에 따른 테스트벤치 자동 생성을 위한 설정 파일을 설명하기 위한 도면이다.
먼저 사용자 맞춤형 테스트벤치가 자동 생성될 수 있도록 하기 위해 도 4와 같이 설정 파일을 생성 하였다. 원하는 비트 수의 풀 가산기에 대한 검증이 가 능하도록 하기 위해 설정 파일에 비트 수를 작성할 수 있도록 제작했다. 베릴로그 검증을 위한 모델링을 하는 과정에서 사용자는 각자가 원하는 방식으로 변수명과 모듈 이름 등을 설정할 수 있다. 테스트벤치에서는 이때 사용한 이름과 동일하게 작성되어야 하기 때문에 사용자로부터 클럭 사이클(clock cycle), 모듈 이름, 변수명, 시뮬레이션 진행 횟수 등에 대한 정보를 기입하도록 제작한다. 입력을 완료 후 Python 프로그램을 실행하게 되면 이에 상응하는 테스트벤치가 자동으로 생성된다.
자동 생성된 테스트벤치에서는 무작위로 선정된 값 들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 진행하고 출력된 파형을 십진수형태의 데이터로 출력한다.
도 5는 본 발명의 일 실시예에 따른 베릴로그 시뮬레이션 파형에서 추출한 데이터를 나타내는 도면이다.
도 5는 4bit 시리얼 가산기(Serial adder)로 시뮬레이션을 진행하고 GTKwave로부터 추출한 데이터이다. 왼쪽부터 A, B, Cin, Cout, Sum의 형태로 출력된다. 출력된 Cin과 Sum값을 보면 2개의 D flip-flop으로 인한 딜레이(delay)로 인해 2 사이클(cycle) 뒤에 결과가 출력되는 것을 확 인할 수 있다. 이후 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장한다. Python에서는 무작위로 입력된 값들에 대한 풀 가산기 연산을 하여 정답을 산출한다. 이후 베릴로그에서 추출한 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환한다. 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치하지 않는 경우는 오류로 판별하여 결과 파일에 출력한다.
도 6은 본 발명의 일 실시예에 따른 4비트 풀 가산기의 검증 결과를 나타내는 도면이다.
도 6과 같이 생성한 결과 파일에는 각각의 시뮬레이션에서 입력된 A, B, Cin의 값과 베릴로그의 파형에서 추출한 결과와 Python에서 연산한 결과를 볼 수 있도록 했다. 사용자는 결과지를 통해 몇 번째 시뮬레이션에서 어떠한 입력의 경우에서 오류가 발생했는지 파악할 수 있다. 이진수로 변환된 결과를 통해 몇 번째 비트에서 오류가 발생했는지 또한 파악할 수 있다. 시뮬레이션 동안 총 오류가 발생한 횟수가 몇 번인지 하단에 표기하여 종합적으로 확인할 수 있도록 했다. 이후 다른 회로들에 대해서도 추가적으로 자동화 작업을 진행한다면 Chip의 개발과정 중 회로의 검증에 소요되는 시간을 단축할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (8)

  1. 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 설정 파일 생성부; 및
    풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 시뮬레이션 수행부
    를 포함하고,
    상기 설정 파일 생성부는,
    테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수, 원하는 비트 수의 풀 가산기에 대한 검증이 가능하도록 하기 위한 비트 수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성하는
    RTL 설계 검증 자동화 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 시뮬레이션 수행부는,
    베릴로그(Verilog) 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장하는
    RTL 설계 검증 자동화 시스템.
  4. 제3항에 있어서,
    상기 시뮬레이션 수행부는,
    Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환하고, 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력하는
    RTL 설계 검증 자동화 시스템.
  5. 설정 파일 생성부가 원하는 비트 수의 풀 가산기(Full adder)에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치(testbench)를 자동 생성하는 단계; 및
    시뮬레이션 수행부가 풀 가산기(Full adder)를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계
    를 포함하고,
    상기 설정 파일 생성부가 원하는 비트 수의 풀 가산기에 대한 검증이 가능하도록 하기 위한 설정 파일을 생성하여 사용자 맞춤형 테스트벤치를 자동 생성하는 단계는,
    테스트벤치가 설정 파일에 상응하게 생성되도록 사용자로부터 클럭 사이클, 모듈 이름, 변수명, 시뮬레이션 진행 횟수, 원하는 비트 수의 풀 가산기에 대한 검증이 가능하도록 하기 위한 비트 수를 포함하는 정보를 입력 받고, 입력 완료 후 Python 프로그램을 실행하여 테스트벤치를 자동으로 생성하는
    RTL 설계 검증 자동화 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 시뮬레이션 수행부가 풀 가산기를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계는,
    베릴로그(Verilog) 검증을 위해 상기 자동 생성된 테스트벤치에서 랜덤으로 선정된 값들을 초기에 설정한 시뮬레이션 횟수만큼 넣어 시뮬레이션을 수행하고 출력된 파형을 십진수형태의 데이터로 출력하여 Python에서 진행한 연산 결과와 비교하기 위해 재정렬하여 데이터를 저장하는
    RTL 설계 검증 자동화 방법.
  8. 제7항에 있어서,
    상기 시뮬레이션 수행부가 풀 가산기를 통한 시뮬레이션을 진행하여 출력된 파형을 십진수형태의 데이터로 출력하는 단계는,
    Python을 이용하여 랜덤으로 입력된 값들에 대한 풀 가산기 연산을 수행하여 연산 결과를 산출한 후, 상기 베릴로그에서 추출된 재정렬된 데이터와 Python의 연산 결과를 모두 이진수로 변환하고, 변환된 결과는 Python 코드를 통해 비트 단위로 일치 여부를 판별하고 일치 하지 않는 경우는 오류로 판별하여 결과 파일에 출력하는
    RTL 설계 검증 자동화 방법.
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