KR19980083244A - 새로운 배선시스템용 신호전송 및 수신장치 - Google Patents

새로운 배선시스템용 신호전송 및 수신장치 Download PDF

Info

Publication number
KR19980083244A
KR19980083244A KR1019970018460A KR19970018460A KR19980083244A KR 19980083244 A KR19980083244 A KR 19980083244A KR 1019970018460 A KR1019970018460 A KR 1019970018460A KR 19970018460 A KR19970018460 A KR 19970018460A KR 19980083244 A KR19980083244 A KR 19980083244A
Authority
KR
South Korea
Prior art keywords
signal
logic
output
circuit
transmission line
Prior art date
Application number
KR1019970018460A
Other languages
English (en)
Other versions
KR100447217B1 (ko
Inventor
권오경
Original Assignee
구본순
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본순, 엘지반도체 주식회사 filed Critical 구본순
Priority to KR1019970018460A priority Critical patent/KR100447217B1/ko
Priority to TW087106888A priority patent/TW411472B/zh
Priority to US09/071,896 priority patent/US6195397B1/en
Priority to DE19820435A priority patent/DE19820435B4/de
Priority to JP10127271A priority patent/JP3018169B2/ja
Publication of KR19980083244A publication Critical patent/KR19980083244A/ko
Application granted granted Critical
Publication of KR100447217B1 publication Critical patent/KR100447217B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/062—Setting decision thresholds using feedforward techniques only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 집적회로내의 다수의 기능블럭간에서 하나의 신호전송선을 통해 여러개의 다른 종류의 신호를 동시에 보냄으로써 배선이 점유하는 면적을 감소시킬 수 있는 새로운 배선시스템용 신호전송 및 수신장치를 제공하기 위한 것이다.
이를 위해 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치는, 집적회로내에서 다수의 기능블럭간에 데이터를 전송하는 배선시스템에 있어서, 기능블럭 사이에 설치되어 신호를 전송하는 하나의 신호전송선과; 기능블럭으로부터 다수의 내부 신호선을 통해 입력되는 각 입력신호의 변화상태에 대한 조합을 엔코딩된 신호로 변환하여 상기 하나의 신호전송선으로 출력하는 구동회로 및; 상기 하나의 신호전송선을 통해 상기 구동회로에서 출력되는 엔코딩 신호를 입력받아 원래의 다수의 입력신호로 디코딩하여 다수의 내부 신호선을 통해 다른 기능블럭으로 출력하는 수신회로를 포함하여 이루어진 것을 특징으로 한다.

Description

새로운 배선시스템용 신호전송 및 수신장치
본 발명은 집적회로의 신호전송 및 수신장치에 관한 것으로, 보다 상세하게는 다수의 기능블럭을 포함하는 집적회로내에서 2개 기능블럭 사이에서 발생하는 다수의 다른 종류의 신호를 하나의 신호전송선을 통해 전송하는 새로운 배선시스템용 신호전송 및 수신장치에 관한 것이다.
최근 집적회로의 생산기술이 발달함에 따라 하나의 칩에 들어가는 트랜지스터의 수가 급격히 증가하고 있다. 특히 서브미크론 디바이스가 개발되어 감에 따라 지역배선 뿐만 아니라 기능블럭과 기능블럭 사이를 연결하기 위한 배선의 수가 급격히 증가하고 있어, 배선이 전체 칩 영역에 차지하는 비중이 매우 커지고 있다. 이를 해결하기 위해 층을 적층하여 배선을 용이하게 하는 방법이 강구되고 있으나, 이러한 방법은 제조공정상의 어려움과 다층 배선에 의한 수율저하의 문제점이 있다.
이러한 배선을 감소시킬 수 있는 방안으로는 하나의 신호에 여러개의 신호가 포함되는 다치논리(Multiple-Valued Logic)를 채용하는 것을 고려할 수 있다. 상기한 다치논리에 대해서는 『K. Wayne Current, Current-Mode CMOS Multiple-Valued Logic Circuits, IEEE J. Solid-State Circuits, vol. 29, No. 2, pp. 95-107 Feb. 1994』에 자세히 소개되어 있다. 이러한 다치논리를 채용하기 위해서는 집적회로내의 각 기능블럭을 다치논리에 맞게 재설계해야 한다. 따라서 기존의 설계된 디지탈 회로에 적용하기 곤란하고 또한 전력소모가 크다는 문제가 있다.
따라서 집적회로의 내부 회로의 설계를 변경하지 않으면서 배선을 감소시킴으로써 집적회로 면적을 감소시킬 수 있고, 또한 배선의 감소에 따라 배선 층이 적은 구조를 채용함으로써 집적회로의 제조공정을 단순화 시킬 수 있는 방법의 개발이 요망이되고 있다.
본 발명의 목적은 집적회로내의 다수의 기능블럭간에서 하나의 신호전송선을 통해 여러개의 다른 종류의 신호를 동시에 보냄으로써 배선이 점유하는 면적을 감소시킬 수 있는 새로운 배선시스템용 신호전송 및 수신장치를 제공하는 것이다.
도 1은 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치의 블럭구성도,
도 2는 도 1에 도시한 하나의 신호전송선을 통해 전송가능한 전송신호상태를 나타낸 도면,
도 3은 도 1에 도시한 구동회로의 전체 블록구성도,
도 4는 도 3에 도시한 신호변화검출부를 구성하는 신호변화검출기를 나타낸 도면,
도 5은 도 1에 도시한 신호회로의 전체 블록구성도,
도 6은 도 5에 도시한 신호출력회로부를 구성하는 신호유지출력부의 구체 회로도.
도 7은 본 발명에 따라 2개의 신호를 하나의 신호전송선을 통해 전송하기 위한 구동회로의 1실시예를 도시한 도면,
도 8은 도 7에 도시한 제어회로부의 일예를 도시한 회로도,
도 9는 도 7의 구동회로에 의해 신호전송선에 발생하는 전송신호펄스를 나타낸 도면,
도 10은 도 9의 전송신호펄스의 생성원리를 설명하기 위한 도면,
도 11은 본 발명에 따라 2개의 신호를 하나의 신호전송선을 통해 전송받아 2개의 신호로 복원하기 위한 수신회로의 1실시예를 나타낸 도면,
도 12는 도 11에 도시한 신호제어부의 일예를 나타낸 구체 회로도,
도 13은 도 7 및 도 11에 도시한 각 구성요소의 출력상태를 설명하기 위한 파형도,
도 14는 도 7에 도시한 신호구동부의 변형예를 나타낸 도면,
도 15는 도 14의 신호구동부에 의해 신호전송선에 발생하는 전송신호펄스를 나타낸 도면,
도 16은 도 7에 도시한 제어회로부의 변형예를 나타낸 도면,
도 17은 도 11에 도시한 신호비교부 및 신호제어부의 변형예를 나타낸 도면,
도18은 도 7에 도시한 제어회로부의 다른 예를 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명*
1---구동회로2---신호전송선
3--수신회로4---신호변화검출부
5---제어회로부6---신호구동부
7---기준전압발생부8---스위칭부
11---신호비교부,12---신호제어부
13---신호출력회로부
상기한 목적을 달성하기 위해 본 발명에 따른 배선시스템용 신호전송 및 수신장치는, 집적회로내에서 다수의 기능블럭간에 데이터를 전송하는 배선시스템에 있어서, 기능블럭 사이에 설치되어 신호를 전송하는 하나의 신호전송과; 기능블럭으로부터 다수의 내부 신호선을 통해 입력되는 각 입력신호의 변화상태에 대한 조합을 엔코딩된 신호로 변환하여 상기 하나의 신호전송선으로 출력하는 구동회로 및; 상기 하나의 신호전송을 통해 상기 구동회로에서 출력되는 엔코딩 신호를 입력받아 원래의 다수의 입력신호로 디코딩하여 다수의 내부 신호선을 통해 다른 기능블럭으로 출력하는 수신회로를 포함하여 이루어진 것을 특징으로 한다.
이하에서 도면을 참조하여 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치에 대해 상세히 설명한다.
도 1은 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치를 개략적으로 도시한 블록도이다. 본 발명의 신호전송 및 수신장치는 구동회로(1), 하나의 신호전송선(2) 및 수신회로(3)로 구성된다.
신호[Si(1)~Si(N)]은 하나의 집적회로내에 있는 한 기능블럭(도시되지 않음)의 내부 신호선[Li(1)~Li(N)]을 통해 다른 기능블럭(도시되지 않음)으로 전송되는 서로 다른 종류의 신호이다.
상기 구동회로(1)은 한 기능블럭의 다수의 내부 신호선[Li(1)~Li(N)]을 통해 신호[Si(1)~Si(N)]을 입력받고 이 입력신호들을 엔코딩하여 엔코딩신호를 하나의 신호전송선(2)을 통해 출력한다.
상기 수신회로(3)은 하나의 신호전송선(2)을 통해 입력되는 엔코딩신호를 디코딩하여 상기 구동회로(1)에 입력되는 원래의 입력신호[Si(1)~Si(N)]와 동일한 상태의 신호[So(1)~So(N)]로 복원하여 다수의 내부 신호선[Lo(1)~Lo(N)]을 통해 다른 기능블럭(도시되지 않음)으로 출력하는 수신회로이다.
도 2는 도 1에 도시한 하나의 신호전송선(2)을 통해 전송가능한 엔코딩신호를 나타낸 도면이다. 상기 구동회로(1)에서는 N개의 서로 다른 입력신호를 하나의 신호전송선(2)을 통하여 출력하기 위해서 다수의 입력신호상태를 도 2에 도시한 바와 같이 2N개의 서로 다른 신호레벨로 엔코딩하게 된다. 엔코딩신호는 (2N-1)개의 펄스신호와 기준전압신호(Vref)를 포함한다. 다수의 내부 신호선[Li(1)~Li(N)]을 통해 입력되는 입력신호[Si(1)~Si(N)]의 변화상태(transition)를 고려하면 내부 신호선[Li(1)~Li(N)]에서 발생가능한 신호변화상태의 조합은 2N개이다.
예를 들면 3개의 내부신호선[Li(1)~Li(3)]를 통해 입력되는 입력신호[Si(1)~Si(3)]의 신호변화상태의 조합은 23개(8개)로 그 조합은 다음의 표 1과 같다 (여기서 1은 신호의 변화상태를, 0는 신호의 유지상태를 나타낸다).
[표 1]
본 발명의 구동회로(1)에서는 표 1에 나타낸 바와 같이 입력신호[Si(1)~Si(3)]의 신호변화상태의 조합의 각 경우(CASE1~CASE8)에 대하여 도 2와 같은 서로 다른 신호레벨로 엔코딩하고 이 엔코딩신호를 하나의 신호전송선(2)을 통하여 전송한다.
그리고 본 발명의 구동회로(1)에서는 입력신호[Si(1)~Si(N)]의 변화상태 조합중 하나의 경우 [예를 들면 모든 입력신호가 변화하지 않는 경우]에 대하여 기준 전압(Vref) 신호레벨로 엔코딩하여 전송하도록 되어 있다.
또한 도 2에 도시한 바와 같이 엔코딩신호가 기준전압(Vref) 신호레벨을 기준으로 삼각펄스형태로 스윙(swing)하도록 되어 있다. 따라서 CMOS회로에서 처럼 피크-피크값(peak-to-peak)으로 스윙하는 것에 비하여 스윙폭을 작게 할 수 있다.
본 발명의 수신회로(3)는 하나의 신호전송선(2)을 통하여 도 2와 같이 각기 다른 신호레벨의 삼각펄스형태로 전송되어 오는 엔코딩신호를 입력받아 엔코딩신호의 신호레벨에 따라 상기한 신호변화상태의 조합으로 디코딩하고, 이 신호변화상태 조합을 원래의 다수의 입력신호로 복원하여 출력하도록 되어 있다.
도 3은 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치에 채용되는 구동회로의 전체 블록구성도이다. 구동회로(1)는 신호변화검출부(4), 제어회로부(5), 신호구동부(6), 기준전압발생부(7), 스위칭부(8)로 구성된다.
상기 신호변화검출부(4)는 다수의 내부 신호선[Li(1)~Li(N)]을 통해 입력되는 다수의 입력신호[Si(1)~Si(N)] 각각에 대응하는 개수의 신호변화검출기(DTD; Data Transition Detector)로 구성된다. 각 신호변화검출기(DTD1~DTDN)는 각 입력신호의 변화상태를 검출하여 검출결과를 논리신호[d(1)~d(N)]로 출력한다. 이러한 신호변화검출기(DTD)의 일예는 도 4에 도시한 바와 같이 입력신호[Si(N)]를 지연시키는 지연기(9)와, 입력신호의 현재상태와 지연기(9)에서 지연된 입력신호의 이전상태를 배타적 논리합(Exclusive OR) 연산한 결과값을 검출신호[d(N)]로 출력하는 배타적 논리합연산기(10)로 구성할 수 있다. 상기와 같이 구성된 신호변화검출기(DTD1~DTDN)는 입력신호의 신호레벨상태가 변화하는 경우 제 1논리레벨 [예를 들면 1의 논리레벨]을, 입력신호의 신호레벨상태가 변화하지 않는 경우 제 1논리 레벨과는 역논리의 제 2논리레벨[예를 들면 0의 논리레벨]을 각각 출력함으로써 입력신호의 변화상태를 검출한다 [여기서 제 1논리레벨이 논리 0레벨, 제 2논리레벨이 논리 1레벨이어도 된다].
상기 제어회로부(5)는 상기 신호변화검출부(4)의 각 신호변화검출기(DTD1~DTDN)로부터의 검출신호[d(1)~d(N)]를 입력받아, 검출신호[d(1)~d(N)]의 발생가능한 조합에 대응하는 2N개의 엔코딩제어신호를 발생시킨다. 여기서 2N개의 엔코딩제어신호는 1개의 스위칭제어신호(chvdd)와 (2N-1)개의 구동제어신호[u(1)~u(2N-1)]이다.
상기 스위칭제어신호(chvdd)는 기준전압발생부(7)로부터 발생되는 신호전송선(2)의 기준레벨인 기준전압(Vref)을 스위칭제어하기 위한 신호로서, 기준전압(Vref)을 신호전송선(2)과 연결 또는 분리하기 위해 스위칭수단(8)에 인가된다. 이 스위칭제어신호(chvdd)는 신호변화검출부(4)의 신호검출결과가 어느 입력신호[Si(1)~Si(N)] 도 변화하지 않은 것으로 나타나는 경우, 즉 신호변화검출기의 검출신호[d(1)~d(N)]가 모두 논리레벨 0인 경우 기준전압(Vref)이 신호전송선(2)으로 인가되도록 상기 스위칭수단(8)을 제어한다. 그 반면에 신호변화검출부(4)의 신호검출결과가 어느 입력신호[Si(1)~Si(N)]라도 변화하는 것으로 나타나는 경우, 즉 신호변화검출기의 검출신호[d(1)~d(N)]중 어느 하나라도 1인 경우 기준전압(Vref)이 신호전송선(2)으로 인가되지 않도록 상기 스위칭수단(8)을 제어한다.
그리고 상기 구동제어신호[u(1)~u(2N-1)]는 다음 단의 신호구동부(6)를 제어하여 도 2에 도시한 (2N-1)개의 펄스를 엔코딩하기 위한 제어신호이다.
상기 신호구동부(6)는 상기 제어회로부(5)로부터의 구동제어신호[u(1)~u(2N-1)]에 따라 도 2에 도시한 바와 같은 다수의 신로게벨 중 대응하는 신호레벨이 신호전송선(2)에 발생하도록 신호전송선(2)에 전류를 충전 및 방전하게 된다. 즉, 본 발명에서는 신호전송선(2)을 구동하기 위하여 기준전압(Vref)로 선충전(precharge) 하였다가 접지로 방전하거나 또는 구동전원으로 충전함으로써 도 2와 같은 전송펄스를 생성하는 방법을 사용한다.
도 5는 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치에 채용되는 수신회로의 전체 블록구성도이다. 본 발명의 수신회로는 신호비교부(11)와 신호제어부(12) 및 신호출력회로부(13)로 구성된다.
상기 신호비교부(11)는 신호전송선(2)을 통해 도 2와 같은 신호레벨을 갖는 전송신호를 입력받아 어떤 레벨의 신호인지를 판별해내는 다수의 비교기[COM1~COM(2N-1)]로 구성되며, 이들 비교기는 도 2에 도시한 이웃하는 펄스를 구별할 수 있도록 파라메터가 설정되어 있다. 따라서, 신호비교부(11)은 신호전송선(2)을 통해 도 2와 같이 서로 다른 2N개의 신호레벨이 입력되는 경우 (2N-1)개의 비교기를 통해서 어떤 레벨이 입력되고 있는지를 비교하여 그 비교결과신호[k(1)~k(2N-1)]를 출력한다.
상기 신호제어부(12)는 신호비교부(1)로부터의 비교결과신호[k(1)~k(2N-1)]를 디코딩하여 상기한 구동회로(1)의 신호변화검출부(4)에서 검출한 검출신호에 대응하는 펄스형태의 신호를 디코딩신호[km(1)~km(N)]로서 출력한다. 여기서, 신호변화검출기의 검출신호가 논리 1레벨 펄스일 수 있고 또는 논리 0레벨 펄스일 수 있는데. 디코딩신호는 검출신호와 동일한 논리레벨의 펄스이어도 되고 또는 검출신호와는 역 논리레벨의 펄스이어도 된다.
상기 신호출력회로부(13)은 입력되는 디코딩신호[km(1)~km(N)]로부터 상기 구동회로(1)에 입력되는 다수의 입력신호를 복원하여 출력하기 위한 것으로, 각각의 디코딩신호 레벨상태를 유지출력하는 다수의 신호유지출력부(SETF1~SETFN)으로 구성된다. 이러한 신호유지출력부(SETF1~SETFN)은 디코딩신호[km(1)~km(N)]에 대응하는 개수만큼 설치된다.
제 6도는 신호출력회로부(13)을 구성하는 신호유지출력부의 일예를 도시한 도면이다. 신호유지출력부는 비동기 에지 트리거 T형 플립플롭(asynchronous edge-triggered T flip-flop)으로 구성되는데, 입력되는 디코딩신호[km(N)] 레벨을 반전시키는 인버터(14)와 이 인버터(15)의 반전출력을 다시 반전시켜 원래의 신호레벨로 변환하는 인버터(15)를 포함하고 있다. 이들 인버터(14, 15)의 직렬 구성은 입력되는 디코딩신호[km(N)]을 지연시키기 위한 구성이다. 그리고 신호유지출력부는 인버터(14, 15)에 의해 지연된 디코딩신호[km(N)]과 후단의 D형 플립플롭의 출력신호를 궤환입력받아 배타적 논리합 연산하여 출력하는 배타적 논리합 연산기(16)과, 이 배타적 논리합 연산기(16)의 출력신호를 데이터신호로 하고 신호제어부(12)에서 입력되는 디코딩신호[km(N)]을 클럭신호로 하는 D형 플립플롭(17)을 포함하여 구성된다. 여기서 2개의 인버터를 사용하여 입력신호를 지연시킴으로써 입력신호가 논리 0으로 변화할 때 D형 플립플롭(17)내에 입력신호가 래치되도록 구성되어 있다.
다음으로 상기와 같이 구성된 본 발명에 따른 새로운 배선시스템용 신호전송 및 수신장치의 일예로서 2개의 내부 신호선을 통해 입력되는 신호를 하나의 신호전송선을 통하여 전송하기 위한 신호전송 및 수신장치의 구체 회로를 사용하여 설명하기로 한다.
도 7은 집적회로의 한 기능블럭에서 2개의 내부 신호선을 통해 출력되는 2개의 신호를 하나의 신호전송선을 통해 전송하기 위한 구동회로의 1실시예를 나타낸 도면이다.
도시되지 않은 기능블럭의 내부 신호선[Li(1), Li(2)]을 통해서 2개의 제 1 및 제 2입력신호[Si(1), Si(2)]가 각각 제 1 및 제 2신호변화검출기(DTD1, DTD2)에 입력되고, 신호변화검출기(DTD1, DTD2)는 각 입력신호[Si(1), Si(2)]의 변화를 검출하여 논리신호로서 제 1 및 제 2검출신호[d(1), d(2)]로 출력한다. 즉, 입력신호의 신호레벨 상태가 변화하는 경우 1의 논리레벨을, 입력신호의 신호레벨상태가 변화하지 않는 경우 0의 논리레벨을 각각 출력한다.
제어회로부(5)는 상기 신호변화검출부(4)의 제 1 및 제 2검출신호[d(1), d(2)]를 입력받아 스위칭제어신호(chvdd)와 제 1~제 3구동제어신호(u(1), u(2), u(3)]를 발생시킨다. 이러한 제어회로부의 1실시예가 도 8에 도시되어 있다. 이와 같이 구성된 제어회로부에서는 부정 논리곱 연산기(NAND1)가 입력되는 제 1 및 제 2검출신호[d(1), d(2)]를 부정 논리곱 연산하며, 부정 논리곱 연산기(NAND2)가 제 1검출신호(d(1)]와 상기 부정 논리곱 연산기(NAND1)의 출력 논리레벨을 부정 논리곱 연산하여 제 2구동제어신호[u(2)]로서 출력하고, 입력되는 제 2검출신호[d(2)]가 직접 제 3구동제어신호[u(3)]로서 출력되며, 인버터(INV6)이 상기 부정 논리곱 연산기(NAND1)의 출력을 반전시켜 제 1구동제어신호[u(1)]로서 출력한다. 그리고, 부정 논리합 연산기(NOR)가 입력되는 제 1 및 제 2검출신호[d(1), d(2)]를 부정 논리합 연산하여 스위칭제어신호(chvdd)로서 스위칭수단(8)로 출력한다. 여기서 제어회로부(5)에 의해 생성되는 제 1~제 3구동제어신호[u(1), u(2), u(3)]를 Boolean 방정식으로 나타내면 다음과 같다.
[수학식]
u(1) = d(1)·d(2)
u(3) = d(2)
이와 같은 수학식으로 표현되는 제어회로부(5)의 논리상태는 표 2와 같다.
[표 2]
표 2에서 알 수 있는 바와 같이, 스위칭제어신호(chvdd)는 제 1 및 제 2검출신호[d(1), d(2)] 모두가 0 논리레벨일 경우, 즉 제 1 및 제 2입력신호[Si(1), Si(2)] 모두 신호변화가 검출되지 않는 경우에만 1 논리레벨로 된다. 이때 스위칭수단(8)은 기준전압(Vref)을 신호전송선(2)으로 공급하도록 스위칭 동작하게 된다. 그리고 제 1구동제어신호[u(1)]는 제 1 및 제 2검출신호[d(1), d(2)] 모두 1 논리레벨일 경우, 즉 제 1 및 제 2입력신호[Si(1), Si(2)] 모두 신호변화가 검출되는 경우만 1 논리레벨로 된다. 또 제 2구동제어신호[u(2)]는 제 1 및 제 2검출신호[d(1), d(2)] 중 제 1검출신호[d(1)]만 1논리레벨일 경우, 즉 제 1입력신호[Si(1)]만 신호변화가 검출되는 경우를 제외하고 1논리레벨로 된다. 또한 제 3구동제어신호[u(3)]는 제 2검출신호[d(2)]와 동일한 논리레벨로 된다.
신호구동부(6)는 제 1~제 3구동트랜지스터(MN1, MP1, MN2)를 포함하여 구성되어 있다. 제 1구동트랜지스터(MN1)는 게이트가 상기 제어회로부(5)의 제 1구동제어신호[u(1)] 출력단에 전기적으로 접속되어 있으며 소오스가 접지되어 있고 드레인이 신호전송선(2)에 전기적으로 접속되어 있는 N형 MOS트랜지스터이다. 제어회로부(5)로부터 논리 1 레벨의 제 1구동제어신호[u(1)]가 인가되면 제 1구동트랜지스터(MN1)가 도통상태로 되어 신호전송선(2)에서 접지로 전류방전이 일어나게 된다.
그리고 제 2구동트랜지스터(MP1)는 게이트가 상기 제어회로부(5)의 제 2구동제어신호[u(2)] 출력단에 전기적으로 접속되어 있으며 드레인이 신호전송선(2)에 전기적으로 접속되어 있고 소오스가 전원(Vdd)에접속되어 있는 P형 MOS 트랜지스터이다. 제어회로부(5)로부터 논리 0레벨의 제 2구동제어신호[u(2)]가 인가되면 제 2구동트랜지스터(MP1)가 도통상태로 되어 전원(Vdd)에서 신호전송선(2)으로 전류충전이 일어나게 된다.
또한 제 3구동트랜지스터(MN2)는 게이트가 상기 제어회로부(5)의 제 3구동제어신호[u(3)] 출력단에 전기적으로 접속되어 있으며 드레인이 신호전송선(2)에 전기적으로 접속되어 있고 소오스가 접지되어 있는 N형 MOS트랜지스터이다. 제어회로부(5)로부터 논리 1레벨의 제 3구동제어신호[u(3)]가 인가되면 제 3구동트랜지스터(MN2)가 도통상태로 되어 접지로 전류방전이 일어나게 된다.
상기한 신호구동부(6)의 동작에 따른 신호할당은 다음의 표 3과 같다.
[표 3]
표 3에서 알 수 있는 바와 같이, 구동회로의 제 1 및 제 2입력신호[Si(1), Si(2)] 모두가 변화하지 않은 경우에는 스위칭수단(8)이 도통상태이고 제 1~제 3구동트랜지스터(MN1, MP1, MN2)가 모두 차단상태이므로 신호전송선(2)에 기준전압(Vref)이 인가된다. 제 2입력신호[Si(2)]만 변화하는 경우에는 스위칭수단(8)이 차단상태이고 제 3구동트랜지스터(MN2)만 도통상태이므로 도 9에 도시한 신호파형(sig_c)와 같이 기전전압(Vref)보다 약간 낮은 삼각펄스가 신호전송선(2)에 인가된다. 제 1입력신호[Si(1)]만 변화하는 경우에는 스위칭수단(8)이 차단상태이고 제 2구동트랜지스터(MP1)만 도통상태이므로 도 9에 도시한 신호파형(sig_b)와 같이 기준전압(Vref)보다 높은 삼각펄스가 신호전송선(2)에 인가된다. 제 1 및 제 2입력신호[Si(1), Si(2)] 모두가 변화하는 경우에는 스위칭수단(8)이 차단상태이고 제 1 및 제 3구동트랜지스터(MN1, MN2)만 도통상태이므로 도 9에 도시한 신호파형(sig_a)와 같이 기준전압(Vref)보다 매우 낮은 삼각펄스가 신호전송선(2)에 인가된다.
도 7 내지 도 9를 참조하여 설명한 집적회로의 한 기능블럭에서 2개의 내부신호전송선을 통해 출력되는 2개의 신호를 하나의 신호전송선을 통해 전송하기 위한 구동회로로부터 명확히 알 수 있는 바와 같이, 다수의 내부 신호선을 통해 입력되는 다수의 입력신호의 변화상태에 대한 가능한 모든 조합을 엔코딩하여 각기 다른 신호레벨로 하나의 신호전송선으로 전송할 수 있다.
본 발명에서는 도 10에 도시한 바와 같이 입력신호[점선으로 표시된 Si]의 변화상태를 신호변화검출부에서 순간적인 펄스형태(P1)로 검출하고 이 펄스를 이용하여 신호(sig)를 전송하기 때문에 정상상태로 신호가 되돌아온다. 따라서 한 번에 스윙하는 신호폭은 기존의 구동회로에 비하여 반이하로 줄어들 수 있고, 이에 따라 신호의 상승과 하강에 걸리는 시간이 단축되어 고속으로 동작하는 회로에 적용할 수 있다. 또한 본 발명에서는 입력신호(Si)의 변화상태를 검출하여 입력신호 주기의 0.5배 보다 작은 폭을 갖는 펄스형태로 전송하기 때문에 신호레벨이 구동전원(Vdd)와 접지로 변화하는 신호전송방식에 비하여 전력소모를 현저히 감소시킬 수 있다.
본 발명의 신호전송방법은 기준전압[Vref; 시스템 공급전압(Vdd)의 1/2정도]로신호전송선(2)을 선충전하였다가 입력신호[Si(1)~Si(N)]이 변화하는 경우에 신호변화검출부를 통하여 펄스를 생성하여 작은 폭을 갖는 신호를 신호전송선(2)에 출력하는 것이다. 이것은 선충전 경로와 방전경로를 접속하고 단락시킴으로써 가능하다. 이와 같은 방법은 잠시동안만 에너지를 공급하는 구조이기 때문에 긴 신호전송선에서는 신호감쇄가 매우 커서 수신회로의 차동증폭기가 검출하지 못할 우려가 있다. 이러한 경우에는 신호변화검출부에서 발생하는 펄스의 존속기간을 어느 정도로 하는가에 따라서 전송길이가 결정될 수 있다.
그리고 본 발명에 따른 구동회로(1)에서는 스위칭수단(8)으로서 전송게이트(transmission gate)를 사용하여 기준전압(Vref)를 신호전송선(2)과 연결 또는 분리하도록 되어 있다. 입력신호[Si(1)~Si(N)]가 변하지 않을 때에는 신호변화검출부(4)의 신호검출신호[d(1)~d(N)]가 예를 들면 논리 0레벨로 되고 제어회로부(5)의 스위칭제어신호(chvdd)가 예를 들면 논리 1레벨로 되며 신호구동부(6)로부터의 신호출력이 없게 되어, 신호전송선(2)는 스위칭수단(2)을 통하여 기준전압(Vref)로 고정된다. 그 반면에 입력신호[Si(1)~Si(N)]가 변하는 경우에는 신호변화검출부(4)의 신호검출신호[d(1)~d(N)]가 예를 들면 도 10에 도시한 펄스(P1)와 같이 논리 1레벨, 제어회로부(5)의 스위칭제어신호(chvdd)가 예를 들면 논리 0레벨, 신호구동부(6)로부터 신호출력이 입력신호[Si(1)~Si(N)]의 변화시간(TDTD) 시간만큼 발생되어, 신호전송선(2)는 신호구동부(6)의 신호출력펄스에 따라 순간적으로 방전 또는 충전하게 된다 [도 10에는 신호전송선의 방전에 따라 신호전송선에 입력되는 전송데이터의 신호펄스(sig)을 도시하였다]. 이때 신호출력펄스의 인가시간(즉, TDTD)과 신호구동부(6)의 구동트랜지스터의 크기에 따라 신호전송선(2)에 인가되는 신호펄스(sig)의 모양과 피크 전압[도 9에서의 Va, Vb, Vc]가 달라진다. TDTD만큼시간이 경과한 후에는 스위칭수단(8)을 통하여 기준전압(Vref)이 공급되어 신호전송선(2)의 레벨이 안정하게 될 때까지 전하기 공급된다. 도 10은 신호펄스(sig)의 안정화(tailing) 시간은 스위칭수단으로서의 전송게이트의 크기와 기준전압(Vref)를 발생시키는 기준전압발생부의 전류공급능력에 의하여 결정된다.
도 11은 도 7에 도시한 구동회로에 대응하여 2개의 신호를 수신하기 위한 수신회로의 1실시예를 나타낸 도면이다.
신호전송선(2)를 통해 입력되는 전송신호(sig)는 신호비교부(11)에 입력된다. 신호비교부(11)은 전송신호(sig)에 대하여 3개의 비교경로를 사용하여 전송신호의 펄스형태를 검출하게 된다. 제 1비교경로는 2개의 인버터(INV1, INV2)로 구성되고, 제 2비교경로는 차동증폭기(D_AMP)와 2개의 인버터(INV3, INV4)로 구성되며, 제 3비교경로는 차동증폭기(D_AMP)와 인버터(INV5)로 구성된다. 여기서 차동증폭기의 입력중 하나를 기준전압(Vref)로 사용하고 있다.
상기 제 1비교경로의 인버터(INV1)은 논리임계전압이 도 9에 도시한 Va보다 높고 Vb보다 낮은 값으로 설정되어 있다. 신호전송선(2)을 통해 도 9의 전송신호(sig_a)와 같이 기준전압(Vref)보다 매우 낮은 신호가 입력되면 제 1비교경로에서는 인버터(INV1)이 논리 1을 출력하게 되고 인버터(INV2)를 통해 반전된 논리 0을 출력신호[k(2)]로서 신호제어부(12)로 출력하게 된다. 전송신호(sig_b, sig_c)가 입력되면 제 1비교경로에서는 인버터(INV1)이 논리 0을 출력하게 되므로 출력신호[k(2)]로서 논리 1을 신호제어부(12)로 출력하게 된다.
상기 제 2비교경로의 인버터(INV3)은 논리임계전압이 낮은 값으로 설정되어 있다. 제 2비교경로에서는 신호전송선(2)을 통해 도 9의 전송신호(sig_b, sig_c)가 입력되면 차동증폭기(D_AMP)의 출력이 낮은 레벨로 떨어짐에 따라 인버터(INV3)이 논리 1을 출력하게되고 인버터(INV4)를 통해 반전된 논리 0을 출력신호[k(3)]로서 신호제어부(12)로 출력하게 된다. 반면에 전송신호(sig_b)가 입력되면 제 2비교경로에서는 차동증폭기(D_AMP)의 출력이 높은 레벨로 됨에 따라 인버터(INV3)이 논리 0을 출력하게 되고 인버터(INV4)를 통해 반전된 논리 1을 출력신호[k(3)]로서 신호제어부(12)로 출력하게 된다.
상기 제 3비교경로의 인버터(INV5)는 논리임계전압이 높은 값으로 설정되어 있다. 제 3비교경로에서는 신호전송선(2)을 통해 도 9의 전송신호(sig_b, sig_c)가 입력되면 차동증폭기(D_AMP)의 출력이 낮은 레벨로 떨어짐에 따라 인버터(INV5)가 논리 1을 출력신호[k(3)]로서 신호제어부(12)로 출력하는 반면, 전송신호(sig_b)가 입력되면 차동증폭기(D_AMP)의 출력이 높은 레벨로 됨에 따라 인버터(INV5)가 논리 0을 출력신호[k(3)]로서 신호제어부(12)로 출력하게 된다.
이상과 살펴본 바와 같이 신호비교부에서는 3개의 비교경로를 통하여 전송신호의 종류를 용이하게 판별해낼 수 있다. 신호비교부(11)의 동작관계를 요약하면 다음의 표 4과 같다.
[표 4]
신호제어부(12)는 상기한 신호비교부(11)의 출력신호(k(1), k(2), k(3)]를 입력받아 논리연산에 의하여 구동회로(1)에 입력되는 입력신호[Si(1), Si(2)]의 신호변화상태 [즉, 신호변화검출기(DTD)의 출력신호와 동일한 논리상태]를 디코딩하게 된다. 즉 표 4에 나타낸 바와 같이 도 9의 신호(sig_a)는 입력신호[Si(1), Si(2)] 모두 변화하는 경우에 발생하는 신호로서 신호변화검출기(DTD1, DTD2)의 출력신호 모두가 논리 1레벨이고, 신호(sig_b)는 입력신호[Si(1)]만 변화하는 경우에 발생하는 신호로서 신호변화검출기(DTD1)의 출력신호만 논리 1레벨이며, 신호(sig_c)는 입력신호[Si(2)]만 변화하는 경우에 발생하는 신호로서 신호변화검출기(DTD2)의 출력신호만 논리 1 레벨이다. 이와 같은 신호제어부(12)의 출력논리상태[km(1), km(2)]는 표 4와 같이 나타낼 수 있다. 그리고 이러한 논리출력을 갖는 신호제어부(12)의 구성예는 도 12에 도시된 바와 같이 2개의 부정 논리곱 연산기로 구성될 수 있다.
신호출력회로부(13)는 신호제어부(12)의 출력신호[km(1), km(2)]를 각각 입력받아 구동회로(1)에 입력되는 입력신호[Si(1), Si(2)]를 복원하는 도 6에 도시한 바와 같이 2개의 신호유지출력부로 구성된다. 입력신호[km(N)]이 D플립플롭(17)의 클럭신호로 입력되고 또한 인버터(14, 15)에 의해 지연된 다음 D플립플롭(17)의 출력신호와 배타적 논리합 연산되어 D플립플롭(17)의 데이터신호로서 입력되도록 구성되어 있으며, 또한 D플립플롭(17)은 클럭신호로서 입력신호[km(N)]의 하강에지에서 입력데이타를 래치하도록 되어 있다. 예를 들어 설명하면, D플립플롭(17)의 출력이 논리 0인 상태에서 입력신호[km]로서 논리 1레벨의 펄스가 입력되면 인버터(14, 15)에 의해 논리 1레벨상태가 지연되어 D플립플롭의 입력데이타가 논리 1인 상태에서 입력신호[km]가 논리 0레벨로 하강하므로 D플립플롭의 입력데이타가 논리 1을 래치하게 된다. 그후, 다시 입력신호[km]가 논리 1레벨 펄스가 입력되면 D플립플롭의 입력데이타가 논리 0인 상태에서 입력신호[km]가 논리 0레벨로 하강하므로 D플립플롭(17)은 논리 0을 래치하게 된다. 따라서, 신호출력부(13)의 각 신호유지출력부는 신호제어부(12)의 출력신호펄스[km(1), km(2)]에 따라 출력상태를 토글출력하게 된다. 신호제어부(12)의 출력신호펄스[km(1), km(2)]가 구동회로의 신호변화검출부(4)의 검출신호파형과 동일하므로 신호출력부(13)에서는 구동회로(1)의 입력신호[Si(1), Si(2)]와 동일한 신호출력을 생성해 낸다.
이상에서 설명한 2개의 신호를 하나의 신호전송선을 매개로 송수신하기 위한 구동회로 및 수신회로를 구성하는 각 구성요소의 출력신호에 대한 타이밍도는 도 13에 도시한 바와 같다. 동 도면에서 Si(1), Si(2)는 구동회로(1)에 입력되는 입력신호이고, d(1), d(2)는 신호변화검출부(4)의 출력신호이다. Sig는 구동회로에서 엔코딩되어 신호전송선을 통해 전송되는 전송신호이고, km(1), km(2)는 수신회로의 신호제어부(12)에서 디코딩한 디코딩신호로 구동회로의 신호변화검출부(4)의 출력신호[d(1), d(2)]와 동일한 파형형태를 갖는다. So(1), So(2)는 신호출력회로부(13)의 출력신호로 구동회로의 입력신호[Si(1), Si(2)]와 동일한 파형으로 복원된다.
상기한 도 7을 참조하여 설명한 구동회로(1)에 있어서 신호구동부(6)의 구성은 도 14와 같이 구성하여도 된다. 이때 신호전송선에는 도 15에 도시한 바와 같이 입력신호[Si(1), Si(2)] 모두 변화하는 경우 신호(sig_a'), 입력신호[Si(1)]만 변화하는 경우 신호(sig_b'), 입력신호[Si(2)]만 변화하는 경우 신호(sig_c')가 출력된다. 이와 같은 전송신호를 발생시키기 위한 제어회로부의 구성은 도 16에 도시되어 있다. 이 경우 신호할당은 다음의 표 5와 같이 된다.
[표 5]
그리고 도 15의 전송신호에 대해서는 수신회로(3)에 있어서 신호비교부(11)를 도 17과 같이 구성하면 된다. 제 1비교경로가 인버터(INV1') 만으로 구성되어 있고, 인버터(INV1)의 논리임계전압이 도 15에 도시한 Vc'보다 높고 Va'보다 낮은 값으로 매우 높게 설정되어 있는 점이 도 11의 신호비교부와 다른 점이다. 이 경우 신호할당은 다음의 표 6과 같다.
[표 6]
본 발명은 도면을 참조하여 설명한 특정 실시예에 한정되는 것이 아니라 본 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있는 것이다. 예를 들면, 구동회로에 있어서 제어회로부의 논리회로의 조합 및 신호구동부 구동트랜지스터의 구성, 수신회로에 있어서 신호비교부 및 신호제어부의 논리회로의 조합은 여러 가지로 변형하여 실시할 수 있는 것이다.
또한 상기한 실시예에서는 신호변화검출부의 각 신호변화검출기(DTD)가 신호변화검출시에 논리 1레벨의 펄스를 발생시키는 경우에 대해 예를 들어 설명하였지만, 본 발명은 각 신호변화검출기(DTD)가 신호변화검출시에 논리 0레벨의 펄스를 발생시키도록 설계하여도 된다. 이러한 예를 도 7 및 도 14에 도시한 구동회로에 적용할 경우에는 구동회로에 있어서 제어회로부의 구성만 변경하면 되는데, 도 14에 적용할 경우 제어회로부의 회로도가 도 18에 도시되어 있다. 도 18을 채용할 경우의 신호할당은 다음의 표 7과 같이 된다.
[표 7]
이 경우 신호전송선에는 도 1에 도시한 펄스와 동일한 신호가 발생하게 되고, 수신회로에 있어서는 도 17에 도시한 신호비교부 및 신호제어부를 채용하면 된다. 이때 수신회로에서의 신호논리는 표 6과 동일하게 나타난다.
이상 설명한 바와 같이 본 발명에 따른 배선시스템용 신호전송 및 수신장치를 채용할 경우 종래의 다치논리회로를 채용하는 방법에 비하여 집적회로내의 기능블럭과 기능블럭을 연결하는 구동회로와 수신회로만을 개선함으로써 회로설계를 용이하게 할 수 있다. 그리고 구동회로와 수신회로의 개선에 의해 집적회로 면적을 크게 증가시키지 않으면서 신호전송선을 감소시킬 수 있으므로 전체적으로 집적회로 면적을 감소시킬 수 있다. 따라서, 종래와 같이 집적회로의 고집적화를 달성하기 위해 다층 배선을 채용하는 방법에 비하여 배선 층을 감소시킬 수 있으므로 제조공정을 단순화 할 수 있다.
또한 본 발명은 전송신호의 스윙폭이 작아 신호의 상승과 하강에 걸리는 시간이 단축되어 고속으로 동작하는 회로에 적용가능하다. 그리고 본 발명에서는 입력신호의 변화상태를 검출하여 작은 폭을 갖는 삼각펄스형태로 전송하기 때문에 지속적으로 에너지를 공급하는 신호전송방식에 비하여 전력소모를 현저히 감소시킬 수 있다.

Claims (20)

  1. 집적회로내에서 다수의 기능블럭간에 데이터를 전송하는 배선시스템에 있어서,
    기능블럭 사이에 설치되어 신호를 전송하는 하나의 신호전송과;
    기능블럭으로부터 다수의 내부 신호선을 통해 입력되는 각 입력신호의 변화상태에 대한 조합을 엔코딩된 신호로 변환하여 상기 하나의 신호전송선으로 출력하는 구동회로 및;
    상기 하나의 신호전송을 통해 상기 구동회로에서 출력되는 엔코딩 신호를 입력받아 원래의 다수의 입력신호로 디코딩하여 다수의 내부 신호선을 통해 다른 기능블럭으로 출력하는 수신회로를 포함하여 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  2. 청구항 1에 있어서, 상기 구동회로는 상기 다수의 입력신호의 변화상태를 검출하는 신호변화검출수단과,
    상기 신호변화검출부의 검출신호에 따라 스위칭제어신호 및 구동제어신호를 발생하는 제어회로수단,
    상기 제어회로수단으로부터의 구동제어신호에 따라 다수의 서로 다른 신호레벨이 상기 하나의 신호전송선에 발생하도록 신호를 구동하는 신호구동수단,
    상기 하나의 신호전송선에 기준전압을 공급하기 위한 기준전압발생수단,
    제어회로수단으로부터의 스위칭제어신호에 따라 상기 기준전압발생수단에서 상기 하나의 신호전송선으로 인가되는 기준전압을 공급 또는 차단하는 스위칭수단을 포함하여 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  3. 청구항 2에 있어서, 상기 신호변화검출수단은 다수의 내부 신호선에 대응하는 개수의 신호변화검출기로 구성되고,
    상기 신호변화검출기는 입력신호를 지연시키는 지연기와, 입력신호와 상기 지연기에서 지연된 입력신호를 배타적논리합 연산하는 배타적논리합연산회로로 구성되는 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  4. 청구항 2에 있어서, 상기 신호구동수단은 N개의 내부신호선을 통해 입력되는 N개의 입력신호에 대응하여 (2N-1)개의 신호구동소자로 구성되고,
    상기 신호구동소자는 각각 상기 신호전송선과 구동전원 또는 상기 신호전송선과 접지간에 접속되어 상기 제어회로수단으로부터의 구동제어신호에 따라 상기 신호전송선으로 전류를 충전하거나 또는 상기 신호전송선으로부터 전류를 방전하는 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  5. 청구항 2에 있어서, 상기 제어회로수단의 스위칭제어신호는 상기 신호변화검출수단으로부터의 신호변화검출결과로부터 다수의 입력신호중 어느 하나의 입력신호도 변하지 않은 경우 제 1논리레벨이고, 상기 신호변화검출수단으로부터의 신호변화검출결과로부터 다수의 입력신호중 어느 하나의 입력신호라도 변하는 경우 상기 제 1논리레벨과는 역레벨의 제 2논리레벨인 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  6. 청구항 4에 있어서, 상기 제어회로수단의 구동제어신호는 상기 신호변화검출부의 검출신호의 논리조합에 따라 (2N-1)개의 신호구동소자의 충전 또는 방전을 제어하여 상기 신호전송선에 서로 다른 다수의 신호레벨을 형성하기 위한 신호인 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  7. 청구항 6에 있어서, 상기 신호전송선은 상기 기준전압발생수단으로부터의 기준전압을 기준으로 서로 다른 레벨을 갖는 다수의 높은 레벨의 펄스신호 및 낮은 레벨의 펄스신호를 전송하는 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  8. 청구항 7에 있어서, 상기 펄스신호는 삼각펄스인 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  9. 청구항 1 내지 8항 중 어느 한 항에 있어서, 상기 수신회로는 상기 신호전송선을 통해 전송되어온 전송신호의 신호레벨을 기설정된 설정치와 비교하는 신호비교수단과;
    상기 신호비교수단의 비교출력신호를 입력받아 논리연산에 의하여 상기 구동회로에 입력되는 다수의 입력신호의 신호변화상태를 디코딩하는 신호제어수단;
    상기 신호제어수단의 디코딩신호를 입력받아 상기 구동회로에 입력되는 원래의 다수의 입력신호를 복원하는 신호출력수단으로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  10. 청구항 9에 있어서, 상기 신호비교수단은 상기 신호전송선으로부터의 전송신호를 각기 다른 논리임계값으로 비교하는 다수의 비교경로로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  11. 청구항 9에 있어서, 상기 신호출력수단은 상기 신호제어수단의 디코딩신호에 대응하는 개수의 신호유지출력부로 구성되고, 각 신호유지출력부는 비동기 에지 트리거 T형 플립플롭으로 이루어지는 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  12. 청구항 11에 있어서, 상기 T형 플립플롭은 상기 신호제어수단의 디코딩신호를 지연시키기 위한 지연수단과, 상기 지연수단에 의해 지연된 신호와 다음 단의 신호래치수단의 출력신호를 궤환입력받아 배타적 논리합 연산하는 논리연산수단 및, 상기 신호제어수단의 디코딩신호를 클럭신호로 하여 상기 논리연산수단의 출력신호를 데이터신호를 래치하는 신호래치수단으로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  13. 청구항 2에 있어서, 상기 다수의 내부신호선이 2개이고; 상기 신호구동수단은 게이트에 상기 제어회로수단으로부터의 제 1구동제어신호가 인가되고 소오스가 접지되며 드레인이 상기 신호전송선에 접속된 제 1구동트랜지스터와, 게이트에 상기 제어회로수단의 제 2구동제어신호가 인가되고 드레인이 상기 신호전송선에 접속되며 소오스가 전원에 접속된 제 2구동트랜지스터 및, 게이트에 상기 제어회로수단의 제 3구동제어신호가 인가되고 드레인이 상기 신호전송선에 접속되며 소오스가 접지된 제 3구동트랜지스터로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  14. 청구항 13에 있어서, 상기 제어회로수단은 상기 신호변화검출부로부터의 2개의 검출신호를 부정논리합 연산하여 스위칭제어신호로서 출력하는 제 1논리회로와, 상기 2개의 검출신호를 부정 논리곱 연산하는 제 2논리회로, 이 제 2논리회로의 출력을 반전하여 제 1구동제어신호로서 출력하는 제 3논리회로, 상기 제 2논리회로의 출력과 상기 2개의 검출신호 중 하나의 검출신호를 부정논리곱 연산하여 제 3구동제어신호로서 출력하는 제 4논리회로를 포함하고, 상기 2개의 검출신호중 다른 하나의 검출신호를 제 2구동제어신호로서 출력하는 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  15. 청구항 9에 있어서, 상기 다수의 내부 신호선이 2개이고; 상기 신호비교수단으 전송신호를 기준전압과 비교출력하는 차동증폭기와 논리임계전압이 낮은 인버터 및 이 인버터의 출력을 반전출력하는 인버터를 포함하는 제 1비교경로 및, 상기 신호비교수단은 논리임계전압이 매우 낮은 인버터와 이 인버터의 출력을 반전시키는 인버터를 포함하는 제 2비교경로와, 전송신호를 기준전압과 비교출력하는 차동증폭기와 논리임계전압이 높은 인버터를 포함하는 제 3비교경로로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  16. 청구항 15에 있어서, 상기 신호제어수단은 상기 제 1비교경로의 출력과 상기 제 2비교경로의 출력을 부정논리곱연산하여 제 1디코딩신호로서 출력하는 제 1논리회로와, 상기 제 2비교경로의 출력과 상기 제 3비교경로의 출력을 부정논리곱연산하여 제 2디코딩신호로서 출력하는 제 2논리회로로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  17. 청구항 2에 있어서, 상기 다수의 내부신호선이 2개이고; 상기 신호구동수단은 게이트에 상기 제어회로수단으로부터의 제 3구동제어신호가 인가되고 소오스가 접지되며 드레인이 상기 신호전송선에 접속된 제 1구동트랜지스터와, 게이트에 상기 제어회로수단의 제 2구동제어신호가 인가되고 드레인이 상기 신호전송선에 접속되며 소오스가 전원에 접속된 제 2구동트랜지스터 및, 게이트에 상기 제어회로수단의 제 3구동제어신호가 인가되고 드레인이 상기 신호전송선에 접속되며 소오스가 전원에 접속된 제 3구동트랜지스터로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  18. 청구항 17에 있어서, 상기 신호변화검출기가 입력신호의 변화가 검출되면 검출신호로서 논리 1레벨의 검출신호를 출력하고,
    상기 제어회로수단은 상기 신호변화검출부로부터의 2개의 검출신호를 부정논리합 연산하여 스위칭제어신호로서 출력하는 제 1논리회로와, 상기 2개의 검출신호를 부정 논리곱 연산하여 제 1구동제어신호로서 출력하는 제 2논리회로, 상기 2개의 검출신호중 하나의 검출신호를 반전시켜 제 2구동제어신호로서 출력하는 제 3논리회로, 상기 제 3논리회로의 출력과 다른 하나의 검출신호를 논리곱 연산하여 제 3구동제어신호로서 출력하는 제 4논리회로를 포함하여 구성된 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  19. 청구항 17에 있어서, 상기 신호변화검출기가 입력신호의 변화가 검출되면 검출신호로서 논리 0레벨의 검출신호를 출력하고,
    상기 제어회로수단은 상기 신호변화검출부로부터의 2개의 검출신호를 부정논리곱 연산하여 스위칭제어신호로서 출력하는 제 1논리회로와, 상기 2개의 검출신호를 부정 논리합 연산하는 제 2논리회로, 이 제 2논리회로의출력을 반전하여 제 2구동제어신호로 출력하는 제 3논리회로, 상기 제 2논리회로의 출력과 상기 2개의 검출신호중 하나의 검출신호를 부정논리합 연산하여 제 1구동제어신호로서 출력하는 제 4논리회로를 포함하고, 상기 2개의 검출신호중 다른 하나의 검출신호를 제 3구동제어신호로서 출력하는 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
  20. 청구항 9에 있어서, 상기 다수의 내부 신호선이 2개인 경우, 전송신호를 기준전압과 비교출력하는 차동증폭기와 논리임계전압이 낮은 인버터 및 이 인버터의 출력을 반전출력하는 인버터를 포함하는 제 1비교경로 및, 상기 신호비교수단은, 논리임계전압이 매우 높은 인버터를 포함하는 제 2비교경로와, 전송신호를 기준전압과 비교출력하는 차동증폭기와 논리임계전압이 높은 인버터를 포함하는 제 3비교경로로 이루어진 것을 특징으로 하는 새로운 배선시스템용 신호전송 및 수신장치.
KR1019970018460A 1997-05-10 1997-05-10 새로운배선시스템용신호전송및수신장치 KR100447217B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019970018460A KR100447217B1 (ko) 1997-05-10 1997-05-10 새로운배선시스템용신호전송및수신장치
TW087106888A TW411472B (en) 1997-05-10 1998-05-05 Signal transmission and reception device for a new wiring system
US09/071,896 US6195397B1 (en) 1997-05-10 1998-05-05 Signal transmission and reception device for new wiring system
DE19820435A DE19820435B4 (de) 1997-05-10 1998-05-07 Signalsende- und Empfangsvorrichtung für das Leiterbahnsystem in einem Bauteil mit mehreren Logikwerten
JP10127271A JP3018169B2 (ja) 1997-05-10 1998-05-11 配線システム用の信号伝送／受信装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970018460A KR100447217B1 (ko) 1997-05-10 1997-05-10 새로운배선시스템용신호전송및수신장치

Publications (2)

Publication Number Publication Date
KR19980083244A true KR19980083244A (ko) 1998-12-05
KR100447217B1 KR100447217B1 (ko) 2005-04-06

Family

ID=19505714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970018460A KR100447217B1 (ko) 1997-05-10 1997-05-10 새로운배선시스템용신호전송및수신장치

Country Status (5)

Country Link
US (1) US6195397B1 (ko)
JP (1) JP3018169B2 (ko)
KR (1) KR100447217B1 (ko)
DE (1) DE19820435B4 (ko)
TW (1) TW411472B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282946B2 (en) 2004-02-20 2007-10-16 Gwangju Institute Of Science And Technology Delay-insensitive data transfer circuit using current-mode multiple-valued logic
US7885254B2 (en) 2006-11-29 2011-02-08 Electronics And Telecommunications Research Institute Delay insensitive data transfer apparatus with low power consumption

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US7161513B2 (en) * 1999-10-19 2007-01-09 Rambus Inc. Apparatus and method for improving resolution of a current mode driver
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
DE10114159C2 (de) * 2001-03-22 2003-09-11 Infineon Technologies Ag Verfahren und Vorrichtung zur Datenübertragung
US8861667B1 (en) 2002-07-12 2014-10-14 Rambus Inc. Clock data recovery circuit with equalizer clock calibration
JP4683047B2 (ja) * 2005-05-31 2011-05-11 日本電気株式会社 デバイス間の信号伝達方法および装置
DE102006009240B4 (de) * 2006-02-28 2009-09-10 Continental Automotive Gmbh Motorsteuergerät und Verfahren zur Auswertung eines Sensorstromsignals
KR101173942B1 (ko) 2008-11-28 2012-08-14 한국전자통신연구원 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 시스템 및 데이터 전송 방법
KR101502759B1 (ko) 2012-03-30 2015-03-24 한국전자통신연구원 데이터 송신 장치, 데이터 수신 장치 및 데이터 전송 방법
KR102063790B1 (ko) 2014-09-24 2020-01-09 한국전자통신연구원 데이터 전송을 위한 도선의 수를 감소시키기 위한 데이터 전송 장치 및 그 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4489417A (en) * 1982-11-24 1984-12-18 International Business Machines Corporation Multi-level communication circuitry for communicating digital signals between integrated circuits
JPH06104936A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 信号伝送方法と信号伝送回路
JP2882266B2 (ja) * 1993-12-28 1999-04-12 株式会社日立製作所 信号伝送装置及び回路ブロック
GB2287622B (en) * 1994-03-17 1998-10-28 Nissan Motor Multiplex serial data communication circuit network and method and motor control system and method using multiplex serial data communication circuit network
US5450023A (en) * 1994-04-18 1995-09-12 Yozan Inc. Interface circuit using a limited number of pins in LSI applications
US5864584A (en) * 1995-02-13 1999-01-26 International Business Machines Corporation Circuitry for allowing two drivers to communicate with two receivers using one transmission line
US5761246A (en) * 1995-08-14 1998-06-02 International Business Machines Corporation Circuit for multiplexing a plurality of signals on one transmission line between chips
JP3881079B2 (ja) * 1997-03-14 2007-02-14 株式会社アドバンテスト 半導体集積回路素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282946B2 (en) 2004-02-20 2007-10-16 Gwangju Institute Of Science And Technology Delay-insensitive data transfer circuit using current-mode multiple-valued logic
US7885254B2 (en) 2006-11-29 2011-02-08 Electronics And Telecommunications Research Institute Delay insensitive data transfer apparatus with low power consumption

Also Published As

Publication number Publication date
DE19820435A1 (de) 1998-11-12
US6195397B1 (en) 2001-02-27
DE19820435B4 (de) 2007-10-11
KR100447217B1 (ko) 2005-04-06
JP3018169B2 (ja) 2000-03-13
TW411472B (en) 2000-11-11
JPH1127328A (ja) 1999-01-29

Similar Documents

Publication Publication Date Title
US6297684B1 (en) Circuit and method for switching between digital signals that have different signal rates
KR100447217B1 (ko) 새로운배선시스템용신호전송및수신장치
JPH09214314A (ja) ドライバ回路装置
KR101502759B1 (ko) 데이터 송신 장치, 데이터 수신 장치 및 데이터 전송 방법
CN104218940A (zh) 紧凑电平位移器
KR20040010215A (ko) 버퍼 회로, 버퍼 트리 및 반도체 장치
EP1142115B1 (en) A method and apparatus for reducing signal transmission delay using skewed gates
CN107567684A (zh) 用于低功率应用的可编程延迟电路
US5886541A (en) Combined logic gate and latch
US7154300B2 (en) Encoder and decoder circuits for dynamic bus
WO1998006177A9 (en) Combined logic gate and latch
US6081137A (en) Frequency detecting circuit
US9459650B2 (en) Clock pulse generator for multi-phase signaling
JP2006528449A (ja) 低電圧振幅信号符号化方法及び装置
JP4361869B2 (ja) 電流モードシグナリングを使用する電子データ処理回路
US5646556A (en) Apparatus and method for precharging bus conductors to minimize both drive delay and crosstalk within the bus
KR100568107B1 (ko) 고속 및 저전력 전압 레벨 변환 회로
EP2636146A2 (en) Latch circuits with synchronous data loading and self-timed asynchronous data capture
JP3804647B2 (ja) 半導体集積回路
US20020158668A1 (en) CMOS bus pulsing
CN115544935A (zh) 一种多种电平输出的串行接口发送端驱动装置
US20050030066A1 (en) Transition-aware signaling
KR960027336A (ko) 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치
KR950002083B1 (ko) 데이타 출력버퍼
JP2004328064A (ja) クロック回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140717

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 13

EXPY Expiration of term