JP2005508111A - 電力消費を削減しかつ虚偽の伝達を阻止するデジタル・レベル・シフタ - Google Patents
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Abstract
Description
【0001】
本発明は、電力消費を削減するための、あるいはオフセット電圧における急激な変化に起因する偽りの伝達を阻止するための、回路を有するデジタル・レベル・シフタ回路に関する。
【背景技術】
【0002】
デジタル・レベル・シフト回路は、典型的には低入力電圧電源VDDにより生成されたデジタル信号を、急速に変化する可能性がある比較的高い電圧分だけ低入力電圧からオフセットされたデジタル信号に、変換する。デジタル・レベル・シフタの機能が図1Aおよび図1Bに示され、そこにおいて、シフトされていない回路10(図1A)が、シフトされた回路12(図1B)と比較されることが可能である。
【0003】
図1Aにおいて示されるシフトされていない回路10において、電圧源20はデジタル回路22の両端に、接地に対して低い電圧VDDを供給する。VDDは、たとえば、1Vおよび15Vの間の任意の適切な固定された電圧であり得る。つぎに、デジタル回路22は、囲み24において示されるように、その出力(I/O)において0VとVDDの間を切り替わるデジタル信号を供給する。
【0004】
図1Bにおいて示されるシフトされた回路12においては、電圧源30は同様にデジタル回路32にデジタル的に変化させる電圧VDDHを供給するが、しかしその電圧は、電圧源30の基準電位および接地の間に接続されたオフセット電圧源34により決定されるレベルにより接地からオフセットされる。オフセット電圧源34はVOFFSETを供給する高速、高電圧の電圧源である。結果として、デジタル回路32は、囲み36に示されるように、その出力(I/O)においてVOFFSETおよびVOFFSET+VDDHの間を切り替わるレベル・シフトされたデジタル信号を供給する。
【0005】
集積化されたデジタル・レベル・シフタは、典型的には信号をロー側からハイ側までシフトするために高電圧NチャンネルMOS素子を用いて実装される。逆の方向にシフトするためには、Pチャンネル素子が必要である。
【0006】
集積化されたデジタル・レベル・シフタにおいては2つの主要な問題、電力消費、およびVOFFSETにおける高速の変化(「dv/dt問題」とも呼ばれる)による偽りの伝達、が発生する。
【0007】
集積回路(IC)において、VOFFSETは1200Vぐらいの高電圧になり得る。そのため、高電圧レベル・シフト・トランジスタがオン状態で、たとえ僅か1mAという比較的少ない電流を引き込む(sink)場合でも、電力消費は1.2Wになり、これは一つのICで消費されるものとしては大きな電力量である。この電力消費問題は、過去において、信号トランジションにおいて短時間のみの複数のパルスを発生し、これらのパルスをレベル・シフトし、つぎにシフトされた電圧レベルにおいてこれらのパルスを使用し信号を再構成することにより、解決されている。dv/dt問題を理解することを可能とするために図2が示され、ここでは、高電圧レベル・シフトNチャンネル・トランジスタ50が抵抗値Rを有する抵抗52を通して出力信号ラインに接続される、ことを示している。トランジスタ50は、容量値Cを有する寄生静電容量54を持つ。そのため、VOFFSETの高速の立ち上がりエッジの期間中に、トランジスタ50は電流IT=C*dv/dtを流す。結果として、パルス状の電圧VT=R*C*dv/dtが抵抗52の両端に簡単に発生する。このVTが、生起された信号を感知する閾値電圧を越えた場合には、エラーが発生する。
【0008】
このdv/dt問題を解決するために、従来技術による3つの解決法が開発されている。第1の解決法は、伝達の間にそのdv/dt電流より大きい電流パルスを用いることである。しかしながら、dv/dtは、10V/nsというような、非常な高速であり、必要とされる電流はきわめて大となり、そのために電力消費が非実用的なものとなるであろう。
【0009】
第2の解決法は、設定値より小さい持続時間を有するすべてのシフト・パルスを無効にするフィルタを用いることである。この解決法は、VOFFSETからの派生信号がある値より小さい場合には、エラー電流は限定され、したがってエラーが発生しないという事実に基づいている。この派生信号の持続時間がこの値より大きい場合には、エラーが生起し得るが、しかしその持続時間は時間期間(dv/dt)*(VOFFSET(最大値)−VOFFSET(最小値))より小さい。このフィルタは、たとえば、この時間期間+安全側付加時間(protective incremental time)より小さな持続時間を有するすべてのパルスを無効にすることが可能である。この解決法は、3つの主要な欠点を有する。第1に、伝達インパルスの持続時間が長くなるので、電力消費が大きい。第2に、信号が良好であってもこのエラー・フィルタにより遅延が挿入されてしまう。および第3に、安全側付加時間が十分に大きくない場合には、低速のdv/dtでエラーが生起する可能性があることである。
【0010】
dv/dt問題のための第3の解決法は差分伝達を用いることである。この解決法においては、dv/dtエラー電流は、2つの同一のレベル・シフト・トランジスタのドレーン上において、「同相」信号として相殺され、したがってそれ故に「差分」信号と称する正規の信号が片方のトランジスタのみを通して電流を供給する。
【0011】
【特許文献1】
米国特許4,942,309A号明細書
【特許文献2】
米国特許6,362,679B2号明細書
【0012】
(発明の要約) 本発明は、電力消費問題を軽減する新しいデジタル・レベル・シフト回路を提供する。この新しい回路は、帰還すなわち「確認」信号を取得し、それに応答してレベル・シフト素子をオフにすることにより、そのオン時間を制限する帰還回路を含む。その確認信号はその素子の出力トランジションが為されたことを示す。この手法の結果として、電力消費を大幅に削減することが可能である。なぜなら、レベル・シフト素子のオン時間を劇的に短縮することが可能であるためである。
【0013】
この帰還回路は、レベル・シフト素子の出力トランジションが為されたときにオンにすることにより、その確認信号を供給する帰還素子を用いて実装することが可能である。2つの素子の1つは、nチャンネル素子とすること可能であり、およびもう一方はpチャンネル素子とすることが可能である。たとえば、これらの素子は高電圧NMOSおよびPMOSトランジスタであり得る。
【0014】
電力消費を削減することに加えて、その確認信号のタイミングは、プロセスあるいは温度変化に起因するような伝達速度における変動に対応して、自己適応性がある方法で変化することが可能である。
【0015】
また、この新しい回路は、フィルタを有さず、フィルタによる遅れの問題に関係なく実現することが可能である。
【0016】
dv/dt問題を軽減するために、本発明のデジタル・レベル・シフト回路は、2つのpチャンネル素子および2つのnチャンネル素子、および同一チャンネル・タイプの2つのトランジスタによる同時伝達を避ける伝達規約を備えて実装された差分回路を用いる。この新しい回路は、dv/dtが両方の素子の寄生静電容量を通して電流を流す場合に発生するような、1つのチャンネル・タイプの両方の素子を通して閾値より大きい電流が流れる場合を感知する感知/防止回路を含む。感知に応答して、この感知/防止回路は伝達を防止する。たとえば、この感知/防止回路により、もう一方のチャンネル・タイプの素子がそのターン・オン信号を受け取ることを防止することが可能である。
【0017】
この感知/防止回路は、1つのチャンネル・タイプの両方の素子の直列抵抗を通して電流が流れているときだけ、伝達防止信号を供給することが可能な感知論理を含むことが可能である。この感知/防止回路は伝達防止論理を含み、伝達防止信号を受け取り、それに応答して、もう一方のチャンネル・タイプの素子がターン・オン信号を受け取ることを抑制する。
【0018】
2つのnチャンネルおよび2つのpチャンネル素子を有する本発明のデジタル・レベル・シフト回路は、さらに好ましくは、それぞれの素子がそのターン・オン信号を受信する時間を制御する制御回路を含む。この制御回路は、上に記述された帰還回路および感知/防止回路の両方を含むことが可能である。
【0019】
さらなる形態において、本発明はターン・オン信号により生起されることになるタイミング問題を回避する。
【0020】
感知/防止回路がdv/dtが閾値を越えているという理由で伝達を防止している間に、素子をターン・オンする信号が受け取られた場合には、1つのタイミング問題が生起することになる。この問題を回避するために、この感知/防止回路は、それぞれの素子に対して、防止信号が終了し、およびその素子の確認信号が受け取られるまで、ターン・オン信号あるいは伝達パルスを格納する記憶要素を含むことが可能である。dv/dtによる電流が閾値未満に再び低下するまで、防止信号が終了すること、およびその素子の確認信号が受け取られること起こらないであろう。
【0021】
1つのnチャンネル素子と1つのpチャンネル素子が同時に伝達を開始した場合に、第2のタイミング問題が生起することになる。この問題を回避するために、帰還回路が1つの仕組みを提供することが可能であり、そこにおいては、1つのチャンネル・タイプのそれぞれの素子に対する確認信号は、もう一方のチャンネル・タイプの素子のうちの一方から来るが、しかし、素子は、その素子が確認信号を供給している素子からの確認信号を受けることはない。たとえば、第1および第2のnチャンネル素子がn1およびn3であり、および第1および第2のpチャンネル素子がp1およびp3である場合に、n1はp1へ、p1はn3へ、n3はp3へ、そしてp3はn1へ確認信号を供給することが可能である。
【0022】
この仕組みの下では、同時に伝達している2つの素子の1つは、他方の素子からハイ信号、実は伝達であり、確認信号ではない、信号を受け取ると、伝達を停止してしまうことになる。このさらなる問題を解決するために、制御回路はまた確認信号を伝達から区別するための帰還検出回路を含むことができる。このことにより、伝達に応答して伝達を停止した素子を再起動することを可能とする。
【0023】
本発明の他の特徴および利点は付属する図面を参照する本発明の以下の記述から明白になるであろう。
【0024】
(好ましい実施例の詳細な説明)
図3は、本発明のデジタル・レベル・シフト回路70が関連する構成要素を示す。この図において、ここで「確認」信号として呼ばれる帰還信号が、高電圧MOSFETあるいは他の適当する素子のようなレベル・シフト素子における電力消費を劇的に削減するために用いられる。素子はターン・オンされ、その確認信号が受け取られまでオン状態にとどまるが、その確認信号が受け取られるとすぐに素子はターン・オフされる。
【0025】
図3において、回路70は、ライン72上にレベル・シフトされた出力信号を供給し、これにより、図1で例示したように、VOFFSETからVOFFSET+VDDHまで変動する信号を供給することが可能となる。回路70は、ライン72と接地との間に2つの電流路を含む。ノード80と接地との間の1つの電流路において、レベルをシフトするnチャンネル・トランジスタ82が抵抗84と直列に接続されており、ノード90と接地との間のもう1つの電流路においては、pチャンネル・トランジスタ92が抵抗94と直列に接続されている。トランジスタ92のゲートは、トランジスタ82および抵抗84の間のノード96の電圧を受け取るように接続される。トランジスタ82および92は、たとえば、従来の高電圧(HV)MOSFETであるが、しかし任意の他の適当する素子でも回路70を実現するために用いることが可能である。
【0026】
図示されるように、トランジスタ82は信号をローからハイにシフトする回路70の部分であり、トランジスタ92は信号をハイからローにシフトする回路の部分である。このように、信号をローからハイにシフトするために、トランジスタ82がターン・オンされる。理解されるように、トランジスタ82がターン・オンすると、確認信号が受け取られるまで、オン状態にとどまる。
【0027】
回路70はまた、トランジスタ82に帰還を提供するために確認(ACK)信号を取得する回路を含む。確認信号は、トランジスタ92および抵抗94の間の、ノード100において取得され、そしてSRフリップ・フロップ102の入力R端子に供給される。フリップ・フロップ102の入力S端子は、伝達パルス104により図示される、トランジスタ82をターン・オンにする、信号を受け取るために接続され、および出力Q端子はトランジスタ82のゲートに接続される。
【0028】
確認信号がトランジスタ82をターン・オフする方法は、回路70の動作から理解することが可能である。伝達パルス104がフリップ・フロップ102をセットすると、そのQ出力はハイになり、トランジスタ82をターン・オンすることにより、ライン72から抵抗84およびトランジスタ82を通して接地へ電流が流れることが可能となる。この電流の結果として、抵抗84にかかる電圧が上昇する。これにより、伝達されたパルス106により例示されるように、ライン72上の出力信号においてトランジションをもたらすことが可能であり、他方ノード96における電圧はライン72に比較して低下する。したがって、トランジスタ92のゲートはライン72よりロー電圧になり、トランジスタ92をターン・オンさせる。このようにして、トランジスタ92は出力トランジションが受け取られたことを検出する。
【0029】
トランジスタ92がターン・オンすると、ライン72からトランジスタ92および抵抗94を通して接地に電流が流れることが可能となる。この電流の結果として、抵抗94にかかる電圧が上昇する。そのために、それまで接地にあったノード100の電圧が上昇し、確認信号を供給する。この確認信号はフリップ・フロップ102をリセットし、したがってQ端子がローになり、トランジスタ82をターン・オフし、抵抗84を通る電流を停止させ、そしてそれにより、トランジスタ92をターン・オフする。これにより電力消費が終了する。
【0030】
したがって、トランジスタ82は、2つの方向に信号を送るために必要とされる最小時間(すなわち、出力トランジションをロー側からハイ側まで伝達するために必要な時間+確認信号を逆にハイ側からロー側まで伝達するために必要な時間)に、トランジスタ82および92を制御する高速で低電圧のロジックを切り替えるための時間、を加えた時間よりわずかに長い時間だけオンになる。トランジスタ92がオンになっている時間は、トランジスタ82がオンになっている時間より少なくすることが可能である。結果として、伝達サイクルの間に消費されるエネルギーは従来のレベル・シフト回路による伝達のために必要とされた最少エネルギーの1/3〜1/4にまで削減することが可能である。
【0031】
図3での実施方法はそれが自己適応性であるために有利である。プロセスあるいは温度のような要因が回路70における伝達の速度を変動させた場合に、確認信号のタイミングはそれに応じて変化する。電力消費が変動する場合があるが、しかしそれは最小必要量のわずかな倍数の範囲に保たれるであろう。本発明のこの実施方法では伝達の開始から信号の受け取りまでの間に、フィルタ遅れなしでこの結果を得られることが有利である。唯一の不可避な遅れは本質的なレベル・シフタの遅れである。
【0032】
図4は、「ノイズを発生しやすい」dv/dtを表わす条件を検知すること、およびそれに反応して伝達を防止することにより、dv/dt問題を軽減する、本発明のデジタル・レベル・シフト回路120の関連構成要素を示す。
【0033】
図4において、回路120がライン122上に出力信号を供給し、そこで、波形124により示されるように、VOFFSETにおける変化により立ち上がる高電圧が発生する。回路120はライン122および接地の間に2つのpチャンネル・パスおよび2つのnチャンネル・パスにより形成される差分回路を含む。pチャンネル・パスはそれぞれ抵抗134および136に直列に接続されたpチャンネル・トランジスタ130および132(P1とP3)を含む。nチャンネル・パスはそれぞれ抵抗144および146に直列に接続されたnチャンネル・トランジスタ140および142(N1とN3)を含む。同一チャンネル・タイプの2つのトランジスタ・のゲートにおける入力信号は、両方のトランジスタが同時には決してターン・オンされないという規約(protocol)に従う。
【0034】
また、回路120は、同一チャンネル・タイプの2つの素子による同時に発生する擬似伝達を防止する伝達規約を確実にするための回路を含む。図4は、回路120のロー側においてpチャンネルのパスを感知し、動作する回路のみを示す。これと類似の回路がnチャンネルのパスを感知し、pチャンネル・トランジスタ130と132に対して(適切に反転された)ターン・オン信号を供給することが可能である。
【0035】
トランジスタ130および132は、それぞれ、寄生静電容量150および152を有する。ライン122上のdv/dtがゼロではない間には、トランジスタ130および132を通して電流が流れ、抵抗134および136の両端に電圧が発生する。ANDゲート160は、ノード162および164に接続され、電圧を受け取る。ライン122上のdv/dtが十分大なる場合には、ノード162および164における電圧は共にANDゲート160に対するハイ入力のための閾値を超えるであろう。そしてANDゲート160の出力がハイとなり、トランジスタ130および132を通る電流が閾値を超えたことをANDゲート160が感知したことを表わす。
【0036】
インバータ161はANDゲート160の出力を反転させ、そしてANDゲート163および166がそれぞれその反転された出力を受け取る。また、ANDゲート166はトランジスタ140のゲートのための入力信号を受け取り、他方ANDゲート163はトランジスタ142のゲートのための入力信号を受け取る。上に記述された規約に従い,両方のトランジスタを同時にターン・オンしないという条件が成立すれば、これらの入力信号は任意の適切な信号とすることができる。
【0037】
ANDゲート160の出力がハイになると、ANDゲート163および166は共にインバータ161からロー信号を受け取り、したがってトランジスタ140および142がターン・オン信号を受け取るのを防止する。そのために、トランジスタ140および142は出力トランジションをすることが不可能であり、また図3との関係において記述されたような確認信号を供給することが不可能である。参照番号170により示される点線にて囲んで示された回路と類似の(図4においては示されていない)論理回路が、トランジスタ140および142を通る電流が閾値を越えるのを感知し、これに応答してトランジスタ130および132が出力トランジションして、確認信号を供給してしまうことを防止するために、ハイ側に提供される。
【0038】
このようにして、ノイズを発生しやすいdv/dt状況の間は、すべての伝達が無効にされ、そして電力消費の発生が不可能となる。以下に、より完全に記述されるように、ノイズを発生しやすいdv/dt事象が終わるまで、レベル・シフトされるべき入力情報を格納するようにすることが可能である。
【0039】
回路120のローおよびハイ側の、電流を感知している閾値の間に不整合が発生し得る。たとえば、pチャンネル素子がnチャンネル素子よりも少ないドレーン寄生容量を持っているため、あるいはロー側の電流感知閾値が別の理由により高いため、ハイ側が大きなdv/dtを発見しながら、ロー側は発見しない場合がある。しかしながら、入力信号を出力信号に変換することにおいては、このことは結果としてエラーをもたらさないであろう。なぜなら両方の側が伝達の継続を有効にせねばならないからである。その代わりに、シフティングが単純に遅延する。非伝達側が大きなdv/dtを感知しているのに、現在伝達している側がそれを感知していない場合には、伝達している側の高電圧MOSトランジスタの1つがオン状態にあるが、しかし非伝達側からの確認信号を受け取らない。回路120は適切に動作するが、しかしdv/dtの大きな事象が終了し、そして確認信号が受け取られるまで、若干の電力が1つのトランジスタで消費される。
【0040】
図4の技法は4つの高電圧MOSトランジスタを使用し、したがって大きなシリコン量を必要とする。しかしながら、この4つのトランジスタは、「ローからハイへ」および「ハイからローへ」のトランジションを通して4つの異なる信号を、連携して、伝達することが可能である。
【0041】
図5は、図4におけるP1、P3、N1、およびN3の間に、こう着状態(standoff)を回避するため、確認信号を供給することが可能な1つの方法を示す。あるトランジスタがもう1つのトランジスタに確認信号を供給し、そしてまた同じトランジスタから確認信号を受け取った場合には、こう着状態が生起する可能性がある。たとえば、P1およびN1が確認信号を交換し、双方が同時にターン・オン信号を受信した場合には、それらはまた同時にお互いに対し確認信号を供給するであろう。回路120のハイ、およびロー側は必ずしも同期しておらず、上に記述した規約に基づいて、同時ターン・オン信号は片側についてのみ禁止される、すなわち、P1およびP3、あるいは、N1およびN3は同時にターン・オンすることは不可能であるため、このような事態が生起し得る。トランジションが為される前に、P1およびN1のようなそれぞれが他方をターン・オフさせるために確認信号を供給することが可能であり、この場合伝達が遂行できないこう着状態がもたらされる。改善されない限り、回路120が伝達の欠落を検出することが不可能であろう。
【0042】
図5における交差確認の仕組みでは、それぞれのトランジスタは自分が確認信号を供給したトランジスタ以外のトランジスタから確認信号を受け取るようになるため、こう着状態が回避される。これにより、回路120は同時ターン・オン信号に起因する伝達エラーを検出することが可能である。たとえば、P1およびN1が同時にターン・オンされる場合には、P1がN1から確認信号を受け取るため、P1が即座にターン・オフするのに対し、N1は、N1の出力トランジションによりP3がターン・オンされて、P3からの確認信号を受け取るまでオン状態にとどまる。一方、ハイ側の追加回路によりP1の出力トランジションが為されなかったことを感知することが可能である。P3がN1に対し確認信号を供給するとき、この回路が、新しい出力トランジションを始めるためにP1をターン・オンすることにより応答し、時間的には多少延長されるが、P1による正しい伝達をもたらすことが可能である。
【0043】
図5における交差確認の仕組みはこう着状態を回避するであろう1つの可能な案を示すに過ぎない。他の等しく単純な案は図5においてそれぞれの矢印の向きを単純に反転することであろう。
【0044】
図3〜5の特徴を含むレベル・シフト回路180の1部を示す図6から、上の技法をより完全に理解することが可能である。図6における回路は図5で示される仕組みに従ってN3と表示されるnチャンネル・トランジスタ182のゲートにターン・オン信号を供給する。pチャンネル素子のための変更というようなわずかな修正で、類似の回路によりN1、P1、およびP3に対して、図5の仕組みにより、ターン・オン信号を供給することが可能であろう。
【0045】
上で図4においてゲート160および163に関して記述されたように、NANDゲート184はP1およびP3を通る電流が閾値を超えるのを感知し、そしてANDゲート186は、N3が伝達することおよび確認信号を供給することを防止する。NANDゲート184の出力は、図4におけるインバータ161の出力に対応し、ANDゲート186への1つの入力であり、そして、dv/dtが大なる間だけローになり、N3を無効にする。ANDゲート186への他の入力はしたがってN3に対するターン・オン信号であると呼ぶことが可能であり、および図6におけるその他の回路は、伝達パルスに応答してN3をターン・オンするか、あるいはP3に確認信号を供給するかを決定する。
【0046】
第1に、フリップ・フロップ190(FFN3)は、関連する回路と一緒に、図3におけるような確認信号、および図4におけるような電流感知の両方を絡めた幾分複雑な条件を適用する。P1からの信号は、図5に従う確認信号である場合があり、ANDゲートへの1つの入力であり、他の1つの入力はNANDゲート184からの出力であり、これはdv/dtが大である間はローなる。したがって、P1がハイ出力を供給し、およびdv/dtが小であるときは、常にFFN3はリセット状態になる。dv/dtが大、あるいはP1がロー出力を供給しているときは、常に、FFN3は、ORゲート194からのハイ出力によりセットされることが可能であり、この状態は、パルス196に示されるような伝達パルスを、N3が受け取ったときに生起することになる。
【0047】
伝達パルスが受け取られていないときでも、ANDゲート200からの出力がハイである場合には、ORゲート194からの出力はハイになることになる。上に言及された経路を戻ると、フリップ・フロップ202は、N1からその確認信号を受け取るP1によるこう着状態を回避するために情報を格納する。P1がハイ信号を供給し、およびdv/dtが小である場合には、FFN3はゲート192からのハイ出力に応答してリセットされる。しかしながら、FFN3を通る伝播遅延のために、ANDゲート204への2つの入力が共にほんの短い間ハイにとどまることが可能であり、FFN3がリセットされる前にセット状態であった場合には、フリップ・フロップ202がセットされ、これはP1による確認信号あるいは伝達のいずれかであった可能性があるP1からのハイ信号によってN3の伝達が、止められたことを示す。P1からのハイ信号が終了するまでセット状態を維持し、その終了時点でインバータ206からの出力がハイになり、フリップ・フロップ202はセット状態からリセットされる。
【0048】
フリップ・フロップ202がセット状態の間は、そのQ端子はANDゲート200へのハイ信号を供給する。このゲートの他の入力は、N1によるゲート信号であり、N1がハイ出力信号を供給しているときハイになる。上に記述されたプロトコルのもとでは、N3が伝達しているときには、N1は伝達していないであろうから、フリップ・フロップ202がセット状態の間のN1からのハイ信号は確認信号でなければならない。さらに、N1がP1に確認信号を供給している場合には、P1からのハイ信号は確認信号ではなく、入力伝達パルスに応答した伝達であったはずである。ANDゲート200は、P1からのハイ信号が伝達であったことを検出する場合には、出力にハイが供給される。フリップ・フロップ202を通る伝播遅延のために、ANDゲート200は、P1からのハイ信号が終了した後短い間ハイ出力を供給し続け、それによりFFN3をセットし、確認信号がP1から受け取られるまで、N3は再び伝達することが可能となる。換言すればANDゲート200はP1による伝達から確認信号を識別し、P1からのハイ信号が確認信号でなく伝達であったなら、N3による伝達を再開する。
【0049】
第2に、ANDゲート210が、関連する回路とともに、N3が適切な確認信号をP3に供給することを確実にする条件を適用する。この条件は、N1が伝達していない場合には、P3がハイ出力を常時供給し、一方、N1が伝達している場合には、P3からのハイ出力はN1に対する確認信号でなければならないことに対応する。フリップ・フロップ212(FFN1)がセットされた後、N1による伝達が開始する。ここでFFN1はN1のためのFFN3に対応するフリップ・フロップである。けれども、上に記述されたように、P3によるこう着状態を回避するためにFFN1がすぐにリセットされる場合には、遅い立ち下がりおよび速い立ち上がりを有する、非反転遅延214がハイ出力を供給せず、したがって、インバータ216はANDゲート210に対しロー入力を供給しない。インバータ216がロー入力を供給する場合を除き、ANDゲート210は単純にP3の出力を供給する。そして、ANDゲート210からの出力がハイであることはN3がP3に確認信号を供給するべきであることを示す。
【0050】
FFN3がセットされるか、あるいはANDゲート210がハイ出力を供給する場合には、最終的に、ORゲート220がN3のターン・オン信号をゲート186に供給する。
【0051】
図6における回路は、N1、P1、およびP3に対する対応する回路とともに、それぞれの素子がそのターン・オン信号を受け取ったときに制御する制御回路として機能する。上に記述されたように、この制御回路の若干の構成要素は帰還回路として機能し、上に記述されたように、若干の構成要素は感知/防止回路として機能し、そして、それぞれの素子が同じく伝達をも行う他の素子から帰還信号を受け取るため、ANDゲート200および関連する構成要素に関して上に記述されたように、この制御回路はまた、帰還信号を伝達から識別する構成要素を含むことが可能である。
【0052】
本発明がその特定の実施形態に関連して記述されたが、他の多くの変更および修正および使用が当業者に明白になるであろう。したがって、本発明はここにある特定の開示によってではなく、請求の範囲によってのみ限定されることが望まれる。
【図面の簡単な説明】
【0053】
【図1】図1Aはシフトされていないデジタル回路を示す図であり、他方図1Bはレベル・シフトされたデジタル回路を示す図である。
【図2】オフセット電圧の変化によりトランジスタを通しての電流がどのようにして偽りの伝達を引き起こすことになるかを示す概略の回路を示す図である。
【図3】確認信号を取得し、およびそれに応答して、レベル・シフト・トランジスタをターン・オフする回路を有するデジタル・レベル・シフト回路の概略を示す図である。
【図4】2つのpチャンネル・レベル・シフト・トランジスタを通して閾値より大きい電流が流れたことを感知し、およびそれに応答して、2つのnチャンネル・レベル・シフトトランジスタがターン・オンするのを防止する回路を有するデジタル・レベル・シフト回路の概略を示す図である。
【図5】2つのpチャンネルおよび2つのnチャンネル素子を有する交差確認の仕組みにおいて確認信号がどのようにして供給され得るかを示す図である。
【図6】図3〜5において示された特徴を含むデジタル・レベル・シフト回路の一部の概略を示す図である。
Claims (21)
- レベル・シフトされた出力信号を提供するためのデジタル・レベル・シフト回路であって、
出力トランジションを引き起こすためにターン・オンされるレベル・シフト素子、および
前記レベル・シフト素子が前記出力トランジションを引き起こしたことを示す帰還信号を取得し、かつ前記帰還信号に応答して前記レベル・シフト素子をターン・オフさせる帰還回路
を備えることを特徴とする回路。 - 前記レベル・シフト素子が前記出力トランジションを引き起こすために、前記素子をターン・オンさせるターン・オン信号を受け取ることを特徴とする請求項1に記載のデジタル・レベル・シフト回路。
- 前記出力信号の電圧範囲は、オフセット電圧から、前記オフセット電圧および固定供給電圧との合計である上側の電圧に亘り、前記オフセット電圧は急速に変化することを特徴とする請求項1に記載のデジタル・レベル・シフト回路。
- 前記帰還回路は、前記レベル・シフト素子が前記出力トランジションを引き起こす際のターン・オンに基づく前記帰還信号を供給する前記帰還素子を含むことを特徴とする請求項1に記載のデジタル・レベル・シフト回路。
- 前記レベル・シフト素子および前記帰還素子の一方がnチャンネル素子であり、および他方はpチャンネル素子であることを特徴とする請求項4に記載のデジタル・レベル・シフト回路。
- 前記nチャンネルおよびpチャンネル素子は、高電圧MOSトランジスタであることを特徴とする請求項5に記載のデジタル・レベル・シフト回路。
- レベル・シフトされた出力信号を提供するためのデジタル・レベル・シフト回路であって、
出力トランジションを引き起こす第1および第2のnチャンネル素子であって、当該nチャンネル素子の1つが出力トランジションを引き起こすようにターン・オンさせるそれぞれのターン・オン信号に応答し、同時のターン・オン信号を受け取らない第1および第2のnチャンネル素子、
出力トランジションを引き起こす第1および第2のpチャンネル素子であって、当該pチャンネル素子の1つが出力トランジションを引き起こすようにターン・オンさせるそれぞれのターン・オン信号に応答し、同時のターン・オン信号を受け取らない第1および第2のpチャンネル素子、および
一つのチャンネル・タイプの前記第1および第2の両方の素子を通して閾値より大きい電流が流れるとそれを感知し、かつ、応答して出力トランジションが引き起こされることを防止する感知/防止回路
を備えることを特徴とするデジタル・レベル・シフト回路。 - 前記nチャンネルおよびpチャンネル素子は、高電圧MOSトランジスタであることを特徴とする請求項7に記載のデジタル・レベル・シフト回路。
- 前記感知/防止回路は、他のチャンネル・タイプの前記第1および第2の素子がターン・オン信号を受け取ることを防止することにより、出力トランジションが起こらないようにすることを特徴とする請求項7に記載のデジタル・レベル・シフト回路。
- 一つのチャンネル・タイプの前記素子のそれぞれは直列抵抗を持ち、前記素子と前記直列抵抗は、出力信号ラインおよび共通電圧の間に直列に接続されていること;
前記感知/防止回路が、第1および第2のノードから電圧を受け取り、かつ出力トランジションが為されるのを防止するための防止信号を供給することが可能である、感知ロジックを含むこと;
前記第1のノードが、前記第1の素子およびその直列抵抗との間にあること、前記第2のノードが、前記第2の素子およびその直列抵抗との間にあること、前記感知ロジックは、前記第1および第2のノードにおける電圧が、前記第1および第2の素子の両方の前記直列抵抗を通して電流が流れていることを示すときにのみ、前記防止信号を供給すること;
を特徴とする、請求項7に記載のデジタル・レベル・シフト回路。 - 前記感知/防止回路は、前記防止信号を受け取り、かつ、前記防止信号に応答して他のチャンネル・タイプの前記第1および第2の素子がターン・オン信号を受け取ることを防止する防止ロジックを含むことを特徴とする請求項10に記載のデジタル・レベル・シフト回路。
- 前記感知論理は、前記第1および第2のノードにおける前記電圧を受け取るように接続されたANDゲート、および前記ANDゲートの前記出力のインバータを含み、
前記防止論理は、前記インバータから前記防止信号を受け取るようにそれぞれ接続された第1および第2のANDゲートを含み、
前記第1のANDゲートは、他のチャンネル・タイプの前記第1の素子に対する前記ターン・オン信号を受け取ること、および前記第2のANDゲートが前記他のチャンネル・タイプの前記第2の素子に対する前記ターン・オン信号を受け取ること
を特徴とする、請求項11に記載のデジタル・レベル・シフト回路。 - 前記感知論理は、前記第1および第2のノードにおける前記電圧を受け取るように接続されたNANDゲート、および前記NANDゲートから前記防止信号を受け取るように接続されたANDゲートを含み、前記ANDゲートは他のチャンネル・タイプの前記第1の素子から前記ターン・オン信号を受け取ることを特徴とする請求項11に記載のデジタル・レベル・シフト回路。
- レベル・シフトされた出力信号を提供するためのデジタル・レベル・シフト回路であって、
第1および第2のnチャンネル素子であって、出力トランジションを引き起こすために前記nチャンネル素子の1つをターン・オンするそれぞれのターン・オン信号に応答して出力トランジションを引き起こし、同時のターン・オン信号を受け取らない第1および第2のnチャンネル素子、
第1および第2のpチャンネル素子であって、出力トランジションを引き起こすために前記pチャンネル素子の1つをターン・オンするそれぞれのターン・オン信号に応答して出力トランジションを引き起こし、同時のターン・オン信号を受け取らない第1および第2のpチャンネル素子、および
それぞれの素子がそれ自身のターン・オン信号を受け取ることを制御する制御回路であって、
前記素子が出力トランジションを引き起こしたことを示すそれぞれの素子の帰還信号を取得し、かつ前記帰還信号に応答して前記素子のターン・オン信号を停止させる帰還回路、および
1つのチャンネル・タイプの前記第1および第2の素子の両方を通して閾値以上の電流が流れることを感知し、かつ応答して出力トランジションが為されることを防止する感知/防止回路
を含む制御回路
を備えることを特徴とする回路。 - 前記nチャンネルおよびpチャンネル素子は、高電圧MOSトランジスタであること、を特徴とする請求項14に記載のデジタル・レベル・シフト回路。
- 前記感知/防止回路は、他のチャンネル・タイプの前記第1および第2の素子がターン・オン信号を受け取ることを遅延させることによって出力トランジションを防止し、前記感知/防止回路はさらに、それぞれの素子に対して、前記防止信号が終了し、かつ前記素子の帰還信号が受け取られるまで、前記素子のターン・オン信号を格納する記憶要素を含むことを特徴とする請求項14に記載のデジタル・レベル・シフト回路。
- 前記感知/防止回路は、さらに、それぞれの素子に対して、前記防止信号が終了し、かつ前記素子の帰還信号が受け取られるまで、前記素子に対する伝達パルスを格納する記憶要素を含むことを特徴とする請求項14に記載のデジタル・レベル・シフト回路。
- 前記帰還回路は、1つのチャンネル・タイプのそれぞれの素子に対して他のチャンネル・タイプの前記素子の1つから、前記帰還信号を取得し、前記素子は、その帰還信号を供給する素子から帰還信号を受け取らないことを特徴とする請求項14に記載のデジタル・レベル・シフト回路。
- 前記第1のnチャンネル素子が前記第1のpチャンネル素子の帰還信号を供給し、前記第1のpチャンネル素子が前記第2のnチャンネル素子の帰還信号を供給し、前記第2のnチャンネル素子が前記第2のpチャンネル素子の帰還信号を供給し、かつ前記第2のpチャンネル素子が前記第1のnチャンネル素子の帰還信号を供給することを特徴とする請求項18に記載のデジタル・レベル・シフト回路。
- 前記制御回路は、さらに、
帰還信号を伝達から区別するそれぞれの素子用の帰還検出回路
を含むことを特徴とする請求項18に記載のデジタル・レベル・シフト回路。 - 素子用の前記帰還検出回路は、他の素子が伝達に応答して帰還信号を受け取りつつあったときに、別の素子から信号が受け取られたかどうかを判定する1つのANDゲートを含むことを特徴とする請求項17に記載のデジタル・レベル・シフト回路。
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