JP2016513331A - メモリデバイスの電力管理 - Google Patents

Abstract

メモリデバイスにおいて電力管理を実行するための改善された方法及び装置を開示する。メモリデバイスにおいて使用するための電力管理回路は、クロック信号を生成するシステムデバイスクロックと、時間間隔を識別するタイミング回路と、クロック信号を受信し、時間間隔内でクロック信号のパルスをカウントする第１の回路と、カウンタ回路の出力に応じて検知増幅器のバイアス電圧を変更する第２の回路と、を備える。

Description

メモリデバイスにおいて電力管理を実行するための改善された方法及び装置を開示する。

電子システムの電力管理法は、ますます重要になっている。フラッシュメモリデバイス及びＤＲＡＭデバイス等のメモリデバイスは、様々な電子システムによって消費される全体的な電力のかなりの部分を消費する。既知の技術では、ほとんどのメモリデバイスの電力管理法は、メモリデバイスが受信する又は使用する１つ以上のクロック周波数を変更することを伴った。一般に、クロック周波数を低くすることは概ね電力消費の減少をもたらす。

ただし、メモリアレイからデータを読み出すために用いられる検知増幅器等のメモリデバイスの特定の部分は、クロック速度の変化にかかわらず、同じレベルの電力を消費する。既知の技術の検知増幅器は、しばしば可能な限り高いクロック速度で可能な限り高い性能を得るように設計されるため、効率が悪い。より低いクロック周波数を使用する場合は、既知の技術の省電力モードにおいてあり得るように、検知増幅器は必要以上に高い性能レベルで動作することになる。

必要とされるものは、入力クロック周波数が検出され、メモリデバイスの動作及び電力消費がそのクロック周波数に基づいて変更されるメモリデバイスにおいて電力管理を実行するための改善された方法及び装置である。

上記の問題及び必要性は、電力管理の実施形態で取り組まれる。具体的には、入力クロック周波数を決定し、その後、メモリデバイスをクロック周波数に基づいた電力モードにする。電力状態を使用してメモリデバイス内の検知増幅器のバイアス電圧レベルを調節する。これは、更なる省電力をもたらす。

システムデバイスクロックの周波数を検知し、周波数に応じて電力レベルを設定する実施形態を示す。 システムの電力レベルに応じて検知増幅器のバイアス電圧を変更する実施形態を示す。

ここで図１を参照して実施形態が説明される。電力管理回路１０は、システムデバイスクロック２０からクロック信号を受信する。電力管理回路１０は、システムデバイスクロック２０からクロック信号を受信し、セルフタイマー１６０及びカウンタ４０をリセットすることによって検出モードを開始することができる検出回路３０を備える。カウンタ４０は、システムデバイスクロック２０から受信したクロック信号内のクロックサイクルの数をカウントするように構成される。

セルフタイマー１６０は、タイマーである。タイマー１６０は、トリミング回路１５０によってプロセス、電圧、及び温度、又は設計仕様を補う等の調整を施すことができる。セルフタイマー１６０は、検出モードに移行した後（検出回路３０がカウンタ４０及びセルフタイマー１６０をリセットした後等）、一定時間間隔に達したとき出力信号１６５ａ、１６５ｂ、及び１６５ｃをアサートするようにタイマー構成データ１７０によって構成することができる。例えば、セルフタイマー１６０は、時間間隔Ｔ０に達したとき出力信号１６５ａをアサートするようにタイマー構成データ１７０によって構成することができる。代わりに、セルフタイマー１６０は、時間間隔（Ｔ０＋Ｄｅｌａｙ１）に達したとき出力信号１６５ｂをアサートするようにタイマー構成データ１７０によって構成することができる。当業者は、セルフタイマー１６０が、任意の所望の時間間隔に達したとき出力信号１６５ａ、１６５ｂ、及び１６５ｃがアサートされるようにタイマー構成データ１７０によって構成できることを理解するだろう。

セルフタイマー１６０がＴ０の時間間隔に達したときに出力信号１６５ａをアサートするようにタイマー構成データ１７０によって構成されたとすると、カウンタ４０を使用して時間間隔Ｔ０の間に受信されたクロックパルスの数をカウントすることができる。具体的には、出力信号１６５ａ〜ｃは、例示のＡＮＤゲート５０、８０、及び１１０に入力される。カウンタ４０の出力を、例示のＡＮＤゲート５０、８０、及び１１０に入力することもできる。

例えば、カウンタ４０の出力の最下位ビットをＡＮＤゲート５０に入力することができ、カウンタ４０の出力の下位から２番目のビットをＡＮＤゲート８０に入力することができ、カウンタ４０の出力の最上位ビットをＡＮＤゲート１１０に入力することができる。ＡＮＤゲート５０の出力をラッチ６０に入力し、ＡＮＤゲート８０の出力をラッチ９０に入力し、ＡＮＤゲート１１０の出力をラッチ１２０に入力する。当業者は、任意の所望の数の時間間隔をタイマー構成データ１７０によるセルフタイマー１６０の構成で使用できること、及びＮが任意の整数であり得るとき、「Ｎ」セットのＡＮＤゲート及びラッチを使用できることを理解するだろう。

当業者は、セルフタイマー１６０の出力信号１６５ａ、１６５ｂ、及び１６５ｃがまだアサートされていない場合、全てのＡＮＤゲート（ＡＮＤゲート５０、ＡＮＤゲート８０、及びＡＮＤゲート１１０等）の出力が（各ＡＮＤゲートへの１つの出力が「０」になるため）「０」になることを理解するだろう。出力信号１６５ａ、１６５ｂ、及び１６５ｃがアサートされるとすぐに、様々なＡＮＤゲートの出力は、その時点でのカウンタ４０のカウント値を構成する。このように、システムは、所与の時間間隔（Ｔ０等）に対するシステムデバイスクロック２０のクロックパルスの数をカウントすることができ、この測定値は、システムデバイスクロック２０の周波数が影響している。

Ｎ＝３の状況でのセルフタイマー１６０の出力信号１６５ａ、１６５ｂ、及び１６５ｃがアサートされた後のカウンタ４０の出力とＡＮＤゲートへの入力との関係が表１に示される。

各ＡＮＤゲート及び各ラッチの出力は、（時間間隔に達したので各ＡＮＤゲートへの他の入力は「１」になるため）カウンタ４０からの各ＡＮＤゲートへの入力と同じになる。ラッチ６０、９０、及び１２０の出力は、システムデバイスクロック２０の周波数を表し、それらは異なる所望の電力レベルに対応するものと理解することができる。

任意追加的に、ラッチ６０、９０、及び１２０は、組み合わせ論理１８０に入力され、組み合わせ論理１８０の出力は、Ｐｏｗｅｒ＿Ｌｅｖｅｌ＿１信号１９１、Ｐｏｗｅｒ＿Ｌｅｖｅｌ＿２信号１９２、及びＰｏｗｅｒ＿Ｌｅｖｅｌ＿２^N信号１９３（及びＮ＞３の場合に存在する任意の他のＰｏｗｅｒ＿Ｌｅｖｅｌ信号）を含む。Ｎ＝３の状況でのラッチ６０、９０、及び１２０の値と様々な電力レベルとの関係が表２に示される。

表２の実施例では、時間間隔Ｔ０内に検出された各可能な周波数について異なる電力レベルが存在する。これは単に例示の実施例であり、当業者は、異なる各Ｐｏｗｅｒ＿Ｌｅｖｅｌに対応する閾値点を組み合わせ論理１８０の設計によって所望のように設定できることを理解するだろう。

ここで図２を参照すると、Ｐｏｗｅｒ＿Ｌｅｖｅｌが定められると、メモリデバイスの検知増幅器のバイアス電圧をそれに応じて調節することができる。Ｐｏｗｅｒ＿Ｌｅｖｅｌ＿１信号１９１、Ｐｏｗｅｒ＿Ｌｅｖｅｌ＿２信号１９２、及びＰｏｗｅｒ＿Ｌｅｖｅｌ＿２^N信号１９３（及びＰｏｗｅｒ＿Ｌｅｖｅｌ＿２とＰｏｗｅｒ＿Ｌｅｖｅｌ＿２^Nとの間の任意の他のＰｏｗｅｒ＿Ｌｅｖｅｌ信号）は、バイアス電圧変調器２００に入力され、バイアス電圧変調器２００はバイアス電圧２０５を検知増幅器２１０に提供する。あるいは、他の使用できるバイアス回路をこのようにバイアス電圧変調器２００によって制御することができる。

バイアス電圧２０５は、現在のＰｏｗｅｒ＿Ｌｅｖｅｌに基づいて変化する。例えば、Ｐｏｗｅｒ＿Ｌｅｖｅｌ＿１がアサートされる場合（相対的に低いカウンタ４０の出力、したがって相対的に低いシステムデバイスクロック２０の周波数に対応する）、次にバイアス電圧２０５は相対的に低いレベルに調節される。このように、バイアス電圧の変更によって電力管理を達成することができ、バイアス電圧は検知増幅器の電力消費に影響を与える。

本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方ともに、「の上に直接（directly on）」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に（indirectly on）」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (16)

1. メモリデバイスにおいて使用するための電力管理回路であって、
   クロック信号を生成するためのシステムデバイスクロックと、
   時間間隔を識別するためのタイミング回路と、
   前記クロック信号を受信し、前記時間間隔内で前記クロック信号のパルスをカウントするための第１の回路と、
   前記カウンタ回路の出力に応じて検知増幅器のバイアス電圧を変更するための第２の回路と、を備える、電力管理回路。
2. 前記タイミング回路が前記時間間隔を変えるように設定可能である、請求項１に記載の電力管理回路。
3. 前記第１の回路がカウンタを備える、請求項１に記載の電力管理回路。
4. 前記第１の回路が複数のＡＮＤゲートを更に備える、請求項３に記載の電力管理回路。
5. 前記第１の回路が複数のラッチを更に備える、請求項４に記載の電力管理回路。
6. 前記第２の回路がバイアス電圧変調器を備える、請求項１に記載の電力管理回路。
7. 前記バイアス電圧変調器が検知増幅器に接続される、請求項６に記載の電力管理回路。
8. 前記バイアス電圧変調器が、前記バイアス電圧変調器に対する１つ以上の入力の変化に応じてバイアス電圧を変更する、請求項６に記載の電力管理回路。
9. メモリデバイスのための電力管理方法であって、
   システムデバイスクロックによってクロック信号を生成する工程と、
   タイミング回路によって時間間隔を識別する工程と、
   第１の回路によって前記クロック信号を受信し、前記時間間隔内で前記クロック信号のパルスをカウントする工程と、
   第２の回路によって前記カウンタ回路の出力に応じて検知増幅器の前記バイアス電圧を変更する工程と、を含む、方法。
10. 前記タイミング回路が前記時間間隔を変えるように設定可能である、請求項９に記載の方法。
11. 前記第１の回路がカウンタを備える、請求項９に記載の方法。
12. 前記第１の回路が複数のＡＮＤゲートを更に備える、請求項１１に記載の方法。
13. 前記第１の回路が複数のラッチを更に備える、請求項１２に記載の方法。
14. 前記第２の回路がバイアス電圧変調器を備える、請求項９に記載の方法。
15. 前記バイアス電圧変調器が検知増幅器に接続される、請求項１４に記載の方法。
16. 前記バイアス電圧変調器が、前記バイアス電圧変調器に対する１つ以上の入力の変化に応じてバイアス電圧を変更する、請求項１４に記載の方法。

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