CN105074827B - 存储器装置的功率管理 - Google Patents

存储器装置的功率管理 Download PDF

Info

Publication number
CN105074827B
CN105074827B CN201480009430.8A CN201480009430A CN105074827B CN 105074827 B CN105074827 B CN 105074827B CN 201480009430 A CN201480009430 A CN 201480009430A CN 105074827 B CN105074827 B CN 105074827B
Authority
CN
China
Prior art keywords
power
bias voltage
output
clock
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480009430.8A
Other languages
English (en)
Other versions
CN105074827A (zh
Inventor
H.Q.阮
H.V.特兰
H.T.阮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN105074827A publication Critical patent/CN105074827A/zh
Application granted granted Critical
Publication of CN105074827B publication Critical patent/CN105074827B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08Control thereof
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222Clock generating, synchronizing or distributing circuits within memory device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06Sense amplifier related aspects
    • G11C2207/065Sense amplifier drivers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2207/00Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22Control and timing of internal memory operations
    • G11C2207/2227Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)
  • Power Sources (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明公开了一种用于在存储器装置中执行功率管理的改进方法和设备。用在存储器装置中的功率管理电路包括:系统装置时钟,其用于生成时钟信号;计时电路,其用于识别时间间隔;第一电路,其用于接收时钟信号并统计时间间隔内的时钟信号的脉冲;第二电路,其用于响应于计数器电路的输出来改变读出放大器的偏置电压。

Description

存储器装置的功率管理
技术领域
本发明公开了用于在存储器装置中执行功率管理的改进方法和设备。
背景技术
电子系统的功率管理技术正变得越来越重要。存储器装置,诸如闪存存储器装置和DRAM装置,消耗了各种电子系统所消耗的总功率中的很大一部分。在现有技术中,用于存储器装置的大多数功率管理技术都涉及改变由存储器装置接收或使用的一个或多个时钟的频率。总体而言,降低时钟频率通常会导致功率消耗降低。
然而,存储器装置的某些部分,诸如用于从存储器阵列读取数据的读出放大器,将消耗相同水平的功率,不论时钟速度如何改变。这样做效率很低,因为现有技术的读出放大器常常被设计成在最高可能的时钟速度下获得可能的最佳性能。在使用较低时钟频率的情况下,正如可能是在现有技术的省电模式的情况下,读出放大器将以不必要的高性能水平运行。
需要采取改进的方法和设备来在存储器装置中执行功率管理,其中检测输入的时钟频率,并基于时钟频率来改变存储器装置的操作和功率消耗。
发明内容
前述问题和需求通过功率管理的实施例得以解决。具体地讲,确定输入的时钟频率,然后基于时钟频率来使存储器装置进入某个功率模式。功率状态用于调制存储器装置内的读出放大器的偏置电压水平。这会得到额外的功率节省。
附图说明
图1描绘了用于检测系统装置时钟的频率并且响应于该频率来设置功率水平的实施例。
图2描绘了响应于系统的功率水平来改变读出放大器的偏置电压的实施例。
具体实施方式
现在将参考图1来描述实施例。功率管理电路10从系统装置时钟20接收时钟信号。功率管理电路10包括检测电路30,该检测电路从系统装置时钟20接收时钟信号,并且可通过重置自动计时器160和计数器40来启动检测模式。计数器40被配置为统计在从系统装置时钟20接收的时钟信号内的时钟周期数。
自动计时器160是计时器。计时器160可由修调电路150修调以补偿进程、电压和温度,或设计规范。自动计时器160可由计时器配置数据170配置为在进入检测模式后(诸如在检测电路30重置计数器40和自动计时器160后)达到某个时间间隔时致能输出信号165a、165b和165c。例如,自动计时器160可由计时器配置数据170配置为在达到时间间隔T0时致能输出信号165a。可替换地,自动计时器160可由计时器配置数据170配置为在达到时间间隔(T0+时延1)时致能输出信号165b。本领域的普通技术人员将会理解,自动计时器160可由计时器配置数据170配置以使得在达到任何所需时间间隔时致能输出信号165a、165b和165c。
假设自动计时器160已经由计时器配置数据170配置为在达到时间间隔T0时致能输出信号165a,计数器40可用于统计在时间间隔T0内接收到的时钟脉冲数。具体地讲,输出信号165a至165c被输入到示例性与门50、80和110。计数器40的输出也可被输入到示例性与门50、80和110。
例如,计数器40的输出的最低有效位可被输入到与门50,计数器40的输出的第二低有效位可被输入到与门80,计数器40的输出的最高有效位可被输入到与门110。与门50的输出被输入到锁存器60,与门80的输出被输入到锁存器90,与门110的输出被输入到锁存器120。本领域的普通技术人员将理解,可通过由计时器配置数据170配置自动计时器160来使用任何所需的时间间隔数,并且可以使用N组与门和锁存器,其中N可为任意整数。
本领域的普通技术人员将理解,如果自动计时器160的输出信号165a、165b和165c尚未被致能,则所有与门(诸如与门50、与门80和与门110)的输出将为“0”(因为到每一个与门的一个输出将为“0”)。一旦输出信号165a、165b和165c被致能,则各个与门的输出将构成计数器40在那一时刻的计数值。通过这种方式,系统能够统计系统装置时钟20在给定时间间隔(诸如T0)内的时钟脉冲数,该测量值反映系统装置时钟20的频率。
在N=3的情况下,在自动计时器160的输出信号165a、165b和165c被致能后,计数器40的输出和与门的输入之间的关系如表1所示:
每一个与门和每一个锁存器的输出将与从计数器40到每一个与门的输入相同(因为在达到时间间隔之后,每一个与门的其它输入将为“1”)。锁存器60、90和120的输出表示系统装置时钟20的频率,并且它们可被理解为对应于不同的所需功率水平。
任选地,锁存器60、90和120的值是组合逻辑180的输入,组合逻辑180的输出包括Power_Level_1信号191、Power_Level_2信号192和Power_Level_2N信号193(以及如果N>3时存在的任何其它Power_Level信号)。在N=3的情况下,锁存器60、90和120的值和各功率水平之间的关系可如表2所示:
表2
锁存器120的输出 锁存器90的输出 锁存器60的输出 致能的功率水平
0 0 0 Power_Level_1
0 0 1 Power_Level_2
0 1 0 Power_Level_3
0 1 1 Power_Level_4
1 0 0 Power_Level_5
1 0 1 Power_Level_6
1 1 0 Power_Level_7
1 1 1 Power_Level_8
在表2的示例中,在时间间隔T0内检测到的每一个可能的频率都有对应的功率水平。这仅为例示性示例,并且本领域的技术人员将理解,可以通过组合逻辑180的设计根据需要来设置对应于每一个不同Power_Level的阈值点。
现在参考图2,一旦确定Power_Level,就可相应地调制存储器装置的读出放大器的偏置电压。Power_Level_1信号191、Power_Level_2信号192和Power_Level_2N信号193(以及Power_Level_2和Power_Level_2N之间的任何其它Power_Level信号)被输入到偏置电压调制器200中,该偏置电压调制器继而将偏置电压205提供到读出放大器210。可替换地,可通过这种方式由偏置电压调制器200控制其它操作性偏置电路。
偏置电压205基于当前Power_Level而变化。例如,如果Power_Level_1被致能(其对应于计数器40的相对较低的输出并且因此对应于系统装置时钟20的相对较低的频率),偏置电压205将被调制到相对较低的水平。这样,通过改变偏置电压实现了功率管理,继而影响了读出放大器的功率消耗。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围,而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的,而不应视为限制权利要求。应当指出的是,如本文所用,术语“在……上方”和“在……上”均包括性地包括“直接在……上”(两者间没有设置中间材料、元件或空间)和“间接在……上”(两者间设置有中间材料、元件或空间)。同样,术语“相邻”包括“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如,“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件,以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (4)

1.一种用在存储器装置中的功率管理电路,包括:
系统装置时钟,其用于生成时钟信号;
包括多个计时阶段的计时电路,其中,多个计时阶段中的每一个生成指示时间段的完成的时间段输出,针对多个计时阶段的每一个时间段彼此不同;
计数器,其用于生成指示在时钟信号中计数的时钟脉冲的数目的多个计数位;
多个逻辑门,所述逻辑门中的每一个接收来自所述多个计时阶段中的一个的时间段输出以及来自所述计数器的多个计数位中的一个,并且生成门输出;
组合逻辑,其用于接收来自多个逻辑门中的每一个的门输出,并且输出指示功率水平的功率信号,其中所述功率水平与时钟信号的频率成比例;
偏置电压调制器,其用于响应于所述功率信号而向读出放大器提供偏置电压。
2.根据权利要求1所述的功率管理电路,其中所述偏置电压调制器响应于功率信号中的变化而改变所述读出放大器的偏置电压。
3.一种用于存储器装置的功率管理方法,包括:
由系统装置时钟生成时钟信号;
由多个计时阶段生成多个时间段输出,每一个时间段输出指示不同时间段的完成;
由计数器生成指示时钟信号内的时钟脉冲的数目的多个计数位;
由多个逻辑门生成多个门输出,其中多个逻辑门中的每一个接收时间段输出和计数位,并且生成门输出;
由组合逻辑响应于所述多个门输出来输出指示功率水平的功率信号,其中所述功率水平与时钟信号的频率成比例;以及
由偏置电压调制器响应于所述功率信号而向读出放大器提供偏置电压。
4.根据权利要求3所述的方法,其中所述偏置电压调制器响应于功率信号中的变化而改变所述读出放大器的偏置电压。
CN201480009430.8A 2013-03-14 2014-01-15 存储器装置的功率管理 Active CN105074827B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/830246 2013-03-14
US13/830,246 US9910473B2 (en) 2013-03-14 2013-03-14 Power management for a memory device
PCT/US2014/011722 WO2014143398A1 (en) 2013-03-14 2014-01-15 Power management for a memory device

Publications (2)

Publication Number Publication Date
CN105074827A CN105074827A (zh) 2015-11-18
CN105074827B true CN105074827B (zh) 2018-06-05

Family

ID=50031615

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480009430.8A Active CN105074827B (zh) 2013-03-14 2014-01-15 存储器装置的功率管理

Country Status (7)

Country Link
US (1) US9910473B2 (zh)
EP (1) EP2948952B1 (zh)
JP (1) JP2016513331A (zh)
KR (1) KR101752580B1 (zh)
CN (1) CN105074827B (zh)
TW (1) TWI529710B (zh)
WO (1) WO2014143398A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9910473B2 (en) * 2013-03-14 2018-03-06 Silicon Storage Technology, Inc. Power management for a memory device
KR102557324B1 (ko) * 2016-02-15 2023-07-20 에스케이하이닉스 주식회사 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244280A (zh) * 1997-11-25 2000-02-09 爱特梅尔股份有限公司 零功率高速配置存储器
US6388924B1 (en) * 1999-08-02 2002-05-14 Seiko Epson Corporation Semiconductor integrated device and electronic apparatus mounted with the device
CN1471170A (zh) * 2002-07-25 2004-01-28 ��ʿͨ��ʽ���� 半导体存储器
CN1886796A (zh) * 2003-12-16 2006-12-27 飞思卡尔半导体公司 具有快速访问时序的低功率编译器可编程的存储器
US7245555B2 (en) * 2005-12-12 2007-07-17 Atmel Corporation Automatic address transition detection (ATD) control for reduction of sense amplifier power consumption

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3323207B2 (ja) 1996-09-25 2002-09-09 松下電器産業株式会社 周波数―電圧変換回路、遅延量判定回路、周波数―電圧変換回路を備えたシステム、周波数―電圧変換回路の入出力特性を調整する方法、および周波数―電圧変換回路の入出力特性を自動調整する装置
JP4144913B2 (ja) 1997-01-20 2008-09-03 富士通株式会社 半導体装置
JPH1125686A (ja) 1997-07-04 1999-01-29 Toshiba Corp 半導体記憶装置
JP4297552B2 (ja) * 1998-07-06 2009-07-15 富士通マイクロエレクトロニクス株式会社 セルフ・タイミング制御回路
JP3374803B2 (ja) * 1999-09-28 2003-02-10 日本電気株式会社 無線機器
JP2002175689A (ja) 2000-09-29 2002-06-21 Mitsubishi Electric Corp 半導体集積回路装置
WO2003036722A1 (fr) 2001-10-26 2003-05-01 Fujitsu Limited Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie
US7149909B2 (en) 2002-05-09 2006-12-12 Intel Corporation Power management for an integrated graphics device
JP4579979B2 (ja) * 2004-06-21 2010-11-10 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電力管理
US20080001677A1 (en) * 2006-05-22 2008-01-03 Udi Shaked Ring oscillator clock
US8612794B2 (en) * 2009-12-03 2013-12-17 Casio Electronics Manufacturing Co., Ltd. Clock signal generating device and electronic device
JP2012230737A (ja) 2011-04-26 2012-11-22 Elpida Memory Inc 半導体装置
US9910473B2 (en) * 2013-03-14 2018-03-06 Silicon Storage Technology, Inc. Power management for a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244280A (zh) * 1997-11-25 2000-02-09 爱特梅尔股份有限公司 零功率高速配置存储器
US6388924B1 (en) * 1999-08-02 2002-05-14 Seiko Epson Corporation Semiconductor integrated device and electronic apparatus mounted with the device
CN1471170A (zh) * 2002-07-25 2004-01-28 ��ʿͨ��ʽ���� 半导体存储器
CN1886796A (zh) * 2003-12-16 2006-12-27 飞思卡尔半导体公司 具有快速访问时序的低功率编译器可编程的存储器
US7245555B2 (en) * 2005-12-12 2007-07-17 Atmel Corporation Automatic address transition detection (ATD) control for reduction of sense amplifier power consumption

Also Published As

Publication number Publication date
KR101752580B1 (ko) 2017-06-29
US20140281611A1 (en) 2014-09-18
EP2948952B1 (en) 2017-03-15
WO2014143398A1 (en) 2014-09-18
CN105074827A (zh) 2015-11-18
TWI529710B (zh) 2016-04-11
EP2948952A1 (en) 2015-12-02
JP2016513331A (ja) 2016-05-12
US9910473B2 (en) 2018-03-06
KR20150110672A (ko) 2015-10-02
TW201443893A (zh) 2014-11-16

Similar Documents

Publication Publication Date Title
US20240162890A1 (en) Autonomous duty cycle calibration
CN110870009B (zh) 用以垂直对准多电平单元的方法
CN105723299A (zh) 电子装置中执行系统功率预算的方法及其装置
CN103795393A (zh) 状态保持电源门控单元
CN105074827B (zh) 存储器装置的功率管理
CN102830748A (zh) 芯片的内部时钟偏差的校准方法及系统
CN107491137A (zh) 一种变步长定速降额限功率mppt扰动方法
US10447247B1 (en) Duty cycle correction on an interval-by-interval basis
US20140028364A1 (en) Critical path monitor hardware architecture for closed loop adaptive voltage scaling and method of operation thereof
JP2012117847A5 (zh)
WO2014023354A1 (en) Method and module for providing instructions for setting a supply voltage
CN204256724U (zh) 一种服务器内存测试设备
US9087570B2 (en) Apparatuses and methods for controlling a clock signal provided to a clock tree
CN104298150B (zh) 一种基于fpga专用逻辑资源的tdc实现方法及其装置
CN105447439A (zh) 指纹检测电路及电子装置
CN203809327U (zh) 风扇控制电路
CN105425008A (zh) 物联网高灵敏度磁性传感器采样电路
CN104217747A (zh) 快闪存储器及快闪存储器基准源电路开关方法
CN101762783B (zh) 一种片上测试电路有效误差信息的读出方法
CN107729980B (zh) 一种波形信号自适应计数方法
US10114914B2 (en) Layout effect characterization for integrated circuits
CN105353288B (zh) 晶体管工艺波动检测系统和检测方法
CN204360243U (zh) 一种基于ATmega芯片的可视化温湿度测控装置
CN104378088B (zh) 延迟时间差检测及调整装置与方法
CN110021316A (zh) 脉冲积分器和存储器技术

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant