CN1244280A - 零功率高速配置存储器 - Google Patents

Abstract

一种串行配置存储器件(100),包含一种以流水线方式读取数据和比特流输出的结构。因此器件可以仅仅根据外部时钟频率输出比特流而不受检测放大电路较慢运行速度的限制。提供了高速缓存结构(34,44)使得复位周期内预先加载第一字节从而使得一旦完成复位周期器件就可以立即开始输出比特流。在较佳实施例中,比特流由串行访问的存储器位置组成,开始位置为零。在改进实施例中,比特流可以从存储位置零以外的其它处开始。

Description

零功率高速配置存储器

发明领域

本发明涉及半导体存储器件，特别涉及串行配置存储器。

背景技术

串行配置存储器备用来初始化可编程逻辑器件(例如现场可编程门阵列(FPGA))。当诸如FPGA之类的器件加电时，每个逻辑块都必须设置为用于特定的逻辑操作并且其可编程互联必须设置为提供逻辑块之间的路由从而实现特定的逻辑功能。设置信息采用比特流形式，它输入FPGA并存储在器件中，其中各比特定义了FPGA单元的逻辑和路由。

串行配置存储器是一种包含设置比特流的器件。串行配置存储器由存储器阵列(例如PROM(可编程只读存储器)或者EEPROM(电可擦写可编程只读存储器))、地址计数器和支持逻辑组成以提供编程和复位控制。地址计数器与时钟输入线相连并且在时钟信号的每个上升沿或下降沿上计数增一。计数器输出用来寻址存储器阵列的每个比特，产生串行输出至FPGA的比特流。

当今许多个人电子设备都由独立的电源(即电池)供电，所以如何尽可能节省用电始终是关心的课题。在这些器件设计的各个方面都无孔不入地包含了尽可能降低功率的要求。FPGA被用于许多设备，包括膝上型电脑、笔记本电脑和移动电话。因此配置存储器可用于改善节省功率。

现代FPGA可以在系统内重新设置。因此FPGA的功能可以在系统运行时动态改变。这可以使系统高度灵活地适应操作以响应外部条件。例如在作为数字滤波器设置的FPGA中，当检测到需要改变滤波器参数时，可以简单地通过加载不同的滤波器系数组简单实现。但是实时重新设置FPGA需要能够无延迟地下载新的设置比特流，这种延迟将对系统功能产生不利影响。因此高速操作是配置存储器件需要改进的另一方面。

现有技术配置存储器在存储器开始位置输出以比特流为形式的整个内容。但是FPGA的系统内重新设置要求访问包含在配置存储器内的多个设置比特流中的一个，每个比特流在存储器内都有自己的开始地址。由此需要提供一种配置存储器，其中可以指定任意的开始地址。具体而言，需要能够任意寻址存储器件。

发明内容

本发明的配置存储器件包含组织为N比特数据的的存储器阵列，一般是8比特字节或16比特字。外部时钟信号输入除以N电路以提供触发信号来初始化存储器访问并检测所访问存储器位置的内容。检测电路提供了对所访问存储器位置N位的并行检测。在较佳实施例中，检测电路包含N个检测放大器，每个用于检测每个比特。

当访问存储位置时检测电路被使能。检测电路在译码存储器地址并检测所寻址存储位置内N比特时仍然处于使能状态。由于检测电路一次对所有N个比特进行操作，所以检测时间取决于一个检测放大器的速度。检测电路包括锁存器，它在检测放大器处于非使能状态与数据被加载入数据寄存器之间的时间间隔内保存所检测的数据。

检测电路与接收检测比特的数据寄存器耦合。随后比特随外部时钟同步被串行移出。根据本发明，当前面存储的最后一个比特被移出数据寄存器时检测的比特被加载入数据寄存器。因此所检测的数据的第一比特已准备好在下一时钟上移出。与此同时，下一存储位置被访问并且检测其比特。这使得比特流以外部时钟频率的速率连续输出。更为重要的是，这种方法使检测电路的操作与产生比特流输出的操作无关，而检测电路通常比时钟速度慢。

器件进一步包含在加电序列期间将存储器的第一数据预先加载入数据寄存器的装置。这初始化了数据寄存器从而在访问和检测下一数据时移出数据。在较佳实施例中，在加电周期期间高速缓存寄存器被加载来自存储器的数据，并且数据随后从高速缓存寄存器加载入数据寄存器。

在本发明的较佳实施例中，地址计数器与除以N电路耦合以提供每第八个时钟的地址。地址计数器将信号输入译码器以获得对存储器的访问，由此提供存储器的顺序访问。在较佳实施例的变例中，包含了初始化地址计数器的装置从而可以在阵列的任何地方开始读取存储器阵列。该特征使得可以从存储器阵列的任何位置开始读取比特率。在另一变例中，地址计数器被接收外部提供地址的装置代替。这使得外部装置产生由任意存储器位置序列组成的比特流。

附图的简要说明

图1为按照本发明的存储器件系统框图。

图2A-2C和3示出了本发明的数据高速缓存方案。

图4为本发明存储器阵列的框图。

图5为按照本发明的检测放大器的示意图。

图6为本发明检测放大器操作的时序图。

图7示出了与检测放大器一起使用的延迟电路。

图8为参与本发明操作的主要信号的时序图。

实施发明的较佳方式

参见图1，按照本发明的串行配置存储器件100包含一般组织为八比特字节的阵列的存储器阵列20。阵列的另一种数据规模可以是例如16比特字。通常情况下本发明能够在N比特数据规模下操作，这里的N比较好的是2的幂次方。

地址计数器40将信号输入包含译码存储器位置地址的译码器的存储器阵列20。地址计数器40由除以八(÷8)电路的输出提供时钟。÷8电路由外部时钟信号驱动以在外部时钟每第八个周期上提供脉冲。图1示出了外部时钟提供的时钟脉冲序列和÷8电路产生的最终脉冲。因此地址流以每第八个时钟一个地址的速率输入存储器阵列20。在通常情况下，电路对N位数据规模是除以N电路，每隔N个时钟产生一个地址。由÷8电路驱动的写入控制模块32向存储器阵列提供读取和写入操作的信号。此外写入控制模块向数据寄存器控制器36传送信号以将从阵列20读取的数据锁存在数据寄存器42内。

存储器阵列20经并行八位数据路径21向数据寄存器42输出所访问字节的八位。如上所述，数据寄存器控制器36操作数据寄存器将从存储器20读取的字节(或者N位数据)并行加载入数据寄存器42；并将它的八位从串行数据输出线串行移出，把存储器20的内容作为比特流输出。串行数据输出线将信号输入串行数据缓冲器50内，经它将比特流驱动入外部器件(例如FPGA(未画出))。串行数据缓冲器50还接收写入存储器阵列20的数据以实现配置存储器件的编程。写入控制模块32和数据寄存器控制器36共同操作数据寄存器42以从串行数据输入串行移入数据并将移入的数据并行写入存储器20。

本发明的配置存储器件进一步包含一耦合的高速缓冲寄存器44，用来在加电序列期间接收数据字节并在复位期间将先前存储在高速缓存寄存器44内的字节加载入数据寄存器42内。如下所述，高速寄存器控制器34控制高速缓存寄存器以完成这些操作。

参见图2A，数据寄存器42和高速缓存寄存器44包含一系列一比特级45。每一级45包含一个一比特寄存器42n和一个一比特高速缓存锁存器44n。高速缓存锁存器44n从寄存器42n的输出接收输入。高速缓存加载控制信号能够使高速缓存锁存器存储出现在输入线上的数据。高速缓存锁存器的输出送至开关43的输入。图2B示出了高速缓存锁存器44n的典型电路，它包含由高速缓存加载信号控制的发射极门选通的锁存器电路。

寄存器42n从开关41和开关43接收输入并包含预设控制输入。开关41从数据线21n和串行数据输入接收数据并由SER/PAR控制线切换。开关41的输出送至寄存器42n的数据输入。开关43从高速缓存锁存器44n和数据线21n接收数据并由高速读取控制线切换。开关43的输出送至寄存器42n的预设输入。寄存器42n由外部时钟(未画出)提供时钟。寄存器42n的输出送至串行数据输出线并如上所述送至该缓存寄存器44n。此外寄存器42n的输出经由WRT/RD控制线控制的通导晶体管42n被送回数据线21n。

预设控制输入由接收来自高速缓存控制器34的位置指示器复位信号和高速缓存加载信号的或门46输出驱动。预设控制使得寄存器42n锁存来自预设输入的数据而不是来自数据输入的数据。除了被锁存在寄存器42n以外，预设控制将预设输入直接传送至寄存器的输出。以下的描述有助于理解这样做的理由。图2C示出了寄存器42n的典型电路。

如图3所示，通过将8个一比特级45耦合在一起组成了数据寄存器42和高速缓存寄存器44(图1)。例如，通过将一个寄存器42n的串行数据输出耦合至下一寄存器的串行数据输入构成了数据寄存器42。来自存储器阵列20的八比特数据路径21(图1)包含级45的数据线21n。数据寄存器42的串行数据输出(图1)从保存最低有效位的级的串行数据输出线得到而数据寄存器的串行数据输入是包含最高有效位的级的串行输入。所有的控制线为每个级共用。

数据寄存器42和高速缓存寄存器44共同完成四项基本任务：数据寄存器以并行方式从被访问的存储器位置接收数据；存储在数据寄存器内的数据串行移出至串行输出线；存储在存储器阵列20内的数据被从串行输入线串行移入；以及当向存储器位置写入数据时数据以并行方式提供至存储器阵列20内的八个数据输入缓冲器(未画出)。

任务1：从所访问存储器位置加载数据包含并行读取操作。为此使包含数据寄存器42的每个一比特级45的WRT/RD和SER/PAR控制线处于低电平状态。WR/RD上的低电平关闭了通导晶体管48，从而使得来自存储器20的输出经数据线21n送至开关41和43。而且SER/PAR上的低电平将数据线21n切换至寄存器42n的数据输入。位置指示器复位和高速缓存加载线处于低电平从而使得寄存器以时钟速率从数据输入而不是从预设输入获得数据。

任务2：为了串行移位包含在数据寄存器42内的数据，WRT/RD处于低电平状态而SER/PAR处于高电平状态。WRT/RD关闭通导晶体管从而将串行数据输出与数据线21n隔离。SER/PAR切换前一寄存器42n的串行数据输入从而使得每个外部时钟将数据的移位从一个寄存器42n传递至下一个。

任务3：为了使数据按时钟节拍串行进入数据寄存器，来自串行数据输入的串行移位输入(图1)要求使SER/PAR处于高电平。WRT/RD处于低电平以关闭通导晶体管48从而使得寄存器42n的输出与数据线21n隔离。

任务4：移入数据寄存器的数据通过使WRT/RD处于高电平而被写入存储器20。由于写入的数据位于每个寄存器42n的输出，所以开启通导晶体管48使数据以并行方式出现在存储器阵列20的数据输入缓冲器(未画出)。

在存储器件加电(加电复位)序列和外部驱动复位序列期间，数据寄存器42和高速缓存寄存器44的操作是不同的。参见图2，在加电复位(POR)周期内，高速缓存读取处于低电平而高速缓存存取处于高电平。高速缓存读取将数据线21n切换至寄存器42n的预设输入。高速缓存加载将预设输入加载至寄存器42n。如上借助图2所述，对预设的设定使得预设输入直接与寄存器42n的输出耦合。而且当高速缓存加载为高电平时，预设输入也被加载入该缓存锁存器44n(参见图2A和2B)。因此当POR周期内检测到数据第一字节(通常是包含在存储器位置0内的字节)时，它出现在八位数据路径21(图1，送至每个数据线21n)上，并加载入分别包含数据寄存器42和高速缓存寄存器44的寄存器42n和高速缓存锁存器44n内。该操作是异步的，并且在高速缓存加载处于低电平时，数据寄存器42(以及高速缓存寄存器)包含了第一字节。当第一时钟来临时，数据寄存器42被预先加载一个字节并且准备开始将数据移出。

在外部驱动复位周期内，没有足够的时间来检测并将第一字节加载入数据寄存器42。一般情况下，复位周期的数量级为几十纳秒(例如20纳秒)，而POR周期在器件准备输出比特流之前需要微秒数量级的时间。但是高速缓存寄存器44已经在POR周期内预先加载第一字节。因此高速缓存读取处于高电平从而切换预设输入以接收高速缓存锁存器44n的输出。位置指示器复位(经高速缓存控制器34)设定为高电平从而使寄存器42n从预设输入而不是从数据输入加载其输入。代之以访问存储器位置和检测加载入数据寄存器42的字节，第一字节在复位周期内直接从高速缓存寄存器44加载这一操作能够在完整的复位周期内完成。这是异步操作并且一旦清除位置指示器预设复位条件，数据寄存器42保存高速缓存字节并准备按照时钟速率输出。

现在参见图4，示出的存储器阵列20包含单元阵列20’，单元阵列包含多个可编程存储器单元，例如浮点门器件阵列。X-和Y-译码器60、62接收地址并提供必要的译码逻辑以访问单元阵列20’内的存储器位置。Y-译码器的输出送至包含一组八个并联检测放大器的检测放大电路66(图5)。按照本发明，Y-译码器以并行方式将所访问的存储器位置的所有N比特(例如八个比特)送至检测放大电路66，由此提供对比特的并行检测。检测电路的输出经数据线21与数据寄存器42耦合。定时器64提供使能信号SAEN以开启和关闭检测电路，并且由÷8时钟驱动。SER/PAR将从检测放大器66读取的数据锁存在数据寄存器42内。

图5详细示出了每个包含检测放大器66的放大器200。晶体管T13-T17包含差分放大器级230。在差分放大器230存储器单元侧是电压基准部分210和包含晶体管T1和T2的电流-电压级。同样在基准单元侧是电压基准220和包含晶体管T7和T8的电流-电压级。差分放大器的输出(例如检测比特)通过通导晶体管256送至锁存器250存储。锁存器的输出经由SER/PAR线开启的发送门254与检测放大输出线21n耦合。

按照本发明，检测放大器200进一步包含检测放大使能电路270。使能电路由图4所示定时器64导出的检测放大使能信号SAEN驱动。使能电路包含间隔接有延迟电容对C1/C2和C3/C4的反相器串I1-I4。使能电路270的输出271操作以如图5所示方式与锁存器250耦合的发送门(由晶体管对252和反相器I5组成)。输出271还(经反相器I5)驱动通导晶体管256的栅极。

关于使能电路270，SAEN信号直接输入NAND门G1的输入B和反相器I1。反相器I1的输出送至P隧道晶体管246的栅极和反相器242。反相器I1同时开启和关闭晶体管246和反相器242。反相器I2的输出开关N隧道晶体管T4和T10。反相器I4的输出送至NAND门G1的输入A。由于延迟电容，到达输入A的信号相对到达输入B的信号有一定的延迟，其大小取决于延迟电容值，信号相对反相器I1-I4有一定的延迟。

以下借助图5和时序图6描述检测放大器的操作。首先参见图5，当在加电序列期间SAEN晶体管从低电平变为高电平时，反相器I1的信号变为低电平，因此开启晶体管246从而向晶体管T1、T6、T7和T12提供Vcc。反相器I1还经反相器242开启晶体管T17，从而通过提供到接地的路径使能差分放大器230。短暂的延迟之后，反相器I2的输出变为高电平。这开启了晶体管T4和T10，从而开启电压基准级210、220。此时，完成了检测放大器的加电序列。该加电序列保证了检测放大器从无供电状态至供电状态清晰的开关切换，避免了可能出现在检测放大器输出21的过渡状态。

参见图6所示加电期间NAND门G1输入A和B处输入信号的时序。在时刻t₀之前并在t₀之后的一段时间Δt内，由于A和B为低电平，所以NAND门G1为高电平。因此通过使发送门252处于开启状态，锁存器250能够保持其状态。与此同时，由于通导晶体管256是关闭的，所以锁存器250与差分放大器的输出231是隔离的。由于延迟电容C1-C4，所以输入A的信号在输入B的信号之后到达，因此门G1仍然处于高电平状态直到时刻t₁，SAEN为高电平之后的Δt。在t₁，门G1为低电平，关闭了发送门252，从而清除了锁存器并使其处于非使能态。而且通导晶体管256开启，由此将差分放大器230的输出与锁存器连接。延迟路径确保了锁存器状态(和先前检测的数据)保持原状直到检测放大器充分加电之后。

以下考虑当检测放大器开始加电序列而SAEN从高电平过渡至低电平。参见图5，反相器I1的输出达到高电平，关闭了晶体管246，从而从晶体管T1、T6、T7和T12去除了Vcc。此外，晶体管T17(经反相器242)关闭，使差分放大器230处于非使能态。反相器I2接着达到低电平，关闭了晶体管T4和T10，从而关闭了电压基准级210、220。此时完成了检测放大器的加电序列。

参见图6，在时刻t₂，直接与NAND门G1耦合的B输入上的信号无延迟地跟随SAEN。这使得一旦SAEN为低电平则G1变为高电平。差分放大器输出231借助处于开启状态的发送门锁存在锁存器250内。与此同时，通导晶体管256关闭从而使锁存器250如前所述随着检测放大器的断面而与检测放大电路的其余部分隔离。因此在检测放大器完成断电之前保存数据。此外通过将检测放大输出231与锁存器去耦合，断电序列可能发生的过渡不会损坏锁存器状态。

参见图7，它是图4所示时序电路64的细节。SAEN信号作为图7所示电路的NOR门303输出而引出。NAND门301在信号EN高电平时使时序电路处于使能态。NAND门301接收的输入÷8时钟信号由译码器延迟电路302延迟时间Δt₀。译码器延迟302提供了足够的延时使地址寄存器40(图1)增一并使地址译码器60、62(图4)在检测放大器200实际使能之前能访问存储器的位置。在÷8时钟的脉冲宽度过窄时反相器链306确保了最小延迟从而通过延迟通导晶体管310的偏压而增一和译码下一地址。

在延迟Δt_a之后，÷8时钟使得NOR门303的输出(SAEN)为高电平，从而开启检测放大器200。检测延迟电路304延迟÷8时钟以确保SAEN脉冲在时段Δt_s内保持原状，该时段足以使检测放大器检测到存储器单元的状态。

图7示出了÷8时钟与SAEN脉冲之间的相对时序。在时刻t₀，时钟到达并且被电路302延迟一段时间Δt₁。在时刻t₁，SAEN在一段时间Δt_s达到高电平，使检测放大器200处于使能态。在时刻t₂，SAEN为低电平，从而关闭检测放大器。

以下借助图8的时序图描述串行配置存储器的操作。如图所示，地址由每第八个时钟产生(在图1中经÷8时钟60)。在某一时钟(称为时钟1)，地址开始转变。如上所述，在时钟1不久(图7的Δt_a)，SAEN经定时器64变为高电平以开启检测放大电路66。SAEN在一段时间(图7的Δt_s)内处于高电平，该时段足以检测到所寻址存储器位置的八个比特。SAEN随后变为低电平并且在检测放大锁存器250内八个检测的比特保持原状，保持原状的数据在图8中用INT DATA表示。

与此同时，如图8中的EXT DATA所示，先前从存储位置D_n-1读取的数据位移出数据寄存器42。实际上在时钟0，D_n-1的比特1被移出。在大多数时间内数据被移出数据寄存器42，SER/PAR为高电平，回顾图2A和3可知这使存储比特随每个时钟而右移。

对于时钟1-7，D_n-1的比特2-8被移出数据寄存器。在时钟7，D_n-1的比特8被移出。而且在时钟7，SER/PAR一直到时钟8为止为低电平。参见图2A和3，SER/PAR上的低电平使得开关41将来自数据线21n的检测数据加载入寄存器锁存器42n。在图8所示的情况下，在时钟8，数据为D_n。因此当时钟8来临时，被移出数据寄存器的下一位是D_n的第一位，在时钟1-7期间(当D_n-1正被移出时)存储器位置被读取并被存储在检测放大器200锁存器250内。

在时钟1’-7’，包含D_n的各位被移出数据寄存器。如时序图所示，该过程被不断重复。下一地址A_n+1在时钟1’出现，开启检测放大器以读取D_n+1的八个比特并在关闭检测放大器之前锁存在锁存器250内。D_n+1个比特在锁存器250内保持原状直到时钟7’，此时D_n的比特8被移出而D_n+1的各比特被加载入数据寄存器(通过使SER/PAR处于低电平)，从而在时钟8’，移出数据寄存器42的下一比特为D_n+1的第一比特。

以下几点需要指明：首先，在每第八个时钟开启八个检测放大器200的每一个并只在一段足以译码地址和检测一个比特的时间内保持原状。如时序图所示，这可以使检测放大器在移出前面读取字节的八个时钟的大部分时间内关闭。这大大节省了检测放大器的稳态电流，明显减少了功耗。

其次，最终的比特流输出与外部时钟同步。更为重要的是，比特流的输出速率独立于检测放大器的运行速度。这是由于在本发明中采用了流水线处理技术。如时序图所示，在任一时刻被读取的存储器位置总要比被输出比特的存储器位置提前一个位置。存储器位置总是“预先提取”而前面“提取”的位置正被输出。这种读取操作与比特流输出操作的交叠使得比特率速率与检测放大器的速度脱钩。因此与现有技术不同，比特流的速率不再受制于检测放大器的速度。比特率只是外部时钟频率的函数。

第三，这种结构很容易扩大到大于八比特数据的规模。例如通过提供另外的检测放大器就可以简单地容纳16比特数据路径。如图8所示相对的时序关系仍然保持不变。因此对于更高的时钟频率，如果检测时间近似等于串行输出八比特的时间，则将数据规模扩大至16比特将提供更宽的数据检测窗口。

图1还示出了本发明实施例的改进。在这种改进中，地址计数器40包含虚线的输入以从外部源接收初始地址。这使得可以将地址计数器预设至除存储器位置零以外的其它位置从而可以从存储器阵列20的任意位置开始比特流。对于可重新设置的FPGA，这是有用的，在那里多个设置比特流可以存储在配置存储器内从而可以将任一设置在运行时间时送至FPGA。

Claims (28)

1.一种存储器件(100)，其特征在于包含：

用于输出比特数据流的单个数据位置指示器；

用于接收时钟脉冲的时钟位置指示器；

组织为多个N比特数据的的存储器阵列(20)，它包含译码器(60，62)用于提供对存储器阵列内存储器位置的访问；

在每第N个时钟脉冲时访问存储器位置的装置(32，40，60)；

并联耦合的检测电路(66)，用来检测所访问存储器位置的N个比特；

使检测电路在一段足以检测存储器位置N个比特的时间内处于使能状态的装置(64)；

N比特数据寄存器(42)，被耦合用来从检测电路接收N个比特，数据寄存器包括在每个时钟脉冲将一个比特移出的装置；

将来自检测电路的N个比特加载入数据寄存器以响应将第N个比特移出数据寄存器的装置(36)；

在加电周期内将数据预先加载入数据寄存器的装置(34，44)；

据此，存储器的数据在将寄存器装置内所包含的先前被访问的存储数据的N个比特被移出的同时被访问和检测，存储器访问/检测操作和数据输出操作以流水线方式进行从而使比特流的比特率独立于检测电路的运行速度。

2.如权利要求1所述的存储器件，其特征在于进一步包含高速缓存寄存器(44)和装置(48，44n)，用于在加电序列期间将数据加载入高速缓存寄存器，还包含在复位序列期间将数据从高速缓存寄存器转移至数据寄存器的装置。

3.如权利要求1所述的存储器件，其特征在于检测电路包含N个检测放大器。

4.如权利要求1所述的存储器件，其特征在于访问装置包含除以N电路(60)，耦合除以N电路以接收时钟脉冲使每N个时钟产生一个脉冲。

5.如权利要求4所述的存储器件，其特征在于访问装置包含与除以N电路耦合的地址计数器(40)以产生连续的存储器地址序列，计数器与译码器(60，62)耦合以产生由连续存储器位置序列组成的比特流。

6.如权利要求5所述的存储器件，其特征在于地址计数器包含将初始地址加载入计数器的装置，从而使比特流可以从存储器阵列的任意位置开始。

7.如权利要求1所述的存储器件，其特征在于访问装置包含用于从存储器件外部源接收存储器地址的装置，该接收装置与译码器耦合以产生由任意存储器位置序列组成的比特流。

8.如权利要求1所述的存储器件，其特征在于使检测放大器处于短暂使能状态的装置(64)包含触发器电路(303)以产生使能脉冲从而响应访问存储器位置的装置，还包含耦合的时序电路(304)，在检测存储器位置N个比特所需时间间隔之后产生消除使能状态的脉冲。

9.如权利要求8所述的存储器件，其特征在于触发器电路包含延迟电路(302，306)以在访问存储器位置之后产生使能脉冲。

10.如权利要求1所述的存储器件，其特征在于N为2的幂次方。

11.如权利要求10所述的存储器件，其特征在于N为8。

12.如权利要求10所述的存储器件，其特征在于N为16。

13.一种在存储器件中以每时钟信号周期一个比特的速率输出存储器阵列内数据的方法，其特征在于包含以下步骤：

在加电序列期间将来自存储器阵列的第一数据加载入数据寄存器；

与时钟信号同步地串行移出数据寄存器内的数据从而产生串行比特流；

在移出数据寄存器内数据最后一个比特之前读取存储器阵列内下一数据并将下一数据的各比特以并行方式加载入数据寄存器；以及

对存储器阵列内其它数据重复移出和访问的步骤；

因此一旦将数据寄存器内数据的最后一个比特移出下一数据就准备串行移出，从而使得比特流的速率不受制于从存储器读取数据的时间而是等于时钟信号周期。

14.如权利要求13所述的方法，其特征在于进一步包含在加电序列期间将第一数据加载入高速缓存寄存器并在复位序列期间将高速缓存寄存器内的数据加载入数据寄存器。

15.如权利要求13所述的方法，其特征在于读取下一数据的步骤包含：

产生下一数据的地址；

译码下一数据的地址；以及

检测下一数据的N个比特，它包含开启检测放大器以同时检测每个比特并在一段足以检测每个比特的时间之后关闭检测放大器。

16.如权利要求15所述的方法，其特征在于检测放大器在译码步骤之后开启，并且所述时间段包含检测下一数据一个比特的时间。

17.如权利要求15所述的方法，其特征在于进一步包含在关闭检测放大器之前将检测比特存储在锁存器内的步骤。

18.如权利要求17所述的方法，其特征在于产生下一数据地址的步骤是使地址计数器增一的步骤；因此存储器阵列是顺序输出的。

19.如权利要求17所述的方法，其特征在于产生下一数据地址的步骤包括从存储器件外部源接收地址的步骤；因此存储器阵列的内容可以不顺序输出。

20.如权利要求13所述的方法，其特征在于进一步包含接收第一数据存储器位置的地址；因此存储器阵列可以从第一存储位置以外的其它位置开始读取。

21.一种访问存储器阵列的方法，存储器阵列组织为多个N比特数据，其特征在于包含以下步骤：

(a)一次一个比特地移出数据寄存器内先前访问的存储位置的N个比特；

(b)在步骤(a)的移位步骤期间访问存储位置，包含译码存储位置地址和检测包含在存储位置内的N个比特；

(c)在将先前访问的存储位置的最后一个比特移出数据寄存器之前将步骤(b)内检测的存储位置的N个比特加载入数据寄存器；

(d)对下一存储位置重复步骤(a)-(c)。

22.如权利要求21所述的方法，其特征在于下一存储位置是按照顺序排列的。

23.如权利要求21所述的方法，其特征在于在检测存储位置的N个比特之后对用来检测的检测放大器断电，因此在将先前访问的存储位置的比特移出数据寄存器期间的大部分时间内检测放大器是断电的。

24.如权利要求21所述的方法，其特征在于进一步包含在步骤(a)之前，在加电周期内将存储器阵列第一存储位置的内容存储在存储高速缓存内，并在复位周期期间将高速缓存的内容加载入数据寄存器。

25.如权利要求24所述的方法，其特征在于存储器阵列是顺序访问的。

26.如权利要求21所述的方法，其特征在于进一步包含在步骤(a)之前，在加电周期内指定开始的存储器地址并将其内容存储在存储高速缓存内，并在复位周期期间将高速缓存的内容加载入数据寄存器的步骤。

27.如权利要求21所述的方法，其特征在于进一步包含在译码存储器地址之后开启检测存储器位置内容的检测放大器的步骤。

28.如权利要求27所述的方法，其特征在于进一步包含在检测存储位置内容之后关闭检测放大器的步骤。

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