JP2001511286A

JP2001511286A - ゼロパワー高速構成メモリ

Info

Publication number: JP2001511286A
Application number: JP52927399A
Authority: JP
Inventors: パサーク，サロ; ロゼンデイル，グレン・エイ; ペイン，ジェイムズ・イー; ハンゾー，ニアンラムチン
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1997-11-25
Filing date: 1998-11-19
Publication date: 2001-08-07
Also published as: EP0954864A4; CN1180435C; WO1999027538A1; TW430817B; HK1023211A1; EP0954864A1; MY114495A; NO993614D0; CA2278615A1; DE69814590T2; DE69814590D1; KR20000070410A; EP0954864B1; NO993614L; US5946267A; CN1244280A

Abstract

(57)【要約】シリアル構成メモリデバイス（１００）は、データの読出およびビットストリームの出力（４２）がパイプラインの態様で行なわれるアーキテクチャを含む。この結果、デバイスは外部から供給されるクロックの周波数のみに基づいてビットストリームを出力することができ、センスアンプ回路のより遅い動作速度によって制限されることがない。キャッシュ機構（３４および４４）が設けられ、これはリセットサイクルにおいて第１のバイトが予めロードできるようにし、そのためデバイスがリセットサイクルが完了したらすぐにビットストリームを出力し始めることができるようにする。この発明の好ましい実施例では、ビットストリームは記憶場所０から始まるシリアルにアクセスされた記憶場所からなる。ある変形では、ビットストリームは記憶場所０以外の記憶場所から始まってもよい。

Description

【発明の詳細な説明】ゼロパワー高速構成メモリ技術分野この発明は、半導体記憶装置に関し、より特定的にはシリアル構成メモリに関する。背景技術シリアル構成メモリとは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などの、プログラマブル論理デバイスを初期化するのに用いられるデバイスである。ＦＰＧＡなどのデバイスがパワーアップする場合、その論理ブロックの各々は特定の論理演算に対して構成されていなければならず、そのプログラム可能な相互接続は論理ブロック間でルーティングをもたらし、意図する論理機能を実現するよう構成されていなければならない。構成情報はビットストリームの形態を取り、ビットストリームはＦＰＧＡに供給され、デバイス内にストアされ、そこでビットがＦＰＧＡ要素の論理およびルーティングを規定する。シリアル構成メモリは構成ビットストリームを含むデバイスである。シリアル構成メモリは、ＰＲＯＭ（プログラム可能な読出専用メモリ）またはＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読出専用メモリ）などのメモリアレイと、アドレスカウンタと、プログラミングおよびリセット制御をもたらすサポーティング論理とからなる。アドレスカウンタはクロック入力ラインに結ばれ、クロック信号の各立上がりエッジまたは各立下がりエッジにおいてインクリメントされる。カウンタ出力はメモリアレイの各ビットのアドレス指定をする役割を果たし、ビットストリームを生じ、これはＦＰＧＡへシリアルに出力される。今日のパーソナル電子デバイスの多くは独立した電源、すなわちバッテリにより電力が供給されるため、常に可能な限り電力を節約することに配慮がなされる。電力消費を最小限にすることはこれらのデバイスの設計のあらゆる局面において望まれることである。ＦＰＧＡはラップトップコンピュータ、ノート型コンピュータおよびセルラー電話を含むこのようなデバイスの数多くに用途が見出される。このため、電力消費を最小にするための改善がなされ得るところに構成メモリを利用する機会がある。現在のＦＰＧＡのある局面はシステム内で再構成することが可能なことである。そのため、システムが実行されている間にＦＰＧＡの機能を動的に変更することができる。この能力のため、システムがその動作を外部の条件に応じて適合させる上でかなりの柔軟性がもたらされる。たとえば、デジタルフィルタとして構成されるＦＰＧＡにおいて、そのフィルタパラメータを変更する必要が検出された際に、単に別のセットのフィルタ係数をロードインすることによって変更できる。しかしながら、リアルタイムでＦＰＧＡを再構成するには、システムの機能性に有害な影響を与えることになる遅延を強いることなく新しい構成ビットストリームをダウンロードする能力が必要となる。このように、高速動作は構成メモリデバイスにおいて改善を要する別の領域である。先行技術の構成メモリはその全内容をメモリの第１の場所から始まるビットストリームの形で出力する。しかしながら、ＦＰＧＡのシステム内での再構成には、各々がメモリ内でそれ自体の開始アドレスを有する、構成メモリに含まれているであろう複数の構成ビットストリームのいずれにもアクセスすることが必要となる。このため、任意の開始アドレスが特定できる構成メモリを提供することが望ましい。より一般的には、メモリデバイスに対し任意にアドレス指定する能力を有することが望ましい。発明の概要この発明の構成メモリデバイスは、典型的には８ビットバイトまたは１６ビットワードである、Ｎビットデータとして編成されるメモリアレイを含む。外部クロック信号が１／Ｎ分周回路に供給され、メモリアクセスを開始し、アクセスされた記憶場所の内容を検知するトリガとなる。センス回路はアクセスされた記憶場所のＮビットのパラレル検知を行なう。好ましい実施例では、センス回路は検知される各ビットに対して１つずつ、Ｎ個のセンスアンプを含む。センス回路は記憶場所がアクセスされるとイネーブルされる。センス回路は、メモリアドレスを復号化し、かつアドレス指定された記憶場所におけるＮビットを検知するのに要する時間にわたりイネーブルされたままである。センス回路は一度にすべてのＮビットに対して動作するため、センス時間は１つのセンスアンプの速度に基づく。センス回路は、センスアンプがディスエーブルされてからデータがデータレジスタにロードされるまでの間、検知されたデータを保持するラッチを含む。センス回路は、検知されたビットを受けるデータレジスタに結合される。ビットはそこで、外部クロックと同期してシリアルにシフトアウトされる。この発明によれば、検知されたビットは、前にストアされたデータの最後のビットがデータレジスタからシフトアウトされるとデータレジスタにロードされる。この結果、検知されたデータの第１のビットは次のクロックでシフトアウトされる準備が整っている。その間に、次の記憶場所がアクセスされ、そのビットが検知される。このことから、外部クロックの周波数と等しい速度におけるビットのストリームの連続した出力が生じる。さらに重要なことに、このアプローチでは、通常クロック速度より遅いセンス回路の動作をビットストリーム出力を生成する動作から切離すことになる。デバイスはさらに、パワーアップシーケンスの間にメモリからの第１のデータでデータレジスタを予めロードするための手段を含む。このことでデータレジスタが初期化され、次のデータがアクセスされ検知されている間にシフトアウトするデータが存在するようにする。好ましい実施例では、キャッシュレジスタがパワーアップサイクルの間にメモリからのデータでロードされ、そこからデータは後にデータレジスタにロードされる。この発明の好ましい実施例では、アドレスカウンタは１／Ｎ分周回路に結合され、Ｎ番目のクロックごとにアドレスを供給する。アドレスカウンタはメモリにアクセスするためにデコーダにアドレスを供給し、よってメモリを順次アクセスする。好ましい実施例の変形では、アドレスカウンタを初期化する手段が含まれ、メモリアレイの読出がアレイのどこからでも始められるようにする。この特徴により、メモリアレイのどの場所から始まるビットストリームをも読出すことが可能となる。別の変形では、アドレスカウンタは、外部から与えられるアドレスを受けるための手段で置き換えられる。このことで、外部デバイスが任意のシーケンスの記憶場所からなるビットストリームを生成することができるようになる。図面の簡単な説明図１は、この発明によるメモリデバイスのシステムブロック図である。図２Ａから図２Ｃおよび図３は、この発明のデータキャッシュ機構を示す図である。図４は、この発明のメモリアレイを示すブロック図である。図５は、この発明によるセンスアンプの概略図である。図６は、この発明のセンスアンプの動作を示すタイミング図である。図７は、センスアンプに関連して用いられる遅延回路を示す図である。図８は、この発明の動作にかかわる主な信号のタイミング図である。発明を実施するためのベストモード図１を参照して、この発明によるシリアル構成メモリデバイス１００は、典型的に８ビットバイトのアレイに編成されるメモリアレイ２０を含む。代わりに、アレイに対して別のデータサイズを用いてもよく、たとえば１６ビットワードを用いてもよい。一般的に、この発明はＮビットデータサイズで動作させることが可能であり、ここでＮは好ましくは２の累乗である。アドレスカウンタ４０はメモリアレイ２０にアドレスを供給し、メモリアレイ２０はある記憶場所のアドレスをデコードするためのデコーダを含む。アドレスカウンタ４０は１／８分周回路６０の出力によりクロックされる。１／８分周回路は外部から与えられるクロック信号により駆動され、外部クロックの８番目のサイクルごとにパルスを供給する。図１では、外部クロックにより与えられるクロックパルスの列および結果生じる、１／８分周回路により生成されるパルスが示される。このように、アドレスのストリームがメモリアレイ２０へ、８番目のクロックごとに１つのアドレスが供給される速度において供給される。ここでも、一般的なケースでは、回路はＮビットデータサイズに対して１／Ｎ分周回路であり、アドレスはＮ番目のクロックごとに生成される。同様に１／８分周回路により駆動される書込制御モジュール３２は、読出および書込動作のためにメモリアレイに信号を与える。さらに、書込制御モジュールは、アレイ２０から読出されたデータをデータレジスタ４２にラッチするようデータレジスタコントローラ３６に信号で知らせる。メモリアレイ２０は、パラレル８ビットデータ経路２１を介してデータレジスタ４２へアクセスされたバイトのうちの８ビットを出力する。上述のように、データレジスタコントローラ３６はデータレジスタがメモリ２０から読出されたバイト（またはＮビットデータ）をデータレジスタ４２にパラレルロードし、かつシリアルデータ出力ラインからその８ビットをシリアルにシフトアウトしてメモリ２０の内容をビットのストリームとして出力するようデータレジスタを動作させる。シリアルデータ出力ラインはシリアルデータバッファ５０に供給し、シリアルデータバッファ５０は外部デバイス、たとえばＦＰＧＡ（図示せず）などへのビットストリームを駆動する。また、シリアルデータバス５０は、構成メモリデバイスのプログラミングを実現するためメモリアレイ２０に書込むべきデータを受ける。書込制御モジュール３２およびデータレジスタコントローラ３６はともに、データをシリアルデータ入力からシリアルにシフトインしかつシフトインされたデータをメモリ２０にパラレルに書込むようデータレジスタ４２を動作させる。この発明の構成メモリデバイスはキャッシュレジスタ４４をさらに含み、キャッシュレジスタ４４は、パワーアップシーケンスにおいて１バイトのデータを受け、リセットシーケンスにおいてキャッシュレジスタ４４に前にストアされたバイトをデータレジスタ４２にロードするよう結合される。キャッシュレジスタコントローラ３４は以下に説明するように、キャッシュレジスタがこれらの動作を行なうよう制御する。次に図２Ａを参照して、データレジスタ４２およびキャッシュレジスタ４４は一連の１ビットステージ４５を構成する。各ステージ４５は１ビットレジスタ４２ｎおよび１ビットキャッシュラッチ４４ｎを含む。キャッシュラッチ４４ｎはその入力をレジスタ４２ｎの出力から受ける。キャッシュロード制御信号によりキャッシュラッチがイネーブルされ、その入力ラインに現われるデータをストアするようにさせる。キャッシュラッチの出力はスイッチ４３の入力に供給される。図２Ｂには、キャッシュラッチ４４ｎの典型的な回路が示されており、これはキャッシュロード信号により制御される伝送ゲートによりゲート制御されるラッチ回路アクセスを含む。レジスタ４２ｎはスイッチ４１およびスイッチ４３から入力を受け、プリセット制御入力を含む。スイッチ４１はデータライン２１ｎからのデータおよびシリアルデータインを受け、ＳＥＲ／ＰＡＲ制御ラインにより切換えられる。スイッチ４１の出力はレジスタ４２ｎのデータインに供給される。スイッチ４３はキャッシュラッチ４４ｎおよびデータライン２１ｎからデータを受け、キャッシュリード制御ラインにより切換えられる。スイッチ４３の出力はレジスタ４２ｎのプリセットインに供給される。レジスタ４２ｎは外部クロック（図示せず）によりクロックされる。レジスタ４２ｎの出力はシリアルデータアウトラインに供給され、上述のようにキャッシュラッチ４４ｎに供給される。さらに、レジスタ４２ｎの出力はパストランジスタ４８を介してデータライン２１ｎにフィードバックされ、パストランジスタ４８はＷＲＴ／ＲＤ制御ラインにより制御される。プリセット制御入力はＯＲゲート４６の出力により駆動され、ＯＲゲート４６は、ともにキャッシュコントローラ３４から生じるピンリセット信号およびキャッシュロード信号を受ける。プリセット制御により、レジスタ４２ｎはデータイン入力からではなくプリセットイン入力からデータをラッチインするようにされる。プリセット制御はレジスタ４２ｎにラッチされるだけでなく、プリセットイン入力を通過して直接レジスタの出力へ達する。この挙動の理由は以下の説明から明らかになるであろう。レジスタ４２ｎの典型的な回路は図２Ｃに示される。データレジスタ４２およびキャッシュレジスタ４４（図１）は、図３に示される態様の８個の１ビットステージ４５を互いに結合することによって構成される。たとえば、データレジスタ４２は１つのレジスタ４２ｎのシリアルデータアウトをその後続のレジスタのシリアルデータインに結合することにより作られる。メモリアレイ２０（図１）からの８ビットデータ経路２１はステージ４５のデータライン２１ｎを構成する。データレジスタ４２のシリアルデータ出力（図１）は最下位ビットを保持するステージのシリアルデータアウトラインから得られ、データレジスタのシリアルデータ入力は最上位ビットを含むステージのシリアルインである。すべての制御ラインは各ステージに共通のものである。データレジスタ４２およびキャッシュレジスタ４４はともに４つの根本的なタスクを行なう。すなわち、データレジスタはアクセスされた記憶場所からパラレルにデータを受取り、データレジスタにストアされたデータはシリアル出力ライン上にシリアルにシフトアウトされ、メモリアレイ２０にストアすべきデータはシリアル入力ラインからシリアルにシフトインされ、データは記憶場所に書込む際にメモリアレイ２０における８個のデータインバッファ（図示せず）にパラレルに与えられる。タスク１：アクセスされた記憶場所からデータをロードすることにはパラレル読出動作が関係する。これは、データレジスタ４２を構成する各々の１ビットステージ４５のＳＥＲ／ＰＡＲ制御ラインおよびＷＲＴ／ＲＤをローにアサートすることにより達成される。ＷＲＴ／ＲＤにおけるローはパストランジスタ４８をターンオフすることとなり、そのためデータライン２１ｎを介するメモリ２０からの出力はスイッチ４１およびスイッチ４３に供給される。また、ＳＥＲ／ＰＡＲにおけるローにより、データライン２１ｎがレジスタ４２ｎのデータインに切換えられる。ピンリセットおよびキャッシュロードラインはローであるため、レジスタはそのデータをプリセットインではなくデータインからクロックする。タスク２：データレジスタ４２に含まれるデータのシリアルシフティングはＷＲＴ／ＲＤ上に論理ローをアサートし、ＳＥＲ／ＰＡＲ上にハイをアサートすることにより行なわれる。ＷＲＴ／ＲＤはパストランジスタ４８をターンオフし、シリアルデータアウトをデータライン２１ｎから分離する。ＳＥＲ／ＰＡＲは前のレジスタ４２ｎからのシリアルデータインを切換え、それによって外部クロックが刻まれるごとに１つのレジスタ４２ｎから次へとデータのシフト伝搬を実現するようにする。タスク３：シリアルデータ入力（図１）からのシリアルにシフトされた入力は、データをデータレジスタにシリアルにクロックするためにＳＥＲ／ＰＡＲ上でハイがアサートされることを必要とする。ＷＲＴ／ＲＤはパストランジスタ４８をターンオフするようローにアサートされ、これによりレジスタ４２ｎの出力がデータライン２１ｎから分離される。タスク４：データレジスタにシフトされるデータは、ＷＲＴ／ＲＤ上でハイをアサートすることによりメモリ２０に書込まれる。書込むべきデータは各レジスタ４２ｎの出力に留まっているため、パスレジスタ４８をターンオンすることでデータをメモリアレイ２０のデータインバッファ（図示せず）にパラレルに与えることになる。メモリデバイスのパワーアップ（パワーオンリセット）シーケンスおよび外部から駆動されるリセットシーケンスの間、データおよびキャッシュレジスタ４２、４４の動作は異なった態様で進行する。再び図２を参照して、パワーオンリセット（ＰＯＲ）サイクルにおいて、キャッシュリードがローにアサートされ、キャッシュロードはハイにアサートされる。キャッシュリードはデータライン２１ｎをレジスタ４２ｎのプリセットインに切換える。キャッシュロードはプリセットインをレジスタ４２ｎにロードする。図２Ｃに関して上に述べたように、プリセットをアサートすることにより、プリセットインがレジスタ４２ｎの出力に直接結合される。さらに、キャッシュロードがハイにアサートされる場合では、プリセットインはキャッシュラッチ４４ｎにもロードされる（図２Ａおよび図２Ｂを参照）。このように、データの第１のバイト（通常は記憶場所０に含まれるバイト）がＰＯＲサイクルにおいて検知されると、この第１のバイトは８ビットデータ経路２１（図１）に与えられ、これは各データライン２１ｎに供給され、それぞれ、データレジスタ４２およびキャッシュレジスタ４４を構成するレジスタ４２ｎおよびキャッシュラッチ４４ｎにロードされる。この動作は非同期であり、キャッシュロードがローになると、データレジスタ４２（キャッシュレジスタも同様）は第１のバイトを含む。第１のクロックがめぐってくる頃には、データレジスタ４２には既にバイトが予めロードされており、データをシフトアウトし始める準備が整っている。外部から駆動されるリセットサイクルにおいては、第１のバイトを検知してデータレジスタ４２にロードするための十分な時間がない。典型的に、デバイスがそのビットストリームを出力する準備が整うまでに、完了するのにマイクロ秒のオーダを必要とするＰＯＲサイクルと比較してリセットサイクルはほんの数十ナノ秒（たとえば２０ナノ秒）で完了する。しかしながら、キャッシュレジスタ４４はＰＯＲサイクルにおいて既に第１のバイトが予めロードされていることを思い起こされたい。そのため、キャッシュリードがハイにアサートされ、キャッシュラッチ４４ｎの出力を受けるようプリセットインが切換えられるようにする。（キャッシュコントローラ３４を介する）ピンリセットがハイにアサートされ、レジスタ４２ｎがデータインからではなくプリセットインからその入力をロードするようにする。記憶場所にアクセスしてデータレジスタ４２にロードすべきバイトを検知する代わりに、第１のバイトはリセットサイクルにおいてキャッシュレジスタ４４から直接ロードされるが、この動作はリセットサイクルを完了するための時間内に実行することができる。ここでも、これは非同期動作であり、ピンリセット状態が解除されるとすぐに、データレジスタ４２はキャッシュされたバイトを保持し、クロックアウトされる準備が整っている。次に図４を参照して、メモリアレイ２０は、フローティングゲートデバイスのアレイなど、複数のプログラマブルメモリセルを有するセルアレイ２０’を含む。Ｘデコーダ６０およびＹデコーダ６２はアドレスを受取り、セルアレイ２０’ 内の記憶場所にアクセスするのに必要なデコード論理を供給する。Ｙデコーダの出力はセンスアンプ回路６６に供給され、センスアンプ回路６６はパラレルに作用する一連の８個のセンスアンプ（図５）を含む。この発明によれば、Ｙデコーダはアクセスされた記憶場所のＮビット（たとえば８ビット）のすべてをセンスアンプ回路６６にパラレルに供給し、これによりビットをパラレルに検知する。センス回路の出力はデータライン２１を介してデータレジスタ４２に結合される。タイマ６４はイネーブル信号ＳＡＥＮを与え、センス回路をターンオンしたりターンオフしたりし、１／８クロックにより駆動される。ＳＥＲ／ＰＡＲはセンスアンプ６６から読出されたデータをデータレジスタ４２にラッチする。図５には、センスアンプ６６を含むこのような増幅器２００の各々が詳細に示される。トランジスタＴ１３−Ｔ１７は差動増幅器ステージ２３０を構成する。差動増幅器２３のメモリセル側には、電圧基準セクション２１０と、トランジスタＴ１およびＴ２を含む電流−電圧ステージとがある。同様に、基準セル側には、電圧基準２２０と、トランジスタＴ７およびＴ８を含む電流−電圧ステージとがある。差動増幅器の出力２３１（すなわち検知されたビット）はパストランジスタ２５６を介して供給されラッチ２５０にストアされることになる。ラッチの出力は伝送ゲート２５４を介してセンスアンプ出力ライン２１ｎに結合され、伝送ゲート２５４はＳＥＲ／ＰＡＲラインによりターンオンされる。センスアンプ２００は、この発明によれば、センスアンプイネーブル回路２７０をさらに含む。イネーブル回路は、図４に示されるタイマ６４から得られるセンスアンプイネーブル信号ＳＡＥＮにより駆動される。イネーブル回路はインバータＩ１−Ｉ４の列を含み、これらには遅延キャパシタ対Ｃ１／Ｃ２およびＣ３／Ｃ４が介在する。イネーブル回路２７０の出力２７１は（トランジスタ対２５２およびインバータ１５から構成される）伝送ゲートを動作させ、伝送ゲートは図５に示される態様でラッチ２５０にインラインで結合される。出力２７１はまた、（インバータ１５を介して）パストランジスタ２５６のゲートを駆動する。イネーブル回路２７０に関して、ＳＡＥＮ信号はＮＡＮＤゲートＧ１の入力ＢおよびインバータＩ１に直接供給される。インバータＩ１の出力はＰチャネルトランジスタ２４６のゲートおよびインバータ２４２に供給される。インバータＩ１はトランジスタ２４６およびインバータ２４２を同時にターンオンしたりターンオフしたりする。インバータＩ２の出力はＮチャネルトランジスタＴ４およびＴ１０を切換える。インバータＩ４の出力はＮＡＮＤゲートＧ１の入力Ａに供給される。遅延キャパシタのため、入力Ａに達する信号は入力Ｂにおける信号に対して、遅延キャパシタの容量およびある程度インバータＩ１−Ｉ４の遅延に基づく時間だけ遅延される。次に、センスアンプ２００の動作を図５および図６のタイミングチャートに関連して説明する。まず図５を参照して、ＳＡＥＮがパワーアップシーケンスにおいてローからハイへ遷移すると、インバータＩ１から出る信号はローとなり、これによりトランジスタ２４６がターンオンされ、Ｖ_CCをトランジスタＴ１、Ｔ６、Ｔ７およびＴ１２に供給することとなる。また、インバータＩ１はインバータ２４２を介してトランジスタＴ１７をターンオンし、それによって接地への経路をもたらすことより差動増幅器２３０をイネーブルする。それから短い遅延の後に、インバータ１２の出力はハイとなる。このことからトランジスタＴ４およびＴ１０がターンオンされ、それによって電圧基準ステージ２１０、２２０がターンオンされる。このとき、センスアンプのためのパワーアップシーケンスは完了する。このパワーアップシーケンスのおかげで、センスアンプの電力が供給されていない状態から電力が供給された状態への確実な切換が保証され、センスアンプ出力２１において現われ得るいかなる過渡現象をも避けることができる。次に、図６に示されるパワーアップにおけるＮＡＮＤゲートＧ１の入力ＡおよびＢにおける入力信号のタイミングを参照されたい。時刻ｔ₀の前、ｔ₀の後の時間Δｔにわたって、ＮＡＮＤゲートＧ１は、ＡおよびＢがともにローであるため、ハイである。このため、ラッチ２５０は伝送ゲート２５２がオンであるおかげでその状態を保つことができる。同時に、ラッチ２５０は、パストランジスタ２５６がオフであるため、差動増幅器の出力２３１から分離されている。遅延キャパシタＣ１−Ｃ４のため、入力Ａにおける信号は入力Ｂにおける信号の後に届き、このためゲートＧ１は、ＳＡＥＮがハイになってからΔｔユニット後の、時刻ｔ₁までハイのままである。ｔ₁において、ゲートＧ１はローとなり、これにより伝送ゲート２５２はターンオフされ、そこでラッチがクリアされディスエーブルされる。また、パストランジスタ２５６がターンオンされ、これにより差動増幅器２３０の出力がラッチに接続される。遅延経路により、ラッチの状態（よって前に検知されたデータ）がセンスアンプに完全に電力が供給されるまで保たれることが確実となる。続いて、ＳＡＥＮがハイからローへ遷移する際にセンスアンプがそのパワーダウンシーケンスを開始する場合を考慮されたい。再び図５を参照して、インバータＩ１の出力はハイとなり、これによりトランジスタ２４６がターンオフされ、そこでトランジスタＴ１、Ｔ６、Ｔ７およびＴ１２からＶ_CCが除かれる。さらに、トランジスタＴ１７は（インバータ２４２を介して）ターンオフされ、これにより差動増幅器２３０がディスエーブルされる。インバータ１２の出力は次にローとなり、これによりトランジスタＴ４およびＴ１０がターンオフされ、電圧基準ステージ２１０、２２０の電源が切られる。このとき、センスアンプのためのパワーダウンシーケンスが完了する。図６を参照して、時刻ｔ₂において、ＮＡＮＤゲートＧ１に直接結合されるＢ入力における信号はＳＡＥＮに遅れをとることなく後に続く。このことで、Ｇ１はＳＡＥＮがローになるとすぐハイに遷移することになる。差動増幅器出力２３１は、伝送ゲートがターンオンするのでラッチ２５０にラッチされる。同時に、パストランジスタ２５６はターンオフされ、センスアンプ回路が上述のようにパワーダウンされつつあるため、ラッチ２５０をセンスアンプ回路の残りの部分から分離されるようにする。このように、検知されたデータはセンスアンプのパワーダウンが完了する前に保存される。さらに、センスアンプ出力２３１をラッチから切離すことにより、パワーダウンシーケンスの間に生じ得るいかなる過渡現象もラッチの状態を崩壊させることがない。次に、図４に示したタイミング回路６４のさらなる詳細に関して図７を参照されたい。ＳＡＥＮ信号は図７に示される回路からＮＯＲゲート３０３の出力として生じる。ＮＡＮＤゲート３０１はイネーブル信号ＥＮがハイとなるとタイミング回路をイネーブルする。ＮＡＮＤゲート３０１において受取られた入来１／８クロック信号はデコーダ遅延回路３０２によって時間Δｔ_aだけ遅延される。デコーダ遅延３０２は、センスアンプ２００が実際にイネーブルされる前に、アドレスレジスタ４０（図１）をインクリメントし、かつアドレスデコーダ６０、６２（図４）が記憶場所にアクセスするのに十分な時間遅延をもたらす。インバータチェーン３０６により、１／８クロックのパルス幅が短すぎる場合に、パストランジスタ３１０をバイアスするのを遅延することにより、次のアドレスをインクリメントしデコードすることができる最小の遅延が確実となる。遅延Δｔ_aの後、１／８クロックによりＮＯＲゲート３０３の出力（ＳＡＥＮ）がハイとなり、センスアンプ２００がターンオンされる。センス遅延回路３０４は１／８クロックを遅延して、ＳＡＥＮパルスが、センスアンプがメモリセルの状態を検知するのに十分な時間Δｔ_sにわたってアサートされたままであることを確実にする。１／８クロックとＳＥＡＮパルスとの相対的なタイミングは図７に示される。時刻ｔ₀においてクロックが到達し、回路３０２によって時間Δｔ₁の間遅延される。時刻ｔ₁において、ＳＥＡＮは時間Δｔ_sの間ハイとなり、センスアンプ２００をイネーブルする。時刻ｔ₂において、ＳＡＥＮはローとなり、これによりセンスアンプをターンオフする。次に、シリアル構成メモリの動作を図８のタイミングチャートに関連して説明する。チャートに示されるように、アドレスは（図１の、１／８クロック６０を介して）８番目のクロックごとに生成される。このように、あるクロック（クロック１と称する）において、アドレス遷移が開始される。上に述べたように、クロック１から少しして（図７、Δｔ_a）ＳＡＥＮはタイマ６４を介してハイにアサートされ、センスアンプ回路６６をターンオンする。ＳＡＥＮは、８ビットのアドレス指定された記憶場所が検知されるのに十分長い時間（図７、Δｔ_s）にわたってハイとなる。ＳＡＥＮは次にローとなり、検知された８ビットはセンスアップラッチ２５０の内部に保持され、保持されたデータは図８で内部データとして示される。その間、前に読出された記憶場所Ｄ_n-1からのデータビットはデータレジスタ４２からシフトアウトされ、これは図８において外部データとして示される。実際に、クロック０においてＤ_n-1のビット１がシフトアウトされる。データがデータレジスタ４２からシフトアウトされる時間のほとんどの間、ＳＥＲ／ＰＡＲはハイであることに気付き、このことが各クロックごとのストアされたビットの右シフトを実現することを図２Ａおよび図３から思い起こされたい。クロック１−７に対し、Ｄ_n-1のビット２−８はデータレジスタからシフトアウトされる。クロック７においてＤ_n-1のビット８がシフトアウトされる。また、クロック７においてＳＥＲ／ＰＡＲはクロック８にまで延長される時間、ローにアサートされる。再び図２Ａおよび図３を参照して、ＳＥＲ／ＰＡＲ上でのローにより、スイッチ４１がデータライン２１ｎからの検知されたデータをレジスタラッチ４２ｎにロードすることになる。図８に示される場合では、クロック８において、データはＤ_nである。このため、クロック８が巡ってくると、データレジスタからシフトアウトされる次のビットはＤ_nの第１のビットであり、これはクロック１−７の間（Ｄ_n-1がシフトアウトされている間）に読出されセンスアンプ２００のラッチ２５０にストアされた記憶場所である。クロック１’−７’の間、Ｄ_nからなるビットはデータレジスタからシフトアウトされる。タイミングチャートに示されるように、プロセスは繰返される。次のアドレスＡ_n+1はクロック１’において与えられ、センスアンプはターンオンされてＤ_n+1の８ビットを読出し、これはセンスアンプがターンオフされる直前にラッチ２５０にラッチされる。Ｄ_n+1ビットはクロック７’までラッチ２５０内に留まり、クロック７’においてＤ_nのビット８がシフトアウトされ、Ｄ_n+1ビットは（ローにアサートされるＳＥＲ／ＰＡＲを介して）データレジスタにロードされ、そのためクロック８’においてデータレジスタ４２からシフトアウトされる次のビットはＤ_n+1の第１のビットである。注目するに値するいくつかの点は以下のとおりである。すなわち、第１に、８個のセンスアンプ２００の各々は８番目のクロックごとにターンオンされ、アドレスをデコードしビットを検知するのに十分な時間しかオンのままでいない。タイミングチャートに示されるように、このことから、前に読出されたバイトをシフトアウトするのに必要である８クロックの間のほとんどの時間はセンスアンプをターンオフすることができる。このことで、センスアンプが引出す定常電流を大幅に低減でき、これは電力消費のかなりの削減となる。第２に、結果生じるビットストリーム出力は外部クロックと同期する。より重要なのは、ビットストリームの出力速度がセンスアンプの動作速度とは無関係であることである。これはこの発明において用いられるパイプライン処理技術によるものである。タイミングチャートに示されるように、どの一時点においても読出される記憶場所は常にビットが出力されている記憶場所の１つ先の場所である。記憶場所は常に、前に「フェッチされた」場所が出力されている間に「予めフェッチされる」。読出動作とビットストリーム出力動作とのこうした重なり合いにより、ビットストリーム速度がセンスアンプの速度から切離される。このように、先行技術の設計のようにビットストリームの速度がセンスアンプの速度により制限されることは、もはやない。むしろ、ビット速度は外部クロック周波数のみの関数である。第３に、このアーキテクチャは容易に８ビットデータより大きいデータサイズにスケールアップすることができる。たとえば、１６ビットのデータ経路を単にさらなるセンスアンプを設けることにより提供することができる。相対的なタイミングは図８に示されるものから変わることはない。このように、センス時間が８ビットをシリアルに出力するのに要する時間に近づくと考えられるより高いクロック周波数において、データサイズを１６ビットに拡張することはデータを検知できる時間のより幅の広いウィンドウをもたらすことになる。図１にはまた、この発明の実施例の変形が示される。この変形では、アドレスカウンタ４０は、外部から初期アドレスを受けるための仮想線で示される入力を含む。このことで、アドレスカウンタを記憶場所０以外の記憶場所に予め設定し、それによりビットストリームがメモリアレイ２０のどこから始まってもよいようにすることができる。これは、複数の構成ビットストリームが構成メモリにストアされていてもよく、そのためどの構成も実行時においてＦＰＧＡに送ることができるようにする再構成可能なＦＰＧＡにおいて有効である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ペイン，ジェイムズ・イーアメリカ合衆国、95005 カリフォルニア州、ボールダー・クリーク、クロウズ・ネスト・ドライブ、214 (72)発明者ハンゾー，ニアンラムチンアメリカ合衆国、95129 カリフォルニア州、サン・ノゼ、グルーウェル・プレイス、1079

Claims

【特許請求の範囲】１．メモリデバイス（１００）であって、ビットのデータストリームを出力するための単一のデータピンと、クロックパルスを受けるためのクロックピンと、複数のＮビットデータに編成されるメモリアレイ（２０）とを含み、前記メモリアレイはそのメモリアレイ内の記憶場所にアクセスをもたらすためのデコーダ（６０、６２）を有しており、前記メモリデバイスはさらにＮ番目のクロックパルスごとに記憶場所にアクセスするための手段（３２、４０、６０）と、アクセスされた記憶場所のＮビットをパラレルに検知するよう結合されるセンス回路（６６）と、記憶場所の前記Ｎビットを検知するのに十分な時間、センス回路を一時的にイネーブルするための手段（６４）と、前記センス回路からＮビットを受けるよう結合されるＮビットデータレジスタ（４２）とを含み、前記データレジスタは各クロックパルスごとに１ビットをシフトアウトするための手段を含み、前記メモリデバイスはさらに前記データレジスタから前記Ｎ番目のビットをシフトアウトすることに応答して前記センス回路から前記データレジスタへＮビットをロードするための手段（３６）と、パワーアップサイクルにおいて前記データレジスタにデータを予めロードするための手段（３４、４４）とを含み、メモリのデータは、レジスタ手段に含まれるメモリの前にアクセスされたデータの前記Ｎビットがシフトアウトされる同じ時間においてアクセスされセンスされ、メモリアクセス／検知動作およびデータ出力動作はパイプラインの態様で起こるため、前記ビットストリームのビット速度が前記センス回路の動作の速度とは無関係である、メモリデバイス。２．キャッシュレジスタ（４４）と、パワーアップシーケンスにおいて前記キャッシュレジスタにデータをロードするための手段（４８、４４ｎ）と、リセットシーケンスにおいてデータを前記キャッシュレジスタから前記データレジスタへ転送するための手段とをさらに含む、請求項１に記載のメモリデバイス。３．前記センス回路はＮ個のセンスアンプを含む、請求項１に記載のメモリデバイス。４．前記アクセスするための手段は１／Ｎ分周回路（６０）を含み、前記１／Ｎ分周回路は前記クロックパルスを受けるよう結合され、Ｎクロックごとにパルスを生じる、請求項１に記載のメモリデバイス。５．前記アクセスするための手段は、前記１／Ｎ分周回路に結合され連続したメモリアドレスのシーケンスを生成するためのアドレスカウンタ（４０）を含み、前記カウンタは前記デコーダ（６０、６２）に結合され、連続した記憶場所のシーケンスからなるビットストリームを生成する、請求項４に記載のメモリデバイス。６．前記アドレスカウンタは、前記ビットストリームが前記メモリアレイのいずれの場所から始まってもよいように、前記カウンタに初期アドレスをロードするための手段を含む、請求項５に記載のメモリデバイス。７．前記アクセスするための手段は、メモリアドレスを前記メモリデバイスの外部から受けるための手段を含み、前記受けるための手段は前記デコーダに結合され、任意の記憶場所のシーケンスからなるビットストリームを生成する、請求項１に記載のメモリデバイス。８．前記センスアンプを一時的にイネーブルするための前記手段（６４）は、記憶場所にアクセスするための前記手段に応答してイネーブルパルスをアサートするよう結合されるトリガ回路（３０３）と、記憶場所の前記Ｎビットを検知するのに必要な時間が満了した後に前記イネーブルパルスをデアサートするよう結合されるタイミング回路（３０４）とを含む、請求項１に記載のメモリデバイス。９．前記トリガ回路は、前記記憶場所がアクセスされた後に前記イネーブルパルスをアサートするため遅延回路（３０２、３０６）を含む、請求項８に記載のメモリデバイス。１０．Ｎは２の累乗である、請求項１に記載のメモリデバイス。１１．Ｎは８である、請求項１０に記載のメモリデバイス。１２．Ｎは１６である、請求項１０に記載のメモリデバイス。１３．メモリデバイスにおいて、メモリアレイ内のデータをクロック信号の周期ごとに１ビットの速度で出力する方法であって、パワーアップシーケンスにおいて前記メモリアレイからの第１のデータでデータレジスタをロードするステップと、前記クロック信号に同期して前記データレジスタに含まれる前記データをシリアルにシフトアウトし、それによってシリアルビットストリームを作るステップと、前記データレジスタに含まれる前記データの最後のビットがシフトアウトされる前に、前記メモリアレイの次のデータを読出し、前記次のデータのビットを前記データレジスタにパラレルにロードするステップと、前記シフトするステップおよびアクセスするステップを前記メモリアレイ内の他のデータに対して繰返すステップとを含み、前記次のデータは前記データレジスタに含まれる前記データの前記最後のビットがシフトアウトされるとすぐにシリアルにシフトアウトされる準備ができており、そのためビットストリームの速度はメモリからデータを読出すための時間により制限されることがなく、むしろ前記クロック信号の周期と等しい、方法。１４．前記パワーアップシーケンスにおいてキャッシュレジスタに前記第１のデータをロードするステップと、リセットシーケンスにおいて前記キャッシュレジスタに含まれるデータを前記データレジスタにロードするステップとをさらに含む、請求項１３に記載の方法。１５．次のデータを読出す前記ステップは、前記次のデータのアドレスを生成するステップと、前記次のデータの前記アドレスをデコードするステップと、センスアンプをターンオンして各ビットを同時に検知するステップと、各ビットが検知されたことを確実にするのに十分な時間が満了した後にセンスアンプをターンオフするステップとを含む、前記次のデータのＮビットを検知するステップとを含む、請求項１３に記載の方法。１６．前記センスアンプは前記デコードするステップの後にターンオンされ、前記時間は前記次のデータの１ビットを検知するための時間を含む、請求項１５に記載の方法。１７．前記センスアンプをターンオフする前に検知されたビットをラッチにストアするステップをさらに含む、請求項１５に記載の方法。１８．前記次のデータの前記アドレスを生成する前記ステップは、アドレスカウンタをインクリメントするステップであり、前記メモリアレイは順次出力される、請求項１７に記載の方法。１９．前記次のデータの前記アドレスを生成する前記ステップは、前記メモリデバイスの外部からアドレスを受けるステップを含み、前記メモリアレイの内容は非順次に出力される、請求項１７に記載の方法。２０．前記第１のデータの記憶場所のためのアドレスを受けるステップをさらに含み、前記メモリアレイは第１の記憶場所以外の場所から読出を始めることができる、請求項１３に記載の方法。２１．複数のＮビットデータとして編成されるメモリアレイにおいて、前記メモリアレイにアクセスする方法であって、（ａ）データレジスタに含まれる、前にアクセスされた記憶場所のＮビットを１ビットずつシフトアウトするステップと、（ｂ）ステップ（ａ）におけるシフトするステップの間、記憶場所のアドレスをデコードするステップと、前記記憶場所に含まれる前記Ｎビットを検知するステップとを含む記憶場所にアクセスするステップと、（ｃ）前記前にアクセスされた記憶場所の最後のビットが前記データレジスタからシフトアウトされる前にステップ（ｂ）において検知された前記記憶場所の前記Ｎビットを前記データレジスタにロードするステップと、（ｄ）その後の記憶場所に対してステップ（ａ）−（ｃ）を繰返すステップとを含む、方法。２２．前記その後の記憶場所がシーケンシャルな順番になっている、請求項２１に記載の方法。２３．記憶場所のＮビットを検知するステップの後に、検知を行なうのに用いられたセンスアンプをパワーダウンするステップを含み、前記センスアンプは前記前にアクセスされた記憶場所のビットが前記データレジスタからシフトアウトされている間の時間のほとんどにおいてパワーダウンされる、請求項２１に記載の方法。２４．ステップ（ａ）の前に、パワーアップサイクルにおいて前記メモリアレイの第１の記憶場所の内容をメモリキャッシュにストアするステップと、リセットサイクルにおいて前記キャッシュの内容を前記データレジスタにロードするステップとをさらに含む、請求項２１に記載の方法。２５．前記メモリアレイは順次アクセスされる、請求項２４に記載の方法。２６．ステップ（ａ）の前に、パワーアップサイクルにおいて開始メモリアドレスを特定しその内容をメモリキャッシュにストアするステップと、リセットサイクルにおいて前記キャッシュの前記内容を前記データレジスタにロードするステップとをさらに含む、請求項２１に記載の方法。２７．メモリアドレスをデコードする前記ステップの後に、センスアンプをターンオンして記憶場所の内容を検知するステップをさらに含む、請求項２１に記載の方法。２８．記憶場所の内容を検知した後に前記センスアンプをターンオフするステップをさらに含む、請求項２７に記載の方法。