KR20000070410A

KR20000070410A - 제로 파워 고속 구성 메모리

Info

Publication number: KR20000070410A
Application number: KR1019997006644A
Authority: KR
Inventors: 파택사로즈; 로즌데일글렌에이; 패인제임스이; 행조니앤글앰칭
Original assignee: 페레고스 조지, 마이크 로스; 아트멜 코포레이숀
Priority date: 1997-11-25
Filing date: 1998-11-19
Publication date: 2000-11-25
Also published as: CA2278615A1; DE69814590T2; WO1999027538A1; CN1244280A; DE69814590D1; EP0954864A4; NO993614D0; CN1180435C; HK1023211A1; NO993614L; MY114495A; JP2001511286A; TW430817B; EP0954864A1; EP0954864B1; US5946267A

Abstract

직렬 구성 메모리 장치(100)는 데이터를 판독하고 비트스트림을 출력하는 단계는 파이프 라인 방식으로 실행되는 구조를 포함한다. 결과적으로, 본 발명의 장치는 외부에서 제공된 클록의 주파수만을 기초로 한 비트스트림을 출력할 수 있고, 감지 증폭기 회로의 느린 동작 속도에 의해 제한받지 않는다. 캐시 수단(34, 44)은 리셋 주기동안 제1 바이트가 미리 로드되도록 제공되어 리셋 사이클이 완료되는 즉시, 장치가 비트스트림을 출력하는 것을 개시할 수 있다. 본 발명의 바람직한 실시예에서, 비트스트림은 메모리 위치 0에서 시작하고, 직렬로 액세스된 메모리 위치로 구성된다. 본 발명의 변형으로서, 비트스트림은 메모리 위치 0이 아닌 메모리 위치로부터 시작할 수 있다.

Description

제로 파워 고속 구성 메모리{ZERO POWER HIGH SPEED CONFIGURATION MEMORY}

직렬 구성 메모리는 필드 프로그래머블 게이트 어레이(FPGA) 등의 프로그램 가능 논리 장치를 초기화하는데 사용되는 장치이다. FPGA 등의 장치가 전원을 공급받으면, 각 논리 블록은 특정 논리 동작에 대해 구성되어져야만 하고, 프로그램 가능 상호 접속은 의도된 논리 기능을 충족시키기 위해 논리 블록간을 경로 설정하도록 구성되어져야만 한다. 구성 정보는 FPGA로 공급되고, 장치에 저장되는 비트스트림의 형태이고, 비트는 FPGA 소자의 논리와 경로를 나타낸다.

직렬 구성 메모리는 구성 비트스트림을 포함하는 장치이다. 직렬 구성 메모리는 PROM(프로그램 가능 판독 전용 기억 장치)이나 EEPROM(전기 소거식 PROM) 등의 메모리 어레이, 어드레스 카운터 및 프로그래밍과 리셋 제어를 제공하는 지원 논리로 구성된다. 어드레스 카운터는 클록 입력 라인과 연결되고, 클록 신호의 상승 에지나 하강 에지에서 증분된다. 카운터 출력은 FPGA로 직렬 출력되는 비트스트림을 생성하는 메모리 어레이의 각 비트를 어드레스하는 기능을 한다.

오늘날의 대부분의 개인용 전자 장치는 독립형 소스 즉, 배터리에 의해 전원을 공급받기 때문에, 어디서나 전원을 가능한 보존하는 것에 대해서 항상 관심을 기울이고 있다. 전원 소모를 최소화하는 요구는 이들 장치의 설계의 모든 면에 대해 존재한다. FPGA는 랩탑 컴퓨터, 노트패드 컴퓨터 및 셀룰러 전화기 등의 장치에서 많이 사용된다. 따라서, 구성 메모리는 전원 소모를 최소화하도록 개선될 수 있는 가능성이 있다.

현재의 FPGA의 특성은 인-시스템을 재구성하는 능력이다. 그러므로, FPGA의 기능은 시스템이 실행하는 동안 동적으로 변경될 수 있다. 이 능력은 외부 조건에 응답하여 그 동작을 적응시키는 시스템에게 고도의 융통성을 제공한다. 예를 들어, 디지털 필터로서 구성된 FPGA에서, 필터 파라미터는 그렇게 하기 위한 필요성이 검출될때, 상이한 세트의 필터 계수에서 로딩됨으로써 간단히 적응될 수 있다. 그러나, 실시간으로 FPGA를 재구성하는 데에는 시스템 기능에 나쁜 영향을 주는 지연을 발생시키지 않고 신규 구성 비트스트림을 다운로드할 수 있는 능력을 요구한다. 따라서, 고속의 동작은 구성 메모리 장치에서 향상하기 위한 또 다른 영역이다.

종래의 구성 메모리는 그 전체 콘텐트를 메모리의 제1 위치에서 개시하는 비트스트림의 형태로 출력한다. 그러나, FPGA의 시스템간(in-system) 재구성은 구성 메모리 내에 포함되고, 메모리 내의 시작 어드레스를 각각 갖는 다수의 구성 비트스트림중 어느 하나로 액세스되는 것을 요구한다. 그러므로, 임의의 시작 어드레스가 특정화될 수 있는 구성 메모리를 제공하는 것이 바람직하다. 더 일반적으로 메모리 장치를 임의로 어드레스할 수 있는 것이 바람직하다.

본 발명은 반도체 메모리 구성에 관한 것으로, 더 상세히 말하자면 직렬 구성 메모리에 관한 것이다.

도 1은 본 발명에 따른 메모리 장치의 시스템 블럭도.

도 2A∼도 2C 및 도 3은 본 발명의 데이터 캐시 방식을 설명하는 도면.

도 4는 본 발명의 메모리 어레이를 도시하는 블럭도.

도 5는 본 발명에 따른 감지 증폭기의 개략도.

도 6은 본 발명의 감지 증폭기의 동작을 도시하는 타이밍도.

도 7은 감지 증폭기와 같이 사용되는 지연 회로를 나타내는 도면.

도 8은 본 발명의 동작에 관련된 주요 신호의 타이밍도.

본 발명의 구성 메모리 장치는 전형적으로 8비트 바이트나 16비트 워드의 N비트 데이터로 구성된 메모리 어레이를 포함한다. 외부 클록 신호는 N 분할 회로에 공급되어 메모리 액세스를 초기화하는 트리거를 제공하고, 액세스된 메모리 위치의 컨텐트를 감지한다. 감지 회로는 액세스된 메모리 위치의 N비트를 병렬로 감지한다. 바람직한 실시예에서, 감지 회로는 감지되는 각 비트에 대해 하나씩, N개의 감지 증폭기를 포함한다.

감지 회로는 메모리 위치가 액세스될 때 인에이블된다. 감지 회로는 메모리 어드레스가 디코드되고 어드레스된 메모리 위치내의 N비트를 감지하는데 걸리는 시간 동안 인에이블 상태에 있다. 감지 회로가 한번에 모든 N비트에 대해 동작하기 때문에, 감지 시간은 하나의 감지 증폭기의 속도에 좌우된다. 감지 회로는 감지 증폭기가 디스에이블되는 시점과 데이터가 데이터 레지스터로 로드되는 시점 사이의 기간동안, 감지된 데이터를 유지하는 래치를 포함한다.

감지 회로는 감지된 비트를 수신하는 데이터 레지스터에 결합된다. 비트는 외부 클록과 동기하여 직렬로 시프트 아웃된다. 본 발명에 따라, 감지된 비트는 미리 저장된 데이터의 마지막 비트가 데이터 레지스터에서 시프트 아웃될 때 데이터 레지스터로 로드된다. 따라서, 감지된 데이터의 제1 비트는 다음 클록에서 이미 시프트 아웃할 준비가 되어 있다. 그 동안, 다음 메모리 위치가 액세스되어, 그 비트가 감지된다. 이것에 의해 외부 클록의 주파수와 동일한 속도로 비트의 스트림의 연속적인 출력이 된다. 더 중요하게, 이것에 의해 일반적으로 클록 속도보다 느린 감지 회로의 동작은 비트스트림 출력을 생성하는 동작으로부터 분리된다.

본 발명의 장치는 파워 업 동안, 메모리로부터 데이터 레지스터에 제1 데이터를 미리 로딩하는 수단을 더 포함한다. 이는 다음 데이터가 액세스되고 감지되는 동안 데이터가 시프트 아웃되도록 데이터 레지스터를 초기화한다. 바람직한 실시예에서, 캐시 레지스터에는 메모리로부터 데이터가 로드되고, 이 데이터는 캐시 메모리로부터 데이터 레지스터에 순차적으로 로드된다.

본 발명의 바람직한 실시예에서, 어드레스 카운터는 매 N번째 클록마다 어드레스를 제공하기 위해 N분할 회로에 결합된다. 어드레스 카운터가 메모리를 액세스하기 위해 디코더에 공급되어, 메모리가 순차 액세스되게 한다. 여러 바람직한 실시예에서, 어드레스 카운터를 초기화하는 수단이 구비되어 메모리 어레이의 판독은 어레이내의 어디에서나 개시될 수 있다. 이 특성은 메모리 어레이내의 어떤 위치로부터도 비트스트림의 판독이 개시될 수 있도록 한다. 또 다른 변형 실시예에서, 어드레스 카운터는 외부적에서 제공된 어드레스를 수신하는 수단으로 대체된다. 이것에 의해 외부 장치가 인에이블되어 임의의 시퀀스의 메모리 위치로 구성된 비트스트림을 생성한다.

도 1을 참조하면, 본 발명에 따른 직렬 구성 메모리 장치(100)는 전형적으로 8비트 바이트의 어레이로 구성된 메모리 어레이(20)를 포함한다. 어레이에 대한 선택적인 데이터 크기는 예컨대, 16비트 워드가 대시 사용될 수 있다. 일반적으로, 본 발명은 N비트 데이터 크기로 동작하는 것이 가능하며 N은 바람직하게는 2의 제곱이다.

어드레스 카운터(40)는 메모리 위치의 어드레스를 디코딩하기 위한 디코더를 포함하는 메모리 어레이(20)로 공급된다. 어드레스 카운터(40)는 8분할 회로(÷8)(60)의 출력에 의해 클록된다. ÷8 회로는 외부 클록(EXTERNAL CLOCK)의 매 8번째 사이클의 펄스를 제공하도록 외부에서 제공된 클록 신호에 의해 구동된다. 도 1은 외부 클록에 의해 제공된 연속 클록 펄스와 ÷8 회로에 의해 생성된 결과 펄스를 도시한다. 따라서, 어드레스의 스트림은 매 8번째 클록마다 하나의 어드레스의 비율로 메모리 어레이(20)에 공급된다. 다시 일반적인 경우에서, 회로는 N비트 데이터 크기에 대해 N분할된 회로로서, 어드레스를 매 N번째 클록에서 생성한다. ÷8 회로에 의해 구동되는 기록 제어 모듈(32)은 판독과 기록 동작을 위해 메모리 어레이를 시그널링한다. 또한, 기록 제어 모듈은 데이터 레지스터 컨트롤러(36)를 시그널링하여 어레이(20)로부터 판독된 데이터를 데이터 레지스터(42)에 래치한다.

메모리 어레이(20)는 병렬의 8비트 데이터 경로(21)를 통해 데이터 레지스터(42)로 액세스된 8비트의 바이트를 출력한다. 전술한 바와 같이, 데이터 레지스터 컨트롤러(36)는 데이터 레지스터를 동작시켜서, 메모리(20)로부터 판독된 바이트(또는 N비트 데이터)를 데이터 레지스터(42)로 병렬로 로드하고, 직렬 데이터 출력(SERIAL DATA OUTPUT) 라인에서 8비트를 직렬로 시프트 아웃하여 비트의 스트림으로서 메모리(20)의 컨텐트를 출력한다. 직렬 데이터 출력 라인은 예컨대, FPGA(도시 생략)와 같은 외부 장치로 비트스트림을 구동시키는 직렬 데이터 버퍼(50)로 공급한다. 또한, 직렬 데이터 버퍼(50)는 구성 메모리 장치의 프로그래밍을 달성하기 위해 메모리 어레이(20)내로 기록되어 지는 데이터를 수신한다. 기록 제어 모듈(32)과 데이터 레지스터 컨트롤러(36)는 데이터 레지스터(42)와 함께 동작하여 직렬 데이터 입력(SERIAL DATA INPUT) 라인으로부터 직렬로 데이터를 시프트 인하고, 메모리(20)로 시프트 인된 데이터를 병렬로 기록한다.

본 발명의 구성 메모리 장치는 파워 업 시퀀스동안 데이터의 바이트를 수신하고, 리셋 시퀀스동안 캐시 레지스터(44)에 미리 저장된 바이트를 데이터 레지스터(42)에 로드하도록 결합된 캐시 레지스터(44)를 더 포함한다. 캐시 레지스터 컨트롤러(34)는 캐시 레지스터를 제어하여 이하에 설명되는 바와 같은, 이들 동작을 실행한다.

도 2A를 참조하여, 데이터 레지스터(42)와 캐시 레지스터(44)는 일련의 1비트 스테이지를 포함한다. 각 스테이지(45)는 1비트 레지스터(42n) 및 1비트 캐시 래치(44n)를 포함한다. 캐시 래치(44n)는 레지스터(42n)의 출력으로부터 그 입력을 수신한다. 캐시 로드(CACHE LOAD) 제어 신호는 캐시 래치를 인에이블 하여 입력 라인에 나타나는 데이터를 저장한다. 캐시 래치의 출력은 스위치(43)의 입력으로 공급된다. 도 2B는 캐시 로드 신호에 의해 제어된 전송 게이트에 의해 게이트된 래치 회로 액세스를 포함하는 캐시 래치(44n)에 대한 전형적 회로를 도시한다.

레지스터(42n)는 스위치(41, 43)로부터 입력을 수신하고, 프리셋(PRESET) 제어 입력부를 포함한다. 스위치(41)는 데이터 라인(DATA LINE)(21n) 및 직렬 데이터 인(SERIAL DATA IN)으로부터 데이터를 수신하고, 직렬/병렬 제어 라인에 의해 스위치된다. 스위치(41)의 출력은 레지스터(42n)의 데이터 인(DATA IN)에 공급된다. 스위치(43)는 캐시 래치(44n) 및 데이터 라인(21n)으로부터 데이터를 수신하고, 캐시 판독(CACHE READ) 제어 라인에 의해 스위치된다. 스위치(43)의 출력은 레지스터(42n)의 프리셋 인(PRESET IN)에 공급된다. 레지스터(42n)는 외부 클록(도시 생략)에 의해 클록된다. 레지스터(42n)의 출력은 직렬 데이터 아웃 라인에 공급되고, 전술한 바와 같이 캐시 래치(44n)로 공급된다. 또한, 레지스터(42n)의 출력은 기록/판독(WRT/RD) 제어 라인에 의해 제어되는 패스 트랜지스터(48)를 통해 데이터 라인(21n)에 다시 공급된다.

프리셋(PRESET) 제어 입력은 모두 캐시 컨트롤러(34)로부터 발생된 핀(PIN) 리셋 신호와 캐시 로드(CACHE LOAD) 신호를 수신하는 OR 게이트(46)의 출력에 의해 구동된다. 프리셋 제어는 레지스터(42n)가 데이터 인 입력이 아닌 프리셋 인 입력으로부터 데이터를 래치하도록 한다. 레지스터(42n)로 래치되는 것을 추가하여, 프리셋 제어는 프리셋 인(PRESET IN) 입력을 레지스터의 출력으로 전송한다. 그 이유는 이하에서 명백하게 설명된다. 레지스터(42n)용의 전형적인 회로는 도 2C에서 도시되어 있다.

데이터 레지스터(42)와 캐시 레지스터(44)(도 1)는 도 3에 도시된 방식으로 8개의 1비트 스테이지(45)를 서로 결합함으로써 구성된다. 예컨대, 데이터 레지스터(42)는 하나의 레지스터(42n)의 직렬 데이터 아웃을 다음 레지스터의 직렬 데이터 인에 결합함으로써 형성된다. 메모리 어레이(20)(도 1)로부터의 8비트 데이터 경로(21)는 스테이지(45)의 데이터 라인(21n)을 포함한다. 데이터 레지스터(42)의 직렬 데이터 아웃(도 1)은 최하위 비트를 유지하는 스테이지의 직렬 데이터 아웃(SERIAL DATA OUT) 라인으로부터 도출되며, 데이터 레지스터의 직렬 데이터 입력(SERIAL DATA INPUT)은 최상위 비트를 포함하는 스테이지의 직렬 인(SERIAL IN)이다. 모든 제어 라인은 각 스테이지에 대해 공통이다.

데이터 레지스터(42)와 캐시 레지스터(44)는 4가지의 주요한 태스크를 실행한다; 데이터 레지스터는 액세스된 메모리 위치로부터 병렬 방식으로 데이터를 수신한다; 데이터 레지스터에 저장된 데이터는 직렬 출력 라인에서 직렬로 시트프 아웃된다; 메모리 어레이(20)에 저장될 데이터는 직렬 입력 라인으로부터 직렬로 시프트 인된다; 데이터는 메모리 위치로 기록될 때, 병렬 방식으로 메모리 어레이(20)내의 8개의 데이터 인 버퍼(도시 생략)에 제공된다.

태스크 1; 액세스된 메모리 위치로부터 데이터를 로딩하는 것은 병렬 판독 동작과 관련된다. 이것은 데이터 레지스터(42)를 포함하는 각 1비트 스테이지(45)의 기록/판독 및 직렬/병렬 제어 라인에 로우(LO)를 출력함으로써 달성된다. 기록/판독 제어 라인 상의 로우는 패스 트랜지스터(48)를 오프하여, 메모리(20)로부터의 출력은 데이터 라인(21n)을 통해 스위치(41, 43)로 공급한다. 또한, 직렬/병렬 제어 라인 상의 로우는 데이터 라인(21n)을 레지스터(42n)의 데이터 인으로 스위치한다. 핀 리셋 및 캐시 로드 라인은 로우이기 때문에 레지스터가 프리셋 인보다는 데이터 인으로부터 데이터를 클록한다.

태스크 2; 데이터 레지스터(42)에 포함된 데이터의 직렬 시프트는 논리 로우를 기록/판독 제어 라인 상으로 출력하고 논리 하이(HI)를 직렬/병렬 제어 라인 상에 출력함으로써 달성된다. 기록/판독 제어 라인은 직렬 데이터 아웃을 데이터 라인(21n)으로부터 분리하도록 패스 트랜지스터(48)를 오프한다. 직렬/병렬 제어 라인은 외부 클록의 각 순간이 하나의 레지스터(42n)로부터 다음으로 데이터의 시프트 전파을 달성하도록 이전의 레지스터(42n)로부터 직렬 데이터 인을 스위치한다.

태스크 3; 직렬 데이터 입력(도 1)으로부터 직렬로 시프트된 입력은 데이터 레지스터 내로 데이터를 직렬로 클록하기 위해 하이를 직렬/병렬 제어 라인 상에 출력할 것을 요구한다. 기록/판독 제어 라인은 패스 트랜지스터(48)를 오프하도록 로우를 출력하여 레지스터(42n)의 출력이 데이터 라인(21n)으로부터 분리된다.

태스크 4; 데이터 레지스터로 시프트된 데이터는 하이를 기록/판독 제어 라인 상에 출력함으로써 메모리(20)에 기록된다. 기록될 데이터가 각 레지스터(42n)의 출력에 있기 때문에, 패스 트랜지스터(48)를 온하는 것에 의해 데이터가 병렬 방식으로 메모리 어레이(20)의 데이터 인 버퍼(도시 생략)에 제공된다.

메모리 장치의 파워 업(파워 온 리셋) 시퀀스와 외부에서 구동된 메모리 장치의 리셋 시퀀스 동안, 데이터 레지스터와 캐시 레지스터(42, 44)는 상이한 방식으로 동작한다. 도 2를 다시 참조하여, 파워 온 리셋(POR) 사이클 동안, 캐시 판독에는 로우가 출력되고, 캐시 로드에는 하이가 출력된다. 캐시 판독은 데이터 라인(21n)을 레지스터(42n)의 프리셋 인으로 스위치한다. 캐시 로드는 프리셋 인을 레지스터(42n)으로 로드한다. 도 2C와 관련하여 전술된 바와 같이, 프리셋을 출력함으로써 프리셋 인이 레지스터(42n)의 출력에 직접 결합한다. 또한, 캐시 로드에 하이가 출력되는 경우에는 프리셋 인이 캐시 래치(44n)로 로드된다(도 2A 및 도 2B 참조). 따라서, 데이터의 제1 바이트(일반적으로 메모리 위치 0에 포함된 바이트)가 POR 사이클 동안 감지될 때, 8비트 데이터 경로(21)(도 1)에 제공되어, 각 데이터 라인(21n)으로 공급되고, 데이터 레지스터(42) 및 캐시 레지스터(44)를 각각 포함하는 레지스터(42n) 및 캐시 래치(44n)로 로드된다. 이 동작은 동기되며, 캐시 로드는 로우가 될 때, 데이터 레지스터(42)( 및 캐시 레지스터)는 제1 바이트를 포함한다. 제1 클록이 나타나면, 데이터 레지스터(42)는 바이트로 미리 로드되고, 데이터를 시프트 아웃할 준비가 되어 있다.

외부에서 구동된 리셋 사이클 동안, 제1 바이트를 감지하고 데이터 레지스터(42)에 로드할 시간이 충분하지 않다. 일반적으로, 리셋 사이클은 장치가 그 비트스트림을 출력하도록 준비하기 전에 완료되는데, 몇 ㎲(마이크로초) 정도를 요구하는 POR 사이클에 비교하여, 약 수 나노초(예를 들어 20 ㎱)로 완료된다. 그러나, 캐시 레지스터(44)는 POR 사이클 동안 제1 바이트로 미리 로드되어 있다. 따라서, 캐시 판독에는 하이가 출력되어, 프리셋 인은 캐시 래치(44n)의 출력을 수신하도록 스위치된다. 핀 리셋(캐시 컨트롤러(34)를 통해)에는 하이가 출력되어 레지스터(42n)는 데이터 인이 아닌 프리셋 인으로부터 입력을 로드한다. 메모리 위치를 액세스하고 데이터 레지스터(42)로 로드될 바이트를 감지하는 대신에, 제1 바이트는 리셋 사이클 동안 캐시 레지스터(44)로부터 직접 로드되고, 동작은 리셋 사이클이 완료하는 시간 내에 달서될 수 있다. 다시 말해, 이는 비동기적 동작이고, 핀 리셋 조건이 클리어된 직후, 데이터 레지스터(42)는 캐시된 바이트를 유지하고 미리 클록된다.

도 4를 참조하여, 메모리 어레이(20)는 부동 게이트 장치의 어레이와 같은, 복수의 프로그램 가능 메모리 셀을 갖는 셀 어레이(20')를 포함하는 것이 도시되어 있다. X 디코더 및 Y 디코더(60, 62)는 어드레스를 수신하고, 셀 어레이(20')내의 메모리 위치를 액세스하기 위해 필요한 디코딩 논리를 제공한다. Y-디코더의 출력은 병렬로 동작하는 8개의 감지 증폭기열(도 5에 도시)을 포함하는 감지 증폭기 회로(66)로 공급된다. 본 발명에 따라, Y-디코더는 병렬 방식으로 액세스된 메모리 위치의 모든 N비트(예컨대, 8비트)를 감지 증폭기 회로(66)에 공급하여, 비트를 병렬로 감지한다. 감지 회로의 출력은 데이터 라인(21)을 통해 데이터 레지스터(42)에 결합된다. 타이머(64)는 감지 회로를 온, 오프하도록 인에이블 신호 SAEN을 제공하고, ÷8 클록에 의해 구동되고 있다. 직렬/병렬 제어 라인은 감지 증폭기로부터 판독된 데이터를 데이터 레지스터(42)에 래치한다.

도 5는 감지 증폭기(66)를 포함하는 증폭기(200)를 더 상세히 도시한다. 트랜지스터(T13-T17)는 차동 증폭기 스테이지(230)를 포함한다. 차동 증폭기(230)의 메모리 셀측에는, 전압 기준부(2210) 및 트랜지스터(T1, T2)를 포함하는 전류/전압 스테이지가 있다. 유사하게, 기준 셀측에는 전압 기준분(220) 및 트랜지스터(T7, T8)를 포함하는 전류/전압 스테이지가 있다. 차동 증폭기의 출력(231)(예를 들어, 감지된 비트)은 패스 트랜지스터(256)를 통해 공급되어 래치(250)에 저장된다. 래치의 출력은 직렬/병렬 라인에 의해 온이 되는 전송 게이트(254)를 통해 감지 증폭기 출력 라인(21n)에 결합된다.

본 발명에 따라, 감지 증폭기(200)는 감지 증폭기 인에이블 회로(270)를 더 포함한다. 인에이블 회로는 도 4에 도시된 타이머(64)로부터 발생된 감지 증폭기 인에이블 신호 SAEN에 의해 구동된다. 인에이블 회로는 지연 커패시터(C1/C2, C3/C4)쌍이 그 사이에 결합된 인버터(I1-I4)열을 포함한다. 인에이블 회로(270)의 출력(271)은 도 5에 도시된 방식으로 래치(250)로 라인간(in-line) 결합된 전송 게이트(트랜지스터 쌍(252)과 인버터(15)로 구성)를 동작시킨다. 또한, 출력(271)은 패스 트랜지스터(256)의 게이트를(인버터(I5)를 통해) 구동한다.

인에이블 회로(270)에 대해, SAEN 신호는 NAND 게이트(G1)의 입력 B 및 인버터(I1)로 직접 공급된다. 인버터(I1)의 출력은 P-채널 트랜지스터(246)의 게이트 및 인버터(242)로 공급된다. 인버터(I1)는 트랜지스터(246) 및 인버터(242)를 동시에 온 및 오프한다. 인버터(I2)의 출력은 N-채널 트랜지스터(T4, T10)를 스위치한다. 인버터(I4)의 출력은 NAND 게이트(G1)의 입력 A로 공급된다. 지연 커패시터로 인해, 입력 A에 도달한 신호는 입력 B에서의 신호에 비해 지연 커패시터의 용량값에 기초한 시간만큼 지연되는데, 인버터(I1∼I4)의 지연의 일부에 해당한다.

감지 증폭기(200)의 동작은 도 5와 도 6의 타이밍도를 참조하여 설명된다. 도 5를 참조하여 파워 업 시퀀스 동안 SAEN 신호가 로우에서 하이로 변화할 때, 인버터 I1로부터의 신호는 로우가 되고 그에 따라, 트랜지스터(246)는 온으로 되어, 트랜지스터 T1, T6, T7, T12에 Vcc가 공급된다. 인버터 I1은 인버터(242)를 통해 트랜지스터 T17을 온으로 하고, 접지로 경로를 제공함으로써 차동 증폭기(230)를 인에이블한다. 짧은 지연 후에, 인버터 I2의 출력은 하이가 된다. 이것에 의해 트랜지스터 T4, T10은 온이 되어, 전압 기준 스테이지 (210, 220)을 온한다. 이 때, 감지 증폭기에 대한 파워 업 시퀀스가 완료된다. 이 파워 업 시퀀스는 비동력 단계에서 동력 단계로 감지 증폭기의 전환을 보증하여, 감지 증폭기 출력(21)에서 나타날 수 있는 과도 현상을 회피한다.

도 6을 참조하여, 파워 업시, NAND 게이트 G1의 입력 A, B에 나타나는 입력 신호의 타이밍도를 설명한다. 시간 t0의 이전 및, t0 후의 기간 Δt 동안, NAND 게이트 G1은 A 및 B가 모두 로우이기 때문에, 하이가 된다. 그러므로, 래치(250)는 전송 게이트(252)에 의해 온의 상태를 유지할 수 있다. 동시에, 패스 트랜지스터(256)가 오프이기 때문에, 래치(250)는 차동 증폭기의 출력(231)으로부터 분리된다. 지연 커패시터 C1∼C4로 인해, 입력 A에서의 신호는 입력 B에서의 신호에 후속하여 도달하며 그에 따라 게이트 G1은 시간 t1까지 즉, SAEN이 하이가 된 후 Δt 단위로 하이를 유지한다. t1에서, 게이트 G1은 로우가 되어 전송 게이트(252)를 오프하며 그에 따라 래치를 클리어하고 디스에이블한다. 패스 트랜지스터(256)는 온이 되어 차동 증폭기(230)의 출력을 래치로 접속한다. 지연 경로는 래치의 상태(이전에 감지된 데이터)가 감지 증폭기가 완전히 전력을 공급받을 때까지 유지된다.

이어서, 감지 증폭기가 SAEN이 하이에서 로우로 변화할 때 파워 다운 시퀀스를 시작하는 시점을 고려한다. 도 5를 다시 참조하면, 인버터 I1의 출력은 하이가 되어 트랜지스터(246)를 오프하고, 그에 따라 트랜지스터 T1, T6, T7 및 T12로부터 Vcc를 제거한다. 또한, 트랜지스터 T17은 오프가 되어(인버터(242)를 통해), 차동 증폭기(230)를 디스에이블시킨다. 인버터(I2)의 출력은 로우가 되어 트랜지스터 T4, T10을 오프하고, 전압 기준 스테이지(210, 220)을 중단시킨다. 이 때, 감지 증폭기에 대한 파워 다운 시퀀스는 완료된다.

도 6을 참조하여, 시간 t2에서 NAND 게이트 G1으로 직접 결합되는 B 입력에서의 신호는 지연 없이 SAEN을 따른다. 이것에 의해 SAEN이 로우가 되는 즉시, G1은 하이로 변화한다. 차동 증폭기(231)는 전송 게이트가 온이 되는 것에 의해 래치(250)에 래치된다. 동시에, 패스 트랜지스터(256)가 오프되어 래치(250)는 전술한 바와 같이 파워 다운될 때 감지 증폭기 회로의 나머지로부터 분리된다. 그러므로, 감지된 데이터는 감지 증폭기의 파워 다운이 완료되기 전에 저장된다. 또한, 래치로부터의 감지 증폭기 출력(231)을 분리함으로써, 파워 다운 시퀀스동안 발생할 수 있는 과도 현상이 래치의 상태를 저하시키지 않는다.

도 7은 도 4에 도시된 타이밍 회로(64)를 상세히 도시한다. SAEN 신호는 NOR 게이트(303)의 출력으로서 도 7에 도시된 회로로부터 발생한다. NAND 게이트(301)는 인에이블링 신호 EN이 하이가 될 때, 타이밍 회로를 인에이블한다. NAND 게이트(301)에서 수신된 입력 ÷8 클록 신호는 시간 Δta 동안 디코더 지연 회로(302)에 의해 지연된다. 디코더 지연(302)은 감지 증폭기(200)를 실제로 인에블하기 전에 어드레스 레지스터(40)(도 1)를 증분하고 어드레스 디코더(60, 62)(도 4)가 메모리 위치에 액세스할 수 있는 충분한 시간 지연을 제공한다. 인버터 체인(306)은 ÷8 클록의 펄스 폭이 너무 짧은 상황에서 패스 트랜지스터(310)의 바이어싱을 지연함으로써, 다음 어드레스를 증분시키고 디코딩할 수 있는 최소 지연을 보장한다.

지연 Δta후에, ÷8 클록은 NOR 게이트(303)의 출력(SAEN)이 하이가 되게 ㅏ여, 감지 증폭기(200)를 온한다. 감지 지연 회로(304)는 감지 증폭기가 메모리 셀의 상태를 감지하기에 충분한 Δts 주간 동안 SAEN 펄스가 출력된 상태를 유지하는 것을 보장한다.

÷8 클록과 SAEN 펄스 사이의 관련 타이밍은 도 7에 도시된다. 시간 t₀에서 클록이 도달하고, 기간 Δt₁동안 회로(302)에 의해 지연된다. 시간 t₁에서, SAEN은 기간 Δts동안 하이가 되어, 감지 증폭기(200)를 인에이블한다. 시간 t₂에서, SAEN은 로우가 되어 그에 따라, 감지 증폭기가 오프한다.

직렬 구성 메모리의 동작은 도 8의 타이밍도를 참조하여 설명된다. 도 8에 나타낸 바와 같이, 어드레스는 매 8클록(도 1의 ÷8 클록(60)을 통해)마다 생성된다. 그러므로, 임의의 클록(클록 1이라 칭함)에서, 어드레스 변화가 개시된다. 전술한 바와 같이, 클록 1후의 짧은 기간(Δta, 도 7) 동안, SAEN은 타이머(64)를 통해 하이가 되어 감지 증폭기 회로(66)를 온한다. SAEN은 어드레스된 메모리 위치의 8비트를 감지하기에 충분히 긴 기간(Δts, 도 7)동안 하이이다. SAEN은 로우가 되고, 8개의 감지된 비트는 감지 증폭기 래치(250)에서 내부적으로 유지되며, 유지된 데이터는 INT 데이터로서 도 8에 도시된다.

그 동안 이전에 판독된 메모리 위치 D_n-1으로부터의 데이터 비트는 도 8에 도시된 EXT 데이터로서 데이터 레지스터(42)로부터 시프트 아웃된다. 실제로는 클록 0에서, D_n-1의 비트 1이 시프트 아웃된다. 데이터가 데이터 레지스터(42)로부터 시프트 아웃되는 대부분의 시간 동안 직렬/병렬 라인은 하이이며, 도 2A 및 도 3으로부터 이것이 각 클록에서 저장된 비트의 오른쪽 시프트를 달성한다.

클록 1∼7 동안, D_n-1의 비트 2∼8은 데이터 레지스터에서 시프트 아웃된다. 클록 7에서, D_n-1의 비트 8은 시프트 아웃된다. 또한, 클록 7에서 직렬/병렬 라인은 클록 8로 연장하는 기간 동안 로우로 어스트된다. 도 2A 및 도 3을 다시 참조하면, 직렬/병렬 라인 상의 로우는 스위치(41)가 감지된 데이터를 데이터 라인(21n)에서 레지스터 래치(42n)로 로드하도록 한다. 도 8에 도시된 경우에서는 클록 8에서, 데이터는 D_n이다. 그러므로, 클록 8이 근접하게 다가올 때, 데이터 레지스터에서 시프트 아웃되는 다음 비트는 D_n의 제1 비트 즉, 클록 1∼7 동안(D_n-1이 스프트 아웃되는 동안) 판독되고 감지 증폭기(200)의 래치(250)에 저장된 메모리 위치이다.

클록 1'∼7'동안, D_n을 포함하는 비트는 데이터 레지스터에서 시프트 아웃된다. 타이밍도에 나타낸 바와 같이, 프로세스가 반복된다. 다음 어드레스 A_n+1이 클록 1'에서 제공되고, 감지 증폭기는 온이 되어 D_n+1의 8비트를 판독하고, 감지 증폭기를 오프하기 바로 전에 래치(250)로 래치된다. D_n의 비트 8이 시프트 아웃되고, D_n+1비트가 데이터 레지스터에 로드(직/병렬 라인이 로우가 되는 것에 의함)되는 시점인 클록 7'까지 D_n+1비트가 래치(250)에 유지되어, 클록 8'에서는 데이터 레지스터(42)에서 시프트 아웃되는 다음 비트는 D_n+1의 제1 비트이다.

몇가지 중요점을 요약하면: 첫번째로, 8개의 감지 증폭기(200) 각각은 매 8번째 클록마다 온이 되고, 어드레스를 디코딩하고 비트를 감지하기에 충분한 기간만 유지한다. 타이밍도에 나타낸 바오 같이, 이것은 감지 증폭기가 이전에 판독된 바이트를 시프트 아웃하는데 필요한 8 클록 동안, 대부분의 시간 오프되게 한다. 이는 감지 증폭기에 의해 나타나는 안정 상태 전류를 크게 감소시켜 전원 소모가 상당히 감소한다.

두번째로, 결과적인 비트스트림 출력은 외부 클록과 동기된다. 더 중요한 것은, 비트스트림의 출력 속도가 감지 증폭기의 동작의 속도와는 무관하다는 것이다. 이는 본 발명에 사용된 파이프 라인 프로세싱 기술에 따른 것이다. 타이밍도에 나타낸 바와 같이, 어떤 시점에서 판독되는 메모리 위치는 항상 비트가 출력되는 메모리 위치 앞의 위치이다. 메모리 위치는 이전에 '페치된' 위치가 출력되는 동안 항상 '프리-페치'된다. 이는 판독 동작과 비트스트림 출력 동작의 오버랩에 의해 비트스트림의 속도는 감지 증폭기의 속도로부터 분리된다. 따라서, 비트스트림의 속도는 종래의 설계와 같이, 감지 증폭기의 속도에 의해 더이한 제한받지 않는다. 또한, 비트율은 외부의 클록 주파수와만의 함수이다.

세번째로, 이러한 구조는 8비트 데이터보다 더 큰 데이터 사이트에 대해 용이하게 스케일 업할 수 있다. 예컨대, 16 비트 데이터 경로는 추가의 감지 증폭기를 제공함으로써 간단하게 구성될 수 있다. 관련 타이밍은 도 8에 도시된 것과 동일하다. 그러므로, 더 높은 클록 주파수에서, 감지 시간이 8비트를 직렬로 출력하는데 걸리는 시간에 근접한 것을 고려하면, 16 비트로 데이터 크기를 확장함으로써 데이터가 감지되는 동안 시간창이 더 넓어진다.

도 1은 또한 본 발명의 실시예의 변형을 도시한 것이다. 이 실시예의 변형에서, 어드레스 카운터(40)는 외부 소스로부터 초기 어드레스를 수신하는, 점선으로 나타난 입력을 포함한다. 이는 메모리 위치 0이 아닌 메모리 위치로 어드레스 카운터를 미리 설정하여, 비트스트림은 메모리 어레이(20)내의 어느곳에서도 개시할 수 있다. 이는 다중 구성 비트스트림이 재구성 메모리에 저장될 수 있어 임의의 구성이 실행 시간에 FPGA로 전송될 수 있는 재구성 가능 FPGA에 유용하다.

Claims

데이터스트림의 비트를 출력하는 하나의 데이터 핀과;

클록 펄스를 수신하는 클록 핀과;

복수의 N비트 데이터로 구성되고, 메모리 어레이의 메모리 위치에 대한 액세스를 제공하는 디코더(60,62)를 포함하는 메모리 어레이(20)와;

N번째 클록 펄스마다 메모리 위치를 액세스하는 액세스 수단(32, 40, 60)과;

액세스된 메모리 위치의 N비트를 병렬 방식으로 감지하도록 결합된 감지 회로(66)와;

메모리 위치의 N비트를 감지하는데 충분한 기간 동안 상기 감지 회로를 일시적으로 인에이블하는 수단(64)과;

상기 감지 회로로부터 N비트를 수신하도록 결합되고, 각 클록 펄스에서 비트를 시프트 아웃하는 수단을 포함하는 N비트 데이터 레지스터(42)와;

상기 데이터 레지스터의 N비트 시프트 아웃에 응답하여 상기 감지 회로로부터의 N비트를 상기 데이터 레지스터에 로드하는 수단(36)과;

파워 업 사이클 동안 상기 데이터 레지스터에 데이터를 미리 로드하는 수단(34, 44)을 포함하며;

상기 레지스터 수단에 포함되고 이전에 액세스된 N비트의 메모리 데이터가 시프트 아웃되는 동안 메모리 데이터가 액세스 및 감지되고, 상기 메모리 액세스/ 감지 동작 및 데이터 출력 동작은 파이프라인 방식으로 실행되어 상기 비트스트림의 비트율은 상기 감지 증폭기의 동작 속도와 무관한 것을 특징으로 하는 메모리 장치(100).
제1항에 있어서, 캐시 레지스터(44) 및 상기 파워 업 시퀀스 동안 데이터를 캐시 레지스터에 로드하는 수단(48, 44)과, 리셋 시퀀스 동안 상기 캐시 레지스터로부터의 데이터를 상기 데이터 레지스터에 전송하는 수단을 더 포함하는 것인 메모리 장치.
제1항에 있어서, 상기 감지 회로는 N개의 감지 증폭기를 포함하는 것인 메모리 장치.
제1항에 있어서, 상기 액세스 수단은 매 N개의 클록마다 펄스를 생성하는 클록 펄스를 수신하도록 결합되는 N분할 회로(60)를 포함하는 것인 메모리 장치.
제4항에 있어서, 상기 액세스 수단은 N분할 회로에 결합되어 연속적인 메모리 어드레스의 시퀀스를 생성하는 어드레스 카운터(40)를 포함하고, 상기 카운터는 연속적인 메모리 위치의 시퀀스로 구성된 비트스트림을 생성하는 디코더(60, 62)에 결합된 것인 메모리 장치.
제5항에 있어서, 상기 어드레스 카운터는 초기 어드레스를 카운터로 로드하여 비트스트림이 메모리 어레이의 임의의 위치로부터 개시될 수 있도록 하는 수단을 포함하는 것인 메모리 장치.
제1항에 있어서, 상기 액세스 수단은 메모리 장치의 외부 소스로부터 메모리 어드레스를 수신하며, 임의의 메모리 위치의 시퀀스로 구성된 비트스트림을 생성하는 디코더에 결합된 수신 수단을 포함하는 것인 메모리 장치.
제1항에 있어서, 상기 감지 증폭기를 일시적으로 인에이블하는 수단(64)은 메모리 위치를 액세스하는 수단에 응답하여 인에이블 펄스를 출력하도록 결합된 트리거 회로(303) 및 메모리 위치의 N비트를 감지하는데 필요한 기간의 만료 후에 상기 인에이블 펄스를 출력하지 않도록 결합된 타이밍 회로(304)를 포함하는 것인 메모리 장치.
제8항에 있어서, 상기 트리거 회로는 상기 메모리 위치가 액세스된 후 상기 인에이블 펄스를 출력하는 지연 회로(302, 306)를 포함하는 것인 메모리 장치.
제1항에 있어서, 상기 N은 2의 제곱인 것인 메모리 장치.
제10항에 있어서, 상기 N은 8인 것인 메모리 장치.
제10항에 있어서, 상기 N은 16인 것인 메모리 장치.
메모리 장치에서 클록 신호의 주기당 1비트의 비율로 메모리 어레이로 데이터를 출력하는 방법에 있어서,

파워 업 시퀀스동안 상기 메모리 어레이로부터 제1 데이터를 데이터 레지스터에 로드하는 단계와;

클록 신호와 동기하여 상기 데이터 레지스터에 포함된 데이터를 직렬로 시프트 아웃하여 직렬 비트스트림을 생성하는 단계와;

상기 데이터 레지스터에 포함된 데이터의 마지막 비트가 시프트 아웃되기 전에, 메모리 어레이에서 다음 데이터를 판독하고 상기 다음 데이터의 비트를 병렬 방식으로 상기 데이터 레지스터에 로드하는 단계와;

메모리 어레이내의 다른 데이터에 대해 상기 시프트 및 액세스 단계를 반복하는 단계를 포함하며,

상기 다음 데이터는 상기 데이터 레지스터에 포함된 데이터의 마지막 비트가 시프트 아웃된 직후에 직렬로 시트프 아웃될 준비가 되어 있으며, 그에 따라 비트스트림의 속도가 메모리로부터 데이터를 판독하는 시간에 의해 제한받지 않고 클록 신호의 주기와 동일한 것을 특징으로 하는 방법.
제13항에 있어서, 상기 파워 업 시퀀스 동안 상기 제1 데이터를 캐시 레지스터에 로드하고, 리셋 시퀀스 동안 상기 캐시 레지스터에 포함된 데이터를 상기 데이터 레지스터에 로드하는 단계를 더 포함하는 것인 방법.
제13항에 있어서, 상기 다음 데이터를 판독하는 단계는,

상기 다음 데이터의 어드레스를 생성하는 단계와;

상기 다음 데이터의 어드레스를 디코딩하는 디코딩 단계와;

상기 다음 데이터의 N비트를 감지하는 단계를 포함하며,

상기 다음 데이터의 N비트 감지 단계는 상기 감지 증폭기를 온으로 하여 상기 각 비트를 동시에 감지하는 단계와, 상기 각 비트가 감지되는 것을 보장하기에 충분한 기간의 만료 후에 상기 감지 증폭기를 오프하는 단계를 포함하는 것인 방법.
제15항에 있어서, 상기 감지 증폭기는 상기 디코딩 단계에 후속하여 온이 되고, 상기 기간은 상기 다음 데이터의 1비트를 감지하는 시간을 포함하는 것인 방법.
제15항에 있어서, 상기 감지 증폭기가 오프하기 전에 상기 감지된 비트를 래치에 저장하는 단계를 더 포함하는 것인 방법.
제17항에 있어서, 상기 다음 데이터의 어드레스를 생성하는 단계는 어드레스 카운터를 증분하는 단계이며, 이에 따라 상기 메모리 어레이는 순차적으로 출력되는 것인 방법.
제17항에 있어서, 상기 다음 데이터의 어드레스를 생성하는 단계는 외부 소스로부터 메모리 장치로의 어드레스를 수신하는 단계를 포함하며, 이에 따라 상기 메모리 어레이의 컨텐트가 비순차적 방식으로 출력될 수 있는 것인 방법.
제13항에 있어서, 상기 제1 데이터의 메모리 위치에 대한 어드레스를 수신하는 단계를 더 포함하며, 이에 따라 상기 메모리 어레이는 상기 제1 메모리 위치가 아닌 위치에서 판독 개시될 수 있는 것인 방법.
복수의 N비트 데이터로 구성된 메모리 어레이에서, 상기 메모리 어레이를 액세스하는 방법에 있어서,

(a) 데이터 레지스터에 포함되고 이전에 액세스된 메모리 위치의 N비트를 시프트 아웃하는 단계와;

(b) 상기 단계 (a)의 시프트 단계 동안, 메모리 위치를 액세스하는 단계로서, 메모리 위치의 어드레스를 디코딩하는 단계와, 메모리 위치에 포함된 N비트를 감지하는 단계를 포함하는 단계와;

(c) 상기 이전에 액세스된 메모리 위치의 마지막 비트가 데이터 레지스터로 시프트 아웃되기 전에, 상기 단계 (b)에서 감지된 메모리 위치의 N비트를 데이터 레지스터에 로딩하는 단계와;

(d) 이후의 메모리 위치에 대해 단계 (a)∼(c)를 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
제21항에 있어서, 상기 이후의 메모리 위치는 순차적으로 순서가 매겨져 있는 것인 방법.
제21항에 있어서, 상기 메모리 위치의 N비트를 감지하는 단계에 후속하여, 상기 감지 단계에 사용된 감지 증폭기를 파워 다운하는 단계를 더 포함하며, 상기 감지 증폭기는 상기 이전에 액세스된 메모리 위치의 비트가 상기 데이터 레지스터에서 시프트 아웃되는 동안의 대부분의 시간 중에 파워 다운되는 것인 방법.
제21항에 있어서, 상기 단계 (a) 전에, 파워 업 사이클 동안 상기 메모리 어레이의 제1 메모리 위치의 컨텐트를 저장하는 단계와, 리셋 사이클 동안 상기 캐시의 컨텐트를 상기 데이터 레지스터에 로딩하는 단계를 더 포함하는 것인 방법.
제24항에 있어서, 상기 메모리 어레이는 순차적으로 액세스되는 것인 방법.
제21항에 있어서, 단계 (a) 전에, 개시 메모리 어드레스를 특정하는 단계와, 파워 업 사이클 동안, 메모리 캐시에 그 컨텐트를 저장하는 단계와, 리셋 사이클 동안 캐시의 컨텐트를 데이터 레지스터에 로딩하는 단계를 포함하는 것인 방법.
제21항에 있어서, 상기 메모리 어드레스를 디코딩하는 단계에 후속하여, 상기 메모리 위치의 컨텐트를 감지하는 감지 증폭기를 온하는 단계를 더 포함하는 것인 방법.
제27항에 있어서, 상기 메모리 위치의 컨텐트를 감지한 후에, 상기 감지 증폭기를 오프하는 단계를 더 포함하는 것인 방법.