CN110870009B - 用以垂直对准多电平单元的方法 - Google Patents

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Abstract

本申请案涉及一种用以垂直对准多电平单元的方法。本发明描述用于改进多电平信号的电平之间的均匀性的方法、系统及装置。本文中提供用以统一使用多电平信令传输的数据之间的垂直对准的技术。此多电平信令可经配置以在存储器控制器的单个时钟循环期间捕获所传输数据。多电平信令方案的实例可为脉冲振幅调制PAM。所述多电平信号的每一独有符号可经配置以表示多个数据位。

Description

用以垂直对准多电平单元的方法
交叉参考
本专利申请案主张由霍利斯(Hollis)等人在2018年7月30日申请的标题为“用以垂直对准多电平单元的方法(METHOD TO VERTICALLY ALIGN MULTI-LEVEL CELLS)”的第PCT/US2018/044377号PCT申请案的优先权，所述申请案主张由霍利斯等人在2018年1月12日申请的标题为“用以垂直对准多电平单元的方法”的第15/870,502号美国专利申请案的优先权，所述申请案主张由霍利斯等人在2017年8月7日申请的标题为“用以垂直对准多电平单元的方法”的第62/542,182号美国临时专利申请案的权益，所述申请案中的每一者指派给其受让人，并且所述申请案中的每一者的全部内容以引用的方式明确并入本文中。
技术领域
技术领域涉及一种用以垂直对准多电平单元的方法。
背景技术
下文大体上涉及操作存储器阵列且更特定来说涉及垂直对准多电平信号的符号。
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性。非易失性存储器(例如，FeRAM)可甚至在无外部电源的情况下维持其所存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)可随时间丢失其所存储状态，除非其由外部电源周期性刷新。FeRAM可使用类似于易失性存储器的装置架构，但可归因于使用铁电电容器作为存储装置而具有非易失性质。因此，相较于其它非易失性及易失性存储器装置，FeRAM装置可具有改进性能。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减小功率消耗或减小制造成本以及其它度量。
发明内容
描述一种设备。在一些实例中，所述设备可包含多支路驱动器，其包括第一多个支路及第二多个支路，其中所述第一多个支路经配置以输出包含至少一个位的第一数据且所述第二多个支路经配置以输出包含至少一个位的第二数据；控制器，其与所述多支路驱动器耦合，所述控制器经配置以确定所述第一数据与所述第二数据之间的时序偏移；及第一延迟组件，其与所述多支路驱动器的所述第一多个支路耦合，所述第一延迟组件经配置以至少部分基于所述时序偏移调整所述第一数据的时序输出。
描述一种方法。在一些实例中，所述方法可包含确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移，其中所述多个信号电平至少部分基于从所述多支路驱动器的第一支路输出的第一数据及从所述多支路驱动器的第二支路输出的第二数据，其中所述第一数据及所述第二数据中的每一者包含至少一个位；至少部分基于所确定时序偏移起始所述第一数据的时序输出的调整，相对于所述第二数据的时序输出调整所述第一数据的所述时序输出；及至少部分基于所述第一数据的经调整时序输出接收从所述传输器输出的所述多个信号电平中的每一者。
描述一种设备。在一些实例中，所述设备可包含多支路驱动器，其包括第一支路及第二支路，其中所述第一支路经配置以输出包含至少一个位的第一数据且所述第二支路经配置以输出包含至少一个位的第二数据；第一延迟组件，其与所述多支路驱动器的所述第一支路耦合；及控制器，其经配置以：确定所传输多个信号电平中的每一者的时序偏移；至少部分基于所确定时序偏移通过所述第一延迟组件起始所述第一数据的时序输出的调整；及至少部分基于经调整时序输出接收所述所传输多个信号电平中的每一者。
描述一种设备。在一些实例中，所述设备可包含用于确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移的装置，其中所述多个信号电平至少部分基于从所述多支路驱动器的第一支路输出的第一数据及从所述多支路驱动器的第二支路输出的第二数据，其中所述第一数据及所述第二数据中的每一者包含至少一个位；用于至少部分基于所述用于确定所述时序偏移的装置起始所述第一数据的时序输出的调整的装置，相对于所述第二数据的时序输出调整所述第一数据的所述时序输出；及用于至少部分基于所述第一数据的经调整时序输出接收从所述传输器输出的所述多个信号电平中的每一者的装置。
描述一种设备。在一些实例中，所述设备可包含多支路驱动器，其包括第一支路及第二支路，其中所述第一支路径配置以输出包含至少一个位的第一数据，且所述第二支路经配置以输出包含至少一个位的第二数据；第一延迟组件，其与所述多支路驱动器的所述第一支路耦合；用于确定所传输多个信号电平中的每一者的时序偏移的装置；用于至少部分基于所述用于确定所述时序偏移的装置通过所述第一延迟组件起始所述第一数据的时序输出的调整的装置；及用于至少部分基于所述用于调整所述时序输出的装置接收所述所传输多个信号电平中的每一者的装置。
附图说明
图1说明根据本发明的实例的支持垂直对准多电平信号的符号的特征及操作的存储器装置的实例。
图2说明根据本发明的实例的支持垂直对准多电平信号的符号的特征及操作的单元的眼图的实例。
图3说明根据本发明的实例的支持垂直对准多电平信号的符号的特征及操作的存储器装置的实例。
图4a及图4b说明根据本发明的实例的支持垂直对准多电平信号的符号的特征及操作的实例存储器装置。
图5说明根据本发明的实例的支持垂直对准多电平信号的符号的特征及操作的存储器装置的实例。
图6说明根据本发明的实例的支持垂直对准多电平信号的符号的特征及操作的存储器装置的实例。
图7是说明根据本发明的实例的用于垂直对准多电平信号的符号的一或若干方法的流程图。
具体实施方式
一些存储器装置可使用多电平信令跨存储器装置中的较大数目个信道传送数据。此多电平信令可经配置以增加数据传输速度而不增加数据传送频率及/或所传达数据的传输功率。多电平信令方案的实例可为脉冲振幅调制(PAM)，其中多电平信号的独有符号可经配置以表示多个数据位。
在PAM(例如，PAM4、PAM8等)信令方案中，所传输数据之间可存在时序偏移。举例来说，时序偏移可导致电压余量的降级且可导致给定时钟循环期间的未捕获数据。因此，可期望垂直对准数据以便在单个时钟循环内捕获数据。在一些实例中，校准从多支路驱动器传输的信号的时序输出可导致更均匀垂直对准。为校准时序输出，可例如通过存储器控制器接收及分析从驱动器输出的数据。在分析数据信号时，可确定数据的时序的偏移。此时序偏移可对应于所传输数据的垂直对准。在确定时序偏移之后，例如可实施延迟组件以调整由多支路驱动器输出的一或多个数据流的时序。此调整(例如，校准)可导致所接收数据的更均匀垂直对准。
下文在存储器装置的内容背景中进一步描述上文介绍的本发明的特征。接着，针对支持垂直对准多电平信号的符号的存储器装置描述特定实例。本发明的这些及其它特征进一步通过与垂直对准多电平信号的符号相关的设备图、系统图及流程图说明且参考其加以描述。
图1说明根据本发明的各种实例的实例存储器子系统100。存储器子系统100还可称为电子存储器设备。存储器子系统100可经配置以利用多电平信令以在存储器子系统100的各种组件之间传达数据。多电平信令的一些实例可包含PAM信令，例如PAM4信令、PAM8信令等。存储器子系统100可包含存储器单元阵列105、控制器110、多个信道115、信令接口120、其它组件或其组合。
存储器子系统100可使用多电平信令以增加使用给定频率资源带宽传输的信息量。在二进制信令中，信号的两个符号(例如，两个电压电平)用于表示到多两个逻辑状态(例如，逻辑状态‘0’或逻辑状态‘1’)。在多电平信令中，较大符号库可用于表示数据。每一符号可表示两个以上逻辑状态(例如，具有多个位的逻辑状态)。举例来说，如果信号能够具有四个独有符号，那么信号可用于表示到多四个逻辑状态(例如，‘00’、‘01’、‘10’及‘11’)。因此，可将多个数据位压缩成单个符号，借此增加使用给定带宽传达的数据量。
在多电平信令的一些情况中，信号的振幅可用于产生不同符号。举例来说，第一振幅电平可表示,‘00’，第二振幅电平可表示‘01’，第三振幅电平可表示‘10’，且第四振幅电平可表示‘11’。一些多电平信令方案的一个缺点是符号可由小于二进制信令方案中的符号的电压分离。较小电压分离可使多电平信令方案更易具有由噪声或其它方面引起的错误。然而，可通过增加所传输信号的峰值对峰值传输功率而扩展多电平信令方案中的符号的电压分离。然而，在一些状况中，峰值对峰值传输功率的此增加可归因于固定电力供应电压、固定信号功率要求或其它因素而是不可能或困难的。因此，为实施多电平信令，在与二进制信令方案相比时，传输器可利用更多电力及/或接收器可易具有增加错误率。
多电平信号(有时称为多符号信号)可为使用包含三个或三个以上独有符号以表示数据(例如，一或多个数据位)的调制方案调制的信号。多电平信号可为使用调制方案调制的M进位信号的实例，其中M大于或等于3，其中M表示调制方案中可能的独有符号、电平或条件的数目。在一些例子中，多电平信号或多电平调制方案可称为非二进制信号或非二进制调制方案。与多电平信号相关的多电平(或M进位)调制方案的实例可包含(但不限于)脉冲振幅调制(例如，PAM4、PAM8)、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。
二进制级信号(有时称为二进制符号信号)可为使用调制方案调制的信号，其包含两个独有符号以表示一个数据位。二进制级信号可为M进位调制方案的实例，其中M小于或等于2。与二进制级信号相关的二进制级调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特编码、PAM2及/或其它。
存储器单元阵列105的每一存储器单元可编程以存储不同状态。举例来说，每一存储器单元可编程以存储两个或两个以上逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’等)。存储器单元可将表示可编程状态的电荷存储于电容器中；举例来说，带电及不带电电容器可分别表示两个逻辑状态。存储器单元阵列105的存储器单元可使用任何数目个存储媒体，包含DRAM、FeRAM、PCM或其它类型的存储器单元。DRAM存储器单元可包含具有作为绝缘材料的电介质材料的电容器。举例来说，电介质材料可具有线性或顺电电极化性质且铁电存储器单元可包含具有作为绝缘材料的铁电材料的电容器。在其中存储媒体包含FeRAM的例子中，铁电电容器的不同电荷电平可表示不同逻辑状态。
存储器单元阵列105可为或包含三维(3D)阵列，其中多个二维(2D)阵列或多个存储器单元彼此叠置。与2D阵列相比，此配置可增加可形成于单个裸片或衬底上的存储器单元的数目。此又可减小生产成本或增加存储器阵列的性能或两者。阵列的每一层级可经对准或定位，使得存储器单元可跨每一层级近似彼此对准，从而形成存储器单元堆叠。
在一些实例中，存储器单元阵列105可包含存储器单元、字线、数字线及感测组件。在一些实例中，存储器单元阵列105可包含板极线(例如，在FeRAM的情况中)。存储器单元阵列105的存储器单元可包含选择组件及逻辑存储组件，例如包含第一板极、单元板极、第二板极及单元底部的电容器。单元板极及单元底部可通过定位于其之间的绝缘材料(例如，电介质、铁电或PCM材料)电容性地耦合。
可使用字线、数字线及/或板极线的各种组合(例如，在读取操作、写入操作或其它操作期间)存取存储器单元阵列105的存储器单元。在一些情况中，一些存储器单元可与其它存储器单元共享存取线(例如，数字线、字线、板极线)。举例来说，相同行中的存储器单元可共享数字线，相同列中的存储器单元可共享字线，且相同区段、块、层叠或多个层叠中的存储器单元可共享板极线。如上文描述，可通过使存储器单元的电容器充电或放电而存储各种状态。
可通过操作各种元件而读取或感测存储器单元的电容器的所存储状态。电容器可与数字线电子通信。电容器可在撤销激活选择组件时与数字线隔离，且电容器可在(例如，通过字线)激活选择组件时连接到数字线。激活选择组件可称为选择存储器单元。在一些情况中，选择组件可为晶体管且其操作可通过施加电压到晶体管栅极而加以控制，其中电压量值大于晶体管的阈值量值。字线可激活选择组件；举例来说，施加到字线的晶体管栅极的电压可连接存储器单元的电容器与数字线。
在一些实例中，数字线的电压改变可取决于其本征电容。即，随着电荷流动通过数字线，某有限电荷可存储于数字线中且所得电压取决于本征电容。本征电容可取决于实体特性，包含数字线的尺寸。数字线可连接存储器单元阵列105的许多存储器单元，因此数字线可具有导致不可忽略电容(例如，约几皮法拉(pF))的长度。接着，可由感测组件比较数字线的所得电压与参考电压(例如，参考线的电压)，以便确定存储器单元中的所存储逻辑状态。可使用其它感测过程。
感测组件可包含各种晶体管或放大器以检测及放大信号差，此可称为锁存。感测组件可包含感测放大器，其接收及比较数字线的电压与参考线(其可为参考电压)。可基于比较将感测放大器输出驱动到更高(例如，正)或更低(例如，负或接地)供应电压。举例来说，如果数字线具有高于参考线的电压，那么可将感测放大器输出驱动到正供应电压。
在一些情况中，感测放大器可将数字线驱动到供应电压。感测组件接着可锁存感测放大器的输出及/或数字线的电压，其可用于确定存储器单元中的所存储状态(例如，逻辑‘1’)。替代地，举例来说，如果数字线具有高于参考线的电压，那么可将感测放大器输出驱动到负或接地电压。感测组件可类似地锁存感测放大器输出以确定存储器单元中的所存储状态(例如，逻辑‘0’)。可接着例如通过列解码器输出存储器单元的锁存逻辑状态。
为写入存储器单元，可跨存储器单元的电容器施加电压。可使用各种方法写入存储器单元。在一个实例中，可通过字线激活选择组件，以便将电容器电连接到数字线。可通过控制单元板极(例如，通过板极线)及单元底部(例如，通过数字线)的电压而跨电容器施加电压。为写入逻辑‘0’，单元板极可为高(例如，电压电平可增加而高于预定电压(其是“高”电压))。即，可将正电压施加到板极线，且单元底部可为低(例如，虚拟接地或施加负电压到数位线)。可执行相反过程以写入逻辑‘1’，其中单元板极可为低且单元底部可为高。
控制器110可通过各种组件(例如，行解码器、列解码器及感测组件)控制存储器单元阵列105中的存储器单元的操作(例如，读取、写入、重新写入、刷新、放电等)。在一些情况中，行解码器、列解码器及感测组件中的一或多者可与控制器110共置。控制器110可产生行及列地址信号，以便激活所要字线及数字线。在其它实例中，控制器110可产生及控制在存储器子系统100的操作期间使用的各种电压或电流。举例来说，控制器110可在存取一或多个存储器单元之后将放电电压施加到字线或数位线。一般来说，本文中论述的经施加电压或电流的振幅、形状或持续时间可经调整或变化且可针对操作存储器子系统100时论述的各种操作而不同。此外，可同时存取存储器单元阵列105内的一个、多个或全部存储器单元。举例来说，可在复位操作期间同时存取存储器单元阵列105的多个存储器单元或全部存储器单元，其中多个存储器单元或全部存储器单元可设置为单个逻辑状态(例如，逻辑‘0’)。
多个信道115中的每一者可经配置以耦合存储器单元阵列105与控制器110。在一些实例中，多个信道115中的每一者可称为多个支路。在其它实例中，多个信道中的每一者可称为第一支路群组或第二支路群组。在一些存储器装置中，可通过跨多个信道115传送的数据速率限制存储器装置与主机装置(例如，个人计算机或其它计算装置)之间的数据传输速度。在一些实例中，存储器子系统100可包含较大数目个高电阻信道。通过增加信道数目，可增加存储器子系统100中传送的数据量而不增加数据传输速度。在一些实例中，多个信道115可称为宽系统接口。多个信道115中的每一者可为定位于存储器单元阵列105与控制器110之间的内插器的部分。在一些实例中，信道115中的一或多者可为单向的，且在其它实例中，信道115中的一或多者可为双向的。
在一些实例中，至少一些(且在一些情况中为每一者)信令接口120可产生及/或解码使用多个信道115传达的信号。信令接口120可相关联于与多个信道115耦合的每一组件。信令接口120可经配置以产生及/或解码多电平信号、二进制信号或两者(例如，同时)。每一信令接口120可包含驱动器125及接收器130。在一些实例中，每一驱动器125可称为多支路驱动器。
每一驱动器125可经配置以基于包含多个位的逻辑状态产生多电平信号。举例来说，驱动器125可使用PAM4信令技术(或其它类型的多电平信令技术)以产生具有对应于所述逻辑状态的振幅的信号。驱动器125可经配置以使用单个输入线接收数据。在一些情况中，驱动器125可包含用于第一数据位(例如，最高有效位)的第一输入线、用于第二数据位(例如，最低有效位)的第二输入线。在一些情境中，驱动器125可经配置以产生二进制级信号(例如，NRZ信号)。在一些情况中，驱动器125可使用单端信令以产生多电平信号。在此类情况中，可在不具有互补组件的情况下传输多电平信号。
在一些情况中，每一驱动器125可称为多支路驱动器125。每一多支路驱动器125可包含经配置以输出包含至少一个位的第一数据的第一多个支路。在其它实例中，每一多支路驱动器可包含经配置以输出包含至少一个位的第二数据的第二多个支路。在其它实例中，第一数据及第二数据中的每一者可包含多个数据位。
另外或替代地，举例来说，每一多支路驱动器125可与存储器控制器110耦合。在一些实例中，存储器控制器110可经配置以确定第一输出数据与第二输出数据之间的时序偏移。换句话说，第一数据及第二数据中的每一者的传输可错位。因此，存储器控制器110可确定第一数据与第二数据之间的错位。
每一接收器130可经配置以确定由使用多个信道115接收的多电平信号的符号表示的逻辑状态。在一些情况中，接收器130可确定所接收多电平信号的振幅。基于所确定振幅，接收器130可确定由多电平信号表示的逻辑状态。接收器130可经配置以使用单个输出线输出数据。
在一些情况中，接收器130可包含用于第一数据位(例如，最高有效位)的第一输出线、用于第二数据位(例如，最低有效位)的第二输出线。在一些境况中，接收器130可经配置以解码二进制级信号(例如，NRZ信号)。举例来说，接收器130中的每一者可经由多个信道115与传输器(未说明)耦合。信道115中的每一者可经配置以输出包含至少一个位的数据，且控制器110可经配置以确定第一数据与第二数据之间的时序偏移。多个电阻组件(未单独说明)可与第一多个及第二多个支路中的至少一者电子通信。另外或替代地，举例来说，第一延迟组件可与第一多个支路耦合且可经配置以至少部分基于时序偏移调整第一数据的时序输出。在一些实例中，可预校准(例如，在制造期间校准)时序调整。在一些实例中，可通过存储器控制器110现场计算时序调整。在其它实例中，第二延迟组件可与第二多个支路耦合且可经配置以至少部分基于时序偏移调整第二数据的时序输出。
在一些情况中，信令接口120中的每一者可经配置以选择性地产生及/或解码不同类型的信号(例如，NRZ信号、PAM4信号、PAM8信号等)。可基于存储器子系统100的操作环境使用不同类型的信号。举例来说，二进制信令可使用少于多电平信令的功率且可在功率消耗驱动性能考虑时使用。可用于确定应使用哪种类型的信令的其它性能因素可包含时钟考虑、数据选通(DQS)考虑、电路能力、带宽考虑、抖动考虑或其组合。在一些情况中，控制器110可经配置以选择信号类型，且信令接口120可经配置以基于从控制器110接收的指令实施选择。在一些情况中，信令接口120中的每一者可经配置以实施编码功能，例如错误检测程序、错误校正程序、数据总线反转程序或其组合。
在一些情况中，信令接口120可经配置以同时传达多电平信号及二进制信号。在此类情况中，信令接口120可包含一组以上驱动器125及接收器130。举例来说，信令接口120可经配置以使用第一组信道115使用二进制级信号传达第一组数据(例如，控制信号)，同时使用第二组信道115使用多电平信号传达第二组数据(例如，用户信息)。
图2说明根据本发明的各种实施例的表示多电平信号的眼图200的实例。眼图200可用于指示高速传输中的信号质量且可表示信号的四个符号(例如，‘00’、‘01’、‘10’或‘11’)。在一些实例中，四个符号中的每一者可由不同电压振幅(例如，振幅205-a、205-b、205-c、205-d)表示。在其它实例中，眼图200可表示PAM4信号，其可用于在存储器装置(例如，如参考图1描述的存储器子系统100)中传达数据。眼图200可用于提供信号完整性的健康状况的视觉指示且可指示数据信号的噪声余量。噪声余量可例如是指信号超过振幅205的理想边界的量。
为产生眼图200，示波器或其它计算装置可根据取样周期210(例如，单位时间间隔或位周期)对数字信号取样。取样周期210可由与所测量信号的传输相关联的时钟定义。在一些实例中，示波器或其它计算装置可在取样周期210期间测量信号的电压电平以形成迹线215。噪声及其它因素可导致从自一组理想阶梯函数导出的信号测量的迹线215。通过叠对多个迹线215，可确定关于所测量信号的各种特性。举例来说，眼图200可用于识别通信信号的多个特性，例如抖动、串扰、电磁干扰(EMI)、信号损耗、信噪比(SNR)、其它特性或其组合。闭眼可指示噪声及/或不可预测信号或其它问题。
在一些实例中，眼图200可指示宽度220。眼图200中的眼的宽度220可用于指示所测量信号的时序同步或所测量信号的抖动效应。在一些实例中，比较宽度220与取样周期210可提供所测量信号的SNR测量。眼图中的每一眼可基于所测量信号的特性而具有独有宽度。可使用各种编码及解码技术修改所测量信号的宽度220。
在其它实例中，眼图200可指示用于确定由所测量信号的符号表示的逻辑状态的值的取样时间225(例如，理想取样时间)。举例来说，确定所测量信号的取样数据的正确时间(例如，时序同步)对于最小化信号检测中的错误率可为重要的。举例来说，如果计算装置在转变时间(例如，上升时间230或下降时间235)期间对信号取样，那么可由解码器将错误引入到由信号的符号表示的数据中。可使用各种编码及解码技术修改所测量信号的理想取样时间225。
眼图200可用于识别从第一振幅205转变到第二振幅205的上升时间230及/或下降时间235。迹线215在上升时间230或下降时间235期间的斜率可指示信号对时序错误的敏感度及其它方面。举例来说，迹线215的斜率越陡(例如，上升时间230及/或下降时间235越小)，振幅205之间的转变越理想。可使用各种编码及解码技术修改所测量信号的上升时间230及/或下降时间235。
如上文论述，存储器装置(例如，如参考图1描述的存储器子系统100)可包含多支路驱动器(例如，如参考图1描述的多支路驱动器125)，所述多支路驱动器包含经配置以输出包含至少一个位的第一数据的第一多个支路(例如，如参考图1描述的信道115)及经配置以输出包含一个位的第二数据的第二多个支路(例如，如参考图1描述的信道115)。在一些实例中，第一多个支路可与具有第一量值的第一位相关联且第二多个支路可与具有第二量值的第二位相关联。在一些实例中，第一量值可大于第二量值。另外或替代地，举例来说，存储器控制器(例如，如参考图1描述的存储器控制器110)及/或传输器可与所述多支路驱动器耦合。所述传输器可经配置以传输第一数据及第二数据中的每一者。
所传输第一数据及第二数据中的每一者可具有不同上升时间230或下降时间235。存储器控制器(例如，如参考图1描述的存储器控制器110)可确定可对应于第一数据及第二数据的上升时间230及/或下降时间235之间的差异(例如，偏移)。换句话说，举例来说，存储器控制器可确定第一数据与第二数据之间的时序偏移。此时序偏移还可称为垂直时序偏移。在一些实例中，第一延迟组件可与所述多支路驱动器的第一多个支路耦合，且可经配置以至少部分基于所述时序偏移调整第一数据的时序输出。在其它实例中，第二延迟组件可与所述多支路驱动器的第二多个支路耦合，且可经配置以至少部分基于所述时序偏移调整第二数据的时序输出。在其它实例中，存储器控制器(例如，如参考图1描述的存储器控制器110)可确定所传输多个信号电平中的每一者的时序偏移且可根据所述控制器的时钟循环起始第一数据的时序输出的调整。在一些实例中，调整可至少部分基于所确定时序偏移。
在一些实例中，眼图200可用于识别所测量信号中的抖动240的量。抖动240可是指由上升及下降时间的错位导致的时序错误。当上升边缘或下降边缘在与由数据时钟定义的理想时间不同的时间发生时发生抖动240。抖动240可由信号反射、符号间干扰、串扰、工艺-电压-温度(PVT)变化、随机抖动、加成性噪声或其组合引起。可使用各种编码及解码技术修改所测量信号的抖动240。在一些情况中，每一信号电平或每一眼睛的抖动240可不同。
在其它实例中，眼图200可指示眼张开度(eye opening)245，其可表示各种振幅205之间的峰值对峰值电压差。眼睛张开度245可与用于区分所测量信号的不同振幅205的电压余量相关。余量越小，可越难以区分邻近振幅，且可归因于噪声而引入更多错误。在一些情况中，信号的接收器(例如，如参考图1描述的接收器130)可比较信号与定位于各种振幅205之间的一或多个阈值值电压。在其它情况中，眼张开度245越大，噪声将导致错误地满足一或多个电压阈值值的可能性越小。眼张开度245可用于指示所测量信号中的加成性噪声的量，且可用于确定所测量信号的SNR。可使用各种编码及解码技术修改所测量信号的眼张开度245。在一些情况中，每一眼的眼张开度245可不同。在此类情况中，多电平信号的眼可不相同。
在其它实例中，眼图200可指示失真250。失真250可表示归因于信号路径中的噪声或中断的所测量信号的过冲及/或下冲。随着信号从旧振幅(例如，振幅205-c)稳定到新振幅(例如，振幅205-b)中，信号可超越及/或低于新振幅电平。在一些实例中，失真250可由此过冲及/或下冲引起，且可由信号中的加成性噪声或信号路径中的中断引起。眼图中的每一眼可基于所测量信号的特性而具有独有张开度。可使用各种编码及解码技术修改所测量信号的失真250。在一些情况中，每一信号电平或每一眼的失真250可不同。
图2中展示的眼图200的特性的位置仅为说明性目的。例如宽度220、取样时间225、上升时间230、下降时间235、抖动240、眼张开度245及/或失真250的特性可在图2中未明确指示的眼图200的其它部分中出现。
图3说明根据本发明的各种实施例的多支路驱动器300的实例。多支路驱动器300可经配置以基于一或多个数据位产生多电平信号或二进制信号。多支路驱动器300可为如参考图1描述的驱动器125的实例。多支路驱动器300可包含上拉电路305及下拉电路310。多支路驱动器300可经配置以基于从存储器核心325接收的逻辑状态将信号320输出到多个信道(例如，参考图1描述的信道115)。在一些实例中，多支路驱动器300可与存储器核心325耦合，其可为如参考图1描述的存储器单元阵列105的实例。在其它实例中，存储器核心325可与存储器控制器(例如，如参考图1描述的存储器控制器110)耦合。
在一些实例中，多支路驱动器300可基于从存储器核心325接收的数据而操作。举例来说，存储器控制器(例如，如参考图1描述的存储器控制器110)可将指示发送到存储器核心325以识别待传输到存储器装置的另一组件的数据。在一些实例中，经识别数据可包含一或多个信息位。在其它实例中，多支路驱动器300或存储器控制器可基于经识别数据识别所要振幅电平。多支路驱动器300或存储器控制器可识别多支路驱动器300的输出信号320的当前振幅电平，且在一些实例中，多支路驱动器300或存储器控制器可确定用于使上拉电路305及/或下拉电路310从输出信号320的当前振幅电平转变到所要振幅电平的一组指令。另外或替代地，举例来说，指令可包含栅极电压的特性(例如，栅极电压的振幅、栅极电压的时序及/或栅极电压激活的模式)以应用到将多支路驱动器300的输出耦合到两个或两个以上电压源的一或多个切换组件。指令可经配置以导致输出信号320“上拉”或“下拉”到所要振幅电平。
在一些实例中，存储器核心325可与FIFO组件330耦合。在一些实例中，FIFO组件330可称为缓冲器330。举例来说，从存储器核心325传输的数据可通过FIFO组件330路由。FIFO组件330可例如组织及/或操纵从存储器核心325传输的数据。在一些实例中，FIFO组件330可根据时间及优先级操纵及/或组织数据。因此，FIFO组件330可在先到先服务基础上处理数据。在一些实例中，FIFO组件330可利用与和多支路驱动器300耦合的存储器控制器(例如，如参考图1描述的存储器控制器110)相同的时钟。在其它实例中，FIFO组件330可利用单独时钟进行读取及写入操作。
在一些实例中，FIFO组件330可至少部分基于缓冲器的大小调整如参考图1描述的第一数据及第二数据的时序输出。在一些实例中，FIFO组件330可促进数据传送到多支路驱动器的第一多个支路或第二多个支路。举例来说，FIFO组件330可通过第一多个支路路由第一数据且通过第二多个支路路由第二数据以调整第一数据及第二数据的时序输出。在其它实例中，FIFO组件330可通过第二多个支路路由第一数据且通过第一多个支路路由第二数据以调整第一数据及第二数据的时序输出。
在其它实例中，从存储器核心325传输且通过FIFO组件330的数据可经由多路复用器335进行多路复用。多路复用器335可与存储器核心325及FIFO组件330两者耦合。在一些实例中，多路复用器335可称为MUX 335且可选择从FIFO组件330接收的若干输入信号中的一者。在选择输入信号之后，多路复用器335可将信号转递到预驱动器340。举例来说，预驱动器340可与多路复用器335耦合且可利用偏压电路以产生低功率信号。在一些实例中，经由预驱动器340产生的信号可传输到上拉电路305及/或下拉电路310。
上拉电路305可经配置以将多支路驱动器300的输出信号320从第一振幅偏压到大于第一振幅的第二振幅。在一些实例中，上拉电路305可称为上拉晶体管305且可为或包含晶体管。在一些情况中，晶体管可为PMOS晶体管或NMOS晶体管。举例来说，如果输出信号320处于如参考图2描述的第一振幅205-b，那么上拉电路305可用于将输出信号320转变到振幅电平205-c或205-d中的任一者。可使用一或多个切换组件(例如，晶体管)耦合上拉电路305与第一电压源。第一电压源可具有大于与下拉电路310相关联的第二电压源的电压。
下拉电路310可经配置以将多支路驱动器300的输出信号320从第一振幅偏压到小于第一振幅的第二振幅。在一些实例中，下拉电路310可称为下拉晶体管310且可为或可包含晶体管。在一些情况中，晶体管可为PMOS晶体管或NMOS晶体管。举例来说，如果输出信号320具有如参考图2描述的第一振幅205-b，那么下拉电路310可用于将输出信号320转变到振幅电平205-a。可使用一或多个切换组件(例如，晶体管)耦合下拉电路310与第二电压源。第二电压源可具有小于与上拉电路305相关联的第一电压源的电压。在一些情况中，下拉电路310选择性地耦合多支路驱动器300的输出与接地或虚拟接地。另外或替代地，举例来说，上拉电路305及下拉电路310的组合可称为输出驱动器315。
在一些情况中，上拉电路305及/或下拉电路310的设计可影响如由眼图(例如，如参考图2描述的眼图200)表示的输出信号320的各种特性。举例来说，上拉电路305及/或下拉电路310的设计可影响眼宽(例如，如参考图2描述的宽度220)、眼张开度(例如，如参考图2描述的张开度245)、失真(例如，如参考图2描述的失真250)、抖动(例如，如参考图2描述的抖动240)、振幅的位置、其它特性或其组合。在一些实例中，通过上拉电路305及/或下拉电路310执行经起始调整。此调整可导致较大、更均匀眼张开度(例如，如参考图2描述的眼张开度245)。
在一些情况中，多支路驱动器300可经配置以选择性地产生二进制信号(例如，NRZ信令)或多电平信号(例如，PAM4或PAM8)。在其它实例中，多支路驱动器300可经配置以调整多支路驱动器300的输出信号320的传输功率。另外或替代地，举例来说，多支路驱动器300或存储器控制器(例如，如参考图1描述的存储器控制器110)可经配置以选择一或多个信道或一或多个信道群组以将输出信号320传达到存储器装置的另一组件。
图4a说明根据本发明的各种实例的实例存储器装置400-a。存储器装置400-a还可称为多支路驱动器400-a且可为如参考图1描述的驱动器125的实例。多支路驱动器400-a可经配置以利用多电平信令以在存储器装置(例如，如参考图1描述的存储器子系统100)的各种组件之间传达数据。多支路驱动器400-a可包含FIFO组件330-a、延迟组件405及405-a、多路复用器410及多路复用器415、电阻组件430、435及440以及输出信号320-a。FIFO组件330-a及输出信号320-a分别可为如参考图3描述的FIFO组件330及输出信号320的实例。在其它实例中，多路复用器410及415可分别接收时钟信号445及450。
如上文描述，多支路驱动器400-a可包含电阻组件430、435及440。电阻组件430及435中的每一者可与多个支路420耦合，且电阻组件440可与多个支路425耦合。另外或替代地，举例来说，多个支路425可与额外电阻组件(未说明)耦合。在一些实例中，多个支路420可称为第一多个支路420且多个支路425可称为第二多个支路425。多个支路420及425中的每一者可将数据从存储器单元阵列(例如，如参考图1描述的存储器单元阵列105)输送到电阻组件430、435及440。在一些情况中，多个支路420可经配置以从存储器阵列输送与最高有效位相关联的数据，且在其它实例中，多个支路425可经配置以从存储器阵列输送与最低有效位相关联的数据。
在一些实例中，多支路驱动器400-a可包含FIFO组件330-a。如上文描述，FIFO组件330-a可与存储器单元阵列(例如，如参考图1描述的存储器单元阵列105)耦合，且可组织及/或操纵从一或多个存储器单元传输的数据。在一些实例中，FIFO组件330-a可根据时间及优先级操纵及/或组织数据。因此，FIFO组件330-a可在先到先服务基础上处理数据。在一些实例中，FIFO组件330-a可利用与可与多支路驱动器400-a耦合的存储器控制器(例如，如参考图1描述的存储器控制器110)相同的时钟。
多支路驱动器400-a可包含多路复用器410及多路复用器415。在一些实例中，多路复用器410可称为第一多路复用器且多路复用器415可称为第二多路复用器。多路复用器410及多路复用器415中的每一者可与FIFO组件330-a耦合。多路复用器410及多路复用器415中的每一者可例如选择从FIFO组件330-a接收的若干输入信号中的一者。在选择输入信号之后，多路复用器410或多路复用器415中的每一者可经由第一多个支路420或第二多个支路425将信号转递到电阻组件430、435或440中的任一者。
在一些实例中，电阻组件430、435及440中的每一者可经配置以输出数据信号320-a。在一些实例中，输出数据可经受归因于多个信号电平输出的时序偏移。为作出此确定，举例来说，可(例如，通过如参考图1描述的接收器130)接收及(例如，通过如参考图1描述的存储器控制器110)比较输出数据。在一些实例中，当与经由多个支路425输送的数据比较时，经由多个支路420输送的数据可含有时序偏移。
在确定时序偏移之后，可利用延迟组件405以至少部分基于时序偏移调整第一数据的时序输出。在一些实例中，延迟组件405可称为可变延迟组件405或第一延迟组件405。在一些实例中，延迟组件405可定位于存储器控制器(例如，如参考图1描述的存储器控制器110)与多路复用器410之间。在一些实例中，第一延迟组件(例如，延迟组件405)可定位于多路复用器410与电阻组件(例如，电阻组件430)之间。在其它实例中，可利用第二延迟组件(例如，延迟组件405-a)以至少部分基于时序偏移调整第二数据的时序输出。在一些实例中，延迟组件405-a可称为可变延迟组件405-a或第二延迟组件405-a。在此类实例中，第二延迟组件405-a可定位于存储器控制器(例如，如参考图1描述的存储器控制器110)与多路复用器415之间。在其它实例中，第二延迟组件405-a可定位于多路复用器415与电阻组件(例如，电阻组件440)之间。在任一例子中，可实施延迟组件中的一者或两者以调整第一数据及第二数据的时序输出。通过调整第一数据或第二数据中的一者或两者的时序偏移，可否定输出数据信号320-a中的任何时序偏移。
在一些实例中，可保证第一数据或第二数据的时序偏移的第二调整。随后，举例来说，可(例如，通过如参考图1描述的存储器控制器110)重新确定时序偏移。在一些实例中，延迟组件405可经配置以在确定之后重新调整第一数据的时序输出。在其它实例中，第二延迟组件405-a可经配置以在确定之后重新调整第二数据的时序输出。
另外或替代地，举例来说，第一延迟组件405-a及第二延迟组件405-a可彼此独立地操作或彼此结合地操作。举例来说，第一延迟组件405可调整第一数据的时序偏移，而第二延迟组件405-a可保持在非作用状态中。在其它实例中，第二延迟组件405-a可调整第二数据的时序偏移而第一延迟组件405可保持在非作用状态中。在进一步实例中，第一延迟组件405可调整第一数据的时序偏移且第二延迟组件405-a可调整第二数据的时序偏移。
图4b说明根据本发明的各种实例的实例存储器装置400-b。存储器装置400-b还可称为多支路驱动器400-b且可为如参考图1描述的驱动器125的实例。多支路驱动器400-b可经配置以利用多电平信令以在存储器装置(例如，如参考图1描述的存储器子系统100)的各种组件之间传达数据。多支路驱动器400-b可包含FIFO组件330-b、延迟组件405-b及405-c、多路复用器410-a及多路复用器415-a、电阻组件430-a、435-a及440-a以及输出信号320-b。FIFO组件330-b及输出信号320-b分别可为如参考图3描述的FIFO组件330及输出信号320的实例。在其它实例中，多路复用器410-a及415-a可分别接收时钟信号445-a及450-a。
如上文描述，多支路驱动器400-b可包含电阻组件430-a、435-a及440-a。电阻组件430-a及435-a中的每一者可与多个支路420-a耦合，且电阻组件440-a可与多个支路425-a耦合。另外或替代地，举例来说，多个支路425-a可与额外电阻组件(未说明)耦合。在一些实例中，多个支路420-a可称为第一多个支路420-a且多个支路425-a可称为第二多个支路425-a。多个支路420-a及425-a中的每一者可将数据从存储器单元阵列(例如，如参考图1描述的存储器单元阵列105)输送到电阻组件430-a、435-a及440-a。在一些情况中，多个支路420-a可经配置以从存储器阵列输送与最高有效位相关联的数据，且在其它实例中，多个支路425-a可经配置以从存储器阵列输送与最低有效位相关联的数据。
在一些实例中，多支路驱动器400-b可包含FIFO组件330-b。如上文描述，FIFO组件330-b可与存储器单元阵列(例如，如参考图1描述的存储器单元阵列105)耦合，且可组织及/或操纵从一或多个存储器单元传输的数据。在一些实例中，FIFO组件330-b可根据时间及优先级操纵及/或组织数据。因此，FIFO组件330-b可在先到先服务基础上处理数据。在一些实例中，FIFO组件330-b可利用与可与多支路驱动器400-b耦合的存储器控制器(例如，如参考图1描述的存储器控制器110)相同的时钟。
多支路驱动器400-b可包含多路复用器410-a及多路复用器415-a。在一些实例中，多路复用器410-a可称为第一多路复用器且多路复用器415-a可称为第二多路复用器。多路复用器410-a及多路复用器415-a中的每一者可与FIFO组件330-b耦合。多路复用器410-a及多路复用器415-a中的每一者可例如选择从FIFO组件330-b接收的若干输入信号中的一者。在选择输入信号之后，多路复用器410-a或多路复用器415-a中的每一者可经由第一多个支路420-a或第二多个支路425-a将信号转递到电阻组件430-a、435-a或440-a中的任一者。
在一些实例中，电阻组件430-a、435-a及440-a中的每一者可经配置以输出数据信号320-b。在一些实例中，输出数据可经受归因于多个信号电平输出的时序偏移。为作出此确定，举例来说，可(例如，通过如参考图1描述的接收器130)接收及(例如，通过如参考图1描述的存储器控制器110)比较输出数据。在一些实例中，当与经由多个支路425-a输送的数据比较时，经由多个支路420-a输送的数据可含有时序偏移。
在确定时序偏移之后，可利用延迟组件405-a以至少部分基于时序偏移调整第一数据的时序传输。在一些实例中，延迟组件405-b可称为可变延迟组件405-b或第一延迟组件405-b。在一些实例中，延迟组件405-b可定位于存储器控制器(例如，如参考图1描述的存储器控制器110)与多路复用器410-a之间。举例来说，延迟组件405-b可调整时钟信号445-a的时序。在其它实例中，可利用第二延迟组件(例如，延迟组件405-c)以至少部分基于时序偏移调整第二数据的时序传输。在一些实例中，延迟组件405-c可称为可变延迟组件405-c或第二延迟组件405-c。在此类实例中，第二延迟组件405-c可定位于存储器控制器(例如，如参考图1描述的存储器控制器110)与多路复用器415-a之间。举例来说，第二延迟组件405-c可调整时钟信号450-a的时序。因此，在一些实例中，延迟组件中的一者或两者可促进第一数据及第二数据的时序输出的调整。通过调整第一数据或第二数据中的一者或两者的时序偏移，可否定输出数据信号320-b中的任何时序偏移。此外，延迟组件405-b及405-c中的每一者分别可调整时钟信号445-a及450-a的时序，以便最小化第一数据或第二数据的潜在降级。换句话说，归因于时钟信号445-a及450-a的周期性质，延迟组件405-b及405-c将使时钟信号445-a及450-a的质量降级的机会可小于延迟组件405-b及405-c使第一数据或第二数据的质量降级的机会。
在一些实例中，可期望第一数据或第二数据的时序偏移的第二调整。在一些实例中，如果时序偏移的第一调整对时序偏移过度调整或调整不足，那么可期望第二调整。举例来说，可通过调整时钟信号445-a、时钟信号450-a或两者的时序而发生第二调整。随后，举例来说，可(例如，通过如参考图1描述的存储器控制器110)重新确定时序偏移。在一些实例中，延迟组件405-b可经配置以在确定之后重新调整时钟信号445-a的时序。在其它实例中，第二延迟组件405-c可经配置以在确定之后重新调整时钟信号450-a的时序。
另外或替代地，举例来说，第一延迟组件405-b及第二延迟组件405-c可彼此独立地操作或彼此结合地操作。举例来说，第一延迟组件405-b可调整时钟信号445-a的时序，而第二延迟组件405-c可保持在非作用或旁通状态中。在其它实例中，第二延迟组件405-c可调整时钟信号450-a的时序，而第一延迟组件405-b可保持在非作用状态中。在进一步实例中，第一延迟组件405-b可调整时钟信号445-a的时序且第二延迟组件405-c可调整时钟信号450-a的时序。
在其它实例中，可利用额外延迟组件(未说明)以调整时钟信号445-a及450-a中的一或多者的时序，且经由多个支路420-a及425-a调整第一数据及第二数据的时序输出。举例来说，可延迟时钟信号445-a及450-a以及数据输出的任何组合。举例来说，除一或多个可变延迟组件(例如，分别经由多个支路420-a及420-b)调整第一数据及第二数据的时序输出以外，延迟组件405-b及405-c还可分别调整时钟信号445-a及450-a的时序。
图5展示根据本发明的实施例的支持垂直对准多电平信号的符号的存储器控制器515的框图500。存储器控制器515可为如参考图1描述的存储器控制器110的方面的实例。存储器控制器515可包含偏压组件520、时序组件525、确定组件530、起始组件535及接收组件540。这些模块中的每一者可彼此直接通信或(例如，经由一或多个总线)间接通信。
确定组件530可确定从与多支路驱动器(例如，如参考图4a描述的多支路驱动器400-a)电子通信的传输器输出的多个信号电平的时序偏移。在一些实例中，确定组件530可确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移，其中多个信号电平至少部分基于从多支路驱动器的第一多个支路(例如，如参考图4a描述的多个支路420)输出的第一数据及从多支路驱动器的第二多个支路(例如，如参考图4a描述的多个支路425)输出的第二数据，其中第一数据及第二数据中的每一者包含至少一个位。在一些实例中，确定组件530可重新确定先前调整及接收的多个信号电平的时序偏移。在其它实例中，确定组件530可包含第一多路复用器(例如，如参考图4a描述的多路复用器410)及第二多路复用器(例如，如参考图4a描述的多路复用器415)，且可经由第一多路复用器多路复用第一数据且经由第二多路复用器多路复用第二数据。
起始组件535可至少部分基于所确定时序偏移(例如，经由确定组件530)起始第一数据的时序输出的调整。在一些实例中，起始组件535可起始第一数据的时序输出相对于第二数据的时序输出的调整。在其它实例中，起始组件535可至少部分基于所确定时序偏移(例如，经由确定组件530)起始第二数据的时序输出的调整。举例来说，起始组件535可起始第二数据的时序输出相对于第一数据的时序输出的调整。另外或替代地，举例来说，起始组件535可至少部分基于时序偏移的重新确定(例如，经由确定组件530)起始第一数据、第二数据或两者的时序输出的调整。在一些实例中，起始组件535可至少部分基于查找表值起始第一数据及第二数据的时序输出的调整。
接收组件540可至少部分基于第一数据的经调整时序输出(例如，经由起始组件535)接收从传输器输出的多个信号电平中的每一者。在一些实例中，可在控制器(例如，如参考图1描述的存储器控制器110)的一个时钟循环期间接收经由接收组件540接收的多个信号中的每一者。
图6展示根据本发明的实施例的包含支持垂直对准多电平信号的符号的装置605的系统600的图。装置605可为如上文(例如，参考图4a)描述的多支路控制器400-a的组件的实例或包含多支路控制器400-a的组件。装置605可包含用于双向语音及数据通信的组件，其包含用于传输及接收通信的组件，包含存储器控制器615、存储器单元620、基本输入/输出系统(BIOS)组件625、处理器630、I/O控制器635及外围组件640。这些组件可经由一或多个总线(例如，总线610)电子通信。
存储器控制器615可如本文中描述那样操作一或多个存储器单元。特定来说，存储器控制器615可经配置以支持垂直对准多电平信号的符号。在一些情况中，存储器控制器615可包含行解码器、列解码器或两者，如本文中描述(未展示)。
存储器单元620可存储如本文中描述的信息(即，呈逻辑状态的形式)。
BIOS组件625是包含操作为固件的BIOS的软件组件，其可初始化及运行各种硬件组件。BIOS组件625还可管理处理器与各种其它组件(例如，外围组件、输入/输控制组件等)之间的数据流。BIOS组件625可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器630可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况中，处理器630可经配置以使用存储器控制器操作存储器阵列。在其它情况中，存储器控制器可集成到处理器630中。处理器630可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持垂直对准多电平信号的符号的功能或任务)。
I/O控制器635可管理装置605的输入信号及输出信号。I/O控制器635还可管理未集成到装置605中的外围设备。在一些情况中，I/O控制器635可表示到外部外围设备的实体连接或端口。在一些情况中，I/O控制器635可利用操作系统，例如 或另一已知操作系统。在其它情况中，I/O控制器635可表示调制解调器、键盘、鼠标、触摸屏或类似装置或与其交互。在一些情况中，I/O控制器635可实施为处理器的部分。在一些情况中，用户可经由I/O控制器635或经由通过I/O控制器635控制的硬件组件与装置605交互。
外围组件640可包含任何输入或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽(例如外围组件互连(PCI)或加速图形端口(AGP)槽)。
输入645可表示装置605外部的装置或信号，其提供输入到装置605或装置605的组件。此可包含用户接口或与其它装置或其它装置之间的接口。在一些情况中，输入645可由I/O控制器635管理，且可经由外围组件640与装置605交互。
输出650还可表示装置605外部的装置或信号，其经配置以从装置605或装置605的组件中的任一者接收输出。输出650的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况中，输出650可为经由外围组件640与装置605介接的外围元件。在一些情况中，输出650可由I/O控制器635管理。
装置605的组件可包含经设计以实行其功能的电路。此可包含经配置以实行本文中描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。装置605可为计算机、服务器、膝上型计算机、笔记本电脑、平板计算机、移动电话、穿戴式电子装置、个人电子装置或类似物。或装置605可为此装置的部分或方面。
图7展示说明根据本发明的实施例的用于垂直对准多电平信号的符号的方法700的流程图。可由如本文中描述的多支路驱动器(例如，如参考图4a描述的多支路驱动器400-a)或其组件实施方法700的操作。举例来说，可由如参考图1描述的存储器控制器(例如，存储器控制器110)执行方法700的操作。在一些实例中，多支路驱动器可执行一组码来控制装置的功能元件以执行下文描述的功能。另外或替代地，多支路驱动器可使用专用硬件来执行下文描述的功能的方面。
在框705，多支路驱动器可确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移。在一些实例中，多个信号电平可至少部分基于从多支路驱动器的第一多个支路输出的第一数据及从多支路驱动器的第二多个支路输出的第二数据。在一些实例中，第一数据及第二数据中的每一者可包含至少一个位。可根据本文中描述的方法执行框705的操作。在特定实例中，可由如参考图5描述的确定组件执行框705的操作的方面。
在框710，多支路驱动器可至少部分基于所确定时序偏移起始第一数据的时序输出的调整。在一些实例中，可相对于第二数据的时序输出调整第一数据的时序输出。可根据本文中描述的方法执行框710的操作。在特定实例中，可由如参考图5描述的起始组件执行框710的操作的方面。
在框715，多支路驱动器可至少部分基于第一数据的经调整时序输出接收从传输器输出的多个信号电平中的每一者。可根据本文中描述的方法执行框715的操作。在特定实例中，可由如参考图5描述的接收组件执行框715的操作的方面。
在一些情况中，所述方法还可包含确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移。在一些实例中，多个信号电平可至少部分基于从多支路驱动器的第一多个支路输出的第一数据及从多支路驱动器的第二多个支路输出的第二数据。在其它实例中，第一数据及第二数据中的每一者可包含至少一个位。
在一些情况中，所述方法还可包含至少部分基于所确定时序偏移起始第一数据的时序输出的调整。另外或替代地，举例来说，可相对于第二数据的时序输出调整第一数据的时序输出。
在一些情况中，所述方法还可包含至少部分基于第一数据的经调整时序输出接收从传输器输出的多个信号电平中的每一者。在一些情况中，可在控制器的一个时钟循环期间接收所接收多个信号电平中的每一者。在其它实例中，时序输出的调整可至少部分基于控制器的一个时钟循环。另外或替代地，举例来说，所述方法还可包含至少部分基于所确定时序偏移起始第二数据的时序输出的调整。在一些实例中，可相对于第一数据的时序输出调整第二数据的时序输出。
在一些实例中，所述方法还可包含确定所接收多个信号电平的时序偏移。在其它情况中，所述方法还可包含至少部分基于所述确定起始第一数据、第二数据或两者的时序输出的调整。举例来说，时序输出的调整可至少部分基于查找表值。在其它实例中，时序偏移的确定可包含经由第一多路复用器多路复用第一数据且经由第二多路复用器多路复用第二数据。
在一个实例中，一种装置或系统可包含：多支路驱动器，其包括第一多个支路及第二多个支路，其中第一多个支路经配置以输出包含至少一个位的第一数据且第二多个支路经配置以输出包含至少一个位的第二数据；控制器，其与多支路驱动器耦合，所述控制器经配置以确定第一数据与第二数据之间的时序偏移；及第一延迟组件，其与多支路驱动器的第一多个支路耦合，第一延迟组件经配置以至少部分基于时序偏移调整第一数据的时序输出。
上文描述的装置或系统的一些实施例还可包含与多支路驱动器的第二多个支路耦合的第二延迟组件，所述第二延迟组件经配置以至少部分基于时序偏移调整第二数据的时序输出。上文描述的装置或系统的其它实例还可包含与第一多个支路耦合的第一多路复用器。上文描述的装置或系统的一些实例还可包含与第二多个支路耦合的第二多路复用器。
另外或替代地，举例来说，第一延迟组件可为定位于控制器与第一多路复用器之间的可变延迟组件。可变延迟组件可定位成与传播数据(例如，第一数据或第二数据)成一直线。在其它实例中，第一多个支路可与具有第一量值的第一位相关联且第二多个支路可与具有第二量值的第二位相关联，其中第一量值可大于第二量值。
在上文描述的装置或系统的一些实例中，第一延迟组件可经配置以相对于第二数据的时序输出调整第一数据的时序输出。上文描述的装置或系统的其它实例还可包含与多支路驱动器电子通信的传输器，所述传输器经配置以传输第一数据及第二数据中的每一者，其中第一数据及第二数据中的每一者包含多个位。上文描述的装置或系统的一些实例还可包含与第一多个支路中的至少一者及第二多个支路中的至少一者电子通信的多个电阻组件。
可描述一种操作存储器阵列的方法。所述方法可包含：确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移，其中多个信号电平至少部分基于从多支路驱动器的第一多个支路输出的第一数据及从多支路驱动器的第二多个支路输出的第二数据，其中第一数据及第二数据中的每一者包含至少一个位；至少部分基于所确定时序偏移起始第一数据的时序输出的调整，相对于第二数据的时序输出调整第一数据的时序输出；及至少部分基于第一数据的经调整时序输出接收从传输器输出的多个信号电平中的每一者。
在上文描述的方法的一些实例中，可在控制器的一个时钟循环期间接收所接收多个信号电平中的每一者。在上文描述的方法的其它实例中，时序输出的调整可至少部分基于控制器的所述一个时钟循环。上文描述的方法的一些实例可进一步包含用于至少部分基于所确定时序偏移起始第二数据的时序输出的调整的过程、特征、装置或指令，相对于第一数据的时序输出调整第二数据的时序输出。上文描述的方法的其它实例可进一步包含用于确定所接收多个信号电平的时序偏移的过程、特征、装置或指令。上文描述的方法的一些实例可进一步包含用于至少部分基于所述确定起始第一数据、第二数据或两者的时序输出的调整的过程、特征、装置或指令。
在上文描述的方法的一些实例中，时序输出的调整可至少部分基于查找表值。在上文描述的方法的其它实例中，时序偏移的确定包括经由第一多路复用器多路复用第一数据且经由第二多路复用器多路复用第二数据。
在一个实例中，一种装置或系统可包含：多支路驱动器，其包括第一多个支路及第二多个支路，其中第一多个支路经配置以输出包含至少一个位的第一数据且第二多个支路经配置以输出包含至少一个位的第二数据；第一延迟组件，其与多支路驱动器的第一多个支路耦合；控制器，其经配置以：确定所传输多个信号电平中的每一者的时序偏移；至少部分基于所确定时序偏移通过第一延迟组件起始第一数据的时序输出的调整；及至少部分基于经调整时序输出接收所传输多个信号电平中的每一者。
在上文描述的装置或系统的一些实例中，控制器可进一步操作以确定所接收多个信号电平的时序偏移。上文描述的装置或系统的一些实例还可包含根据控制器的时钟循环起始第一数据的时序输出的调整，其中调整可至少部分基于所确定时序偏移。在上文描述的装置或系统的一些实例中，控制器可进一步操作以至少部分基于第一数据的经调整时序输出起始第二数据的时序输出的调整。在其它实例中，第一数据的经调整时序输出及第二数据的经调整时序输出中的每一者可至少部分基于查找表值。在一些实例中，控制器进一步包括缓冲器，其中第一数据及第二数据中的每一者的时序输出的调整可至少部分基于缓冲器的大小。
描述一种设备。在一些实例中，所述设备可包含用于确定从与多支路驱动器电子通信的传输器输出的多个信号电平的时序偏移的装置，其中多个信号电平至少部分基于从多支路驱动器的第一支路输出的第一数据及从多支路驱动器的第二支路输出的第二数据，其中第一数据及第二数据中的每一者包含至少一个位。所述设备可包含用于至少部分基于所确定时序偏移起始第一数据的时序输出的调整的装置，相对于第二数据的时序输出调整第一数据的时序输出。在一些情况中，所述设备可包含用于至少部分基于第一数据的经调整时序输出接收从传输器输出的多个信号电平中的每一者的装置。
在一些实例中，所述设备可包含用于至少部分基于所确定时序偏移起始第二数据的时序输出的调整的装置，相对于第一数据的时序输出调整第二数据的时序输出。所述设备可包含用于确定所接收多个信号电平的时序偏移的装置及用于至少部分基于所述确定起始第一数据、第二数据或两者的时序输出的调整的装置。
在一些实例中，所述设备可包含用于确定所接收多个信号电平的时序偏移的装置及用于至少部分基于所述确定起始第一数据、第二数据或两者的时序输出的调整的装置。在一些实例中，用于确定时序偏移的装置可包含用于经由第一多路复用器多路复用第一数据的装置及用于经由第二多路复用器多路复用第二数据的装置。在一些实例中，多支路驱动器的第一支路及第二支路可包含多个支路。
描述一种设备。在一些实例中，所述设备可包含包括第一支路及第二支路的多支路驱动器，其中第一支路经配置以输出包含至少一个位的第一数据，且所述第二支路经配置以输出包含至少一个位的第二数据；与多支路驱动器的第一支路耦合的第一延迟组件；及控制器。在一些实例中，控制器可包含或可支持用于确定所传输多个信号电平中的每一者的时序偏移的装置，用于至少部分基于用于确定时序偏移的装置通过第一延迟组件起始第一数据的时序输出的调整的装置，及用于至少部分基于用于调整时序输出的装置接收所传输多个信号电平中的每一者的装置。
在一些实例中，控制器可包含或可支持用于确定所接收多个信号电平的时序偏移的装置，及用于根据控制器的时钟循环起始第一数据的时序输出的调整的装置，其中用于调整第一数据的时序输出的装置是至少部分基于用于确定时序偏移的装置。在一些实例中，控制器可包含或可支持用于至少部分基于用于调整第一数据的时序输出的装置来起始第二数据的时序输出的调整的装置。在一些实例中，第一数据的经调整时序输出及第二数据的经调整时序输出中的每一者是至少部分基于查找表值。在一些实例中，控制器可包含缓冲器，其中用于调整第一数据及第二数据中的每一者的时序输出的装置是至少部分基于缓冲器的大小。
应注意，上文所描述的方法描述可能的实现方案，且操作及步骤可经重新布置或以其它方式修改，且其它实现方案是可能的。此外，可组合来自方法中的两者或两者以上的实施例。
本文中所描述的信息及信号可使用各种不同科技及技术中的任一者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持于近似零伏特(0V)的电压但不直接与接地连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到近似0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也是可能的。“虚拟接地”或“经虚接接地”意味着连接到近似0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电时交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件电子通信或可耦合，而与所述开关的状态(即，断开或闭合)无关。
如本文中所使用，术语“大体上”意味着经修饰特征(例如，由术语大体上修饰的动词或形容词)无需是绝对的，但足够接近以便实现特征的优点。
术语“隔离”是指其中电子目前无法在其之间流动的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。举例来说，当开关断开时，通过所述开关物理连接的两个组件可彼此隔离。
本文中所论述的装置(包含存储器单元阵列105)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于：磷、硼或砷)的掺杂来控制衬底或衬底子区域的导电性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法而执行。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括三端子装置，其包含源极、漏极与栅极。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道而分离。如果沟道是n型(即，多数载流子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载流子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物封盖。可通过将电压施加于栅极而控制沟道导电率。举例来说，分别将正电压或负电压施加于n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于所述晶体管的阈值电压的电压施加于晶体管栅极时，所述晶体管可“关断”或“解除激活”。
本文中所阐述的描述结合所附图式描述实例配置且不表示可实施或可在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的目的的具体细节。然而，这些技术可在无这些具体细节的情况下实践。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同科技及技术中的任一者来表示本文描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合而实施或执行结合本文的揭示内容描述的各种说明性框及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任意者的组合来实施上文描述的功能。实施功能的特征还可在物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中所使用，包含在权利要求书中，如项目列表(例如，以例如“至少一者”或“一或多者”的短语开始的项目列表)中使用的“或”指示包含列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应解释为对条件闭集的参考。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应按与短语“至少部分基于”相同的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要过程代码装置且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且本文中定义的通用原理可应用于其它变化而不背离本发明的范围。因此，本发明不限于本文中描述的实例及设计，而应符合与本文中揭示的原则及新颖特征一致的最广范围。

Claims (31)

1.一种电子存储器设备，其包括：
多支路驱动器，其包括第一多个支路及第二多个支路，其中所述第一多个支路经配置以输出包含至少一个位的第一数据且所述第二多个支路经配置以输出包含至少一个位的第二数据；
控制器，其与所述多支路驱动器耦合，所述控制器经配置以确定所述第一数据与所述第二数据之间的时序偏移；
第一延迟组件，其与所述多支路驱动器的所述第一多个支路耦合，所述第一延迟组件经配置以至少部分基于在所述第一数据和所述第二数据之间的所述时序偏移调整所述第一数据的时序输出；及
第二延迟组件，其与所述多支路驱动器的所述第二多个支路耦合，所述第二延迟组件经配置以至少部分基于所述时序偏移调整所述第二数据的时序输出。
2.根据权利要求1所述的电子存储器设备，其进一步包括：
第一多路复用器，其与所述第一多个支路耦合；及
第二多路复用器，其与所述第二多个支路耦合。
3.根据权利要求2所述的电子存储器设备，其中所述第一延迟组件是定位于所述控制器与所述第一多路复用器之间的可变延迟组件。
4.根据权利要求2所述的电子存储器设备，其中所述第一多个支路与具有第一量值的第一位相关联且所述第二多个支路与具有第二量值的第二位相关联，其中所述第一量值大于所述第二量值。
5.根据权利要求1所述的电子存储器设备，其中所述第一延迟组件经配置以相对于所述第二数据的时序输出调整所述第一数据的所述时序输出。
6.根据权利要求1所述的电子存储器设备，其进一步包括：
传输器，其与所述多支路驱动器电子通信，所述传输器经配置以传输所述第一数据及所述第二数据中的每一者，其中所述第一数据及所述第二数据中的每一者包含多个位。
7.根据权利要求1所述的电子存储器设备，其进一步包括：
多个电阻组件，其与所述第一多个支路中的至少一者及所述第二多个支路中的至少一者电子通信。
8.一种操作存储器装置的方法，其包括：
确定从与多支路驱动器电子通信的传输器输出的多个信号电平之间的时序偏移，其中所述多个信号电平包括从所述多支路驱动器的第一支路输出的第一数据及从所述多支路驱动器的第二支路输出的第二数据，其中所述第一数据及所述第二数据中的每一者包含至少一个位；
至少部分基于所述多个信号电平之间的所确定时序偏移，而通过与所述第一支路耦合的第一延迟组件起始所述第一数据的时序输出的调整或通过与所述第二支路耦合的第二延迟组件起始所述第二数据的时序输出的调整，所述第一数据的所述时序输出是相对于所述第二数据的时序输出来调整的；及
至少部分基于所述第一数据的经调整时序输出或所述第二数据的经调整时序输出而接收从所述传输器输出的所述多个信号电平中的每一者。
9.根据权利要求8所述的方法，其中在控制器的一个时钟循环期间接收所有所接收的多个信号电平。
10.根据权利要求9所述的方法，其中所述时序输出的所述调整至少部分基于所述控制器的所述一个时钟循环。
11.根据权利要求8所述的方法，其进一步包括：
至少部分基于所述所确定时序偏移起始所述第二数据的时序输出的调整，相对于所述第一数据的所述时序输出调整所述第二数据的所述时序输出。
12.根据权利要求11所述的方法，其进一步包括：
确定所接收的所述多个信号电平的时序偏移；及
至少部分基于所述确定起始所述第一数据、所述第二数据或两者的所述时序输出的调整。
13.根据权利要求8所述的方法，其中所述时序偏移的所述确定包括经由第一多路复用器多路复用所述第一数据且经由第二多路复用器多路复用所述第二数据。
14.根据权利要求8所述的方法，其中所述多支路驱动器的所述第一支路及所述第二支路包括多个支路。
15.一种电子存储器设备，其包括：
多支路驱动器，其包括第一支路及第二支路，其中所述第一支路经配置以在单个时钟循环期间输出包含至少一个位的第一数据且所述第二支路经配置以在所述单个时钟循环期间输出包含至少一个位的第二数据；
第一延迟组件，其与所述多支路驱动器的所述第一支路耦合；
第二延迟组件，其与所述多支路驱动器的所述第二支路耦合；及
控制器，其经配置以：
确定在从所述多支路驱动器的所述第一支路输出的所述第一数据与从所述多支路驱动器的所述第二支路输出的所述第二数据之间的时序偏移；
至少部分基于所确定时序偏移，而通过所述第一延迟组件起始所述第一数据的时序输出的调整或通过所述第二延迟组件起始所述第二数据的时序输出的调整；及
至少部分基于所述第一数据的经调整时序输出或所述第二数据的经调整时序输出而接收所述第一数据和所述第二数据中的每一者。
16.根据权利要求15所述的电子存储器设备，其中所述控制器可进一步操作以：
根据所述控制器的时钟循环起始所述第一数据的时序输出的调整，其中所述调整至少部分基于所确定时序偏移。
17.根据权利要求15所述的电子存储器设备，其中所述控制器可进一步操作以：
至少部分基于所述第一数据的所述经调整时序输出起始所述第二数据的时序输出的调整。
18.根据权利要求17所述的电子存储器设备，其中所述第一数据的所述经调整时序输出及所述第二数据的所述经调整时序输出中的每一者至少部分基于查找表值。
19.根据权利要求17所述的电子存储器设备，其中所述控制器进一步包括：
缓冲器，其中所述第一数据及所述第二数据中的每一者的所述时序输出的所述调整至少部分基于所述缓冲器的大小。
20.一种电子存储器设备，其包括：
用于确定从与多支路驱动器电子通信的传输器输出的多个信号电平之间的时序偏移的装置，其中所述多个信号电平包括从所述多支路驱动器的第一支路输出的第一数据及从所述多支路驱动器的第二支路输出的第二数据，其中所述第一数据及所述第二数据中的每一者包含至少一个位；
用于至少部分基于所述用于确定所述多个信号电平之间的所述时序偏移而通过与所述第一支路耦合的第一延迟组件起始所述第一数据的时序输出的调整或通过与所述第二支路耦合的第二延迟组件起始所述第二数据的时序输出的调整的装置；及
用于至少部分基于所述第一数据的经调整时序输出或所述第二数据的经调整时序输出而接收从所述传输器输出的所述多个信号电平中的每一者的装置。
21.根据权利要求20所述的电子存储器设备，其中在控制器的一个时钟循环期间接收所有所接收的多个信号电平。
22.根据权利要求21所述的电子存储器设备，其中所述用于调整所述时序输出的装置至少部分基于所述控制器的所述一个时钟循环。
23.根据权利要求20所述的电子存储器设备，其进一步包括：
用于至少部分基于所确定时序偏移起始所述第二数据的时序输出的调整的装置，相对于所述第一数据的所述时序输出调整所述第二数据的所述时序输出构件。
24.根据权利要求23所述的电子存储器设备，其进一步包括：
用于确定所接收的所述多个信号电平的时序偏移的装置；及
用于至少部分基于所述确定起始所述第一数据、所述第二数据或两者的所述时序输出的调整的装置。
25.根据权利要求20所述的电子存储器设备，其中所述用于确定所述时序偏移的装置包括：用于经由第一多路复用器多路复用所述第一数据的装置，及用于经由第二多路复用器多路复用所述第二数据的装置。
26.根据权利要求20所述的电子存储器设备，其中所述多支路驱动器的所述第一支路及所述第二支路包括多个支路。
27.一种用于多电平单元的垂直对准的电子存储器设备，其包括：
多支路驱动器，其包括第一支路及第二支路，其中所述第一支路经配置以在单个时钟循环期间输出包含至少一个位的第一数据，且所述第二支路经配置以在所述单个时钟循环期间输出包含至少一个位的第二数据；
第一延迟组件，其与所述多支路驱动器的所述第一支路耦合；
第二延迟组件，其与所述多支路驱动器的所述第二支路耦合；
用于确定在从所述多支路驱动器的所述第一支路输出的所述第一数据与从所述多支路驱动器的所述第二支路输出的所述第二数据之间的时序偏移的装置；
用于至少部分基于所述用于确定所述时序偏移的装置而通过所述第一延迟组件起始所述第一数据的时序输出的调整或通过所述第二延迟组件起始所述第二数据的时序输出的调整的装置；及
用于至少部分基于所述用于调整所述第一数据的所述时序输出或所述第二数据的所述时序输出的装置接收所述第一数据和所述第二数据中的每一者的装置。
28.根据权利要求27所述的电子存储器设备，其进一步包括：
用于根据控制器的时钟循环起始所述第一数据的时序输出的调整的装置，其中所述用于调整所述第一数据的所述时序输出的装置至少部分基于所述用于确定所述时序偏移的装置。
29.根据权利要求27所述的电子存储器设备，其进一步包括：
用于至少部分基于所述用于调整所述第一数据的所述时序输出的装置起始所述第二数据的时序输出的调整的装置。
30.根据权利要求29所述的电子存储器设备，其中所述第一数据的经调整时序输出及所述第二数据的经调整时序输出中的每一者至少部分基于查找表值。
31.根据权利要求27所述的电子存储器设备，其进一步包括：
缓冲器，其中所述用于调整所述第一数据及所述第二数据中的每一者的所述时序输出的装置至少部分基于所述缓冲器的大小。
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