CN110299162B - 信令输出阻抗校准 - Google Patents

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Abstract

本申请案针对于信令输出阻抗校准。描述用于信令输出阻抗校准的方法、系统及装置。本文中提供用以调整与使用信令及相关技术而发射的数据相关联的阻抗水平的技术。在一些情形中，所述信令可为多级信令。此信令可经配置以增大所传递数据的数据传送速率，而不增大数据传送频率及/或发射功率。

Description

信令输出阻抗校准
交叉参考
本专利申请案主张林(Lin)于2018年3月23日提出申请的标题为“信令输出阻抗校准(OUTPUT IMPEDANCE CALIBRATION FOR SIGNALING)”的第15/934,663号美国专利申请案的优先权，所述美国专利申请案受让于本申请案的受让人且明确地以其全文引用的方式并入本文中。
技术领域涉及信令输出阻抗校准。
背景技术
以下内容一般来说涉及调整来自驱动器的分区的输出，且更明确地说，涉及信令输出阻抗校准。
在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中广泛地使用存储器装置来存储信息。信息是通过对存储器装置的不同状态进行编程而存储。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两种以上状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为存储信息，电子装置的组件可对存储器装置中的状态进行撰写或编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)以及其它。存储器装置可为易失性或非易失性的。即使在缺少外部电源的情况下，非易失性存储器(例如，FeRAM)也可维持其所存储逻辑状态达延长的时间周期。易失性存储器装置(例如，DRAM)可随时间失去其所存储状态，除非易失性存储器装置通过外部电源而周期性地刷新。FeRAM可使用类似于易失性存储器的装置架构，但因使用铁电电容器作为存储装置而可具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有经改进性能。
改进存储器装置通常可包含增大存储器单元密度、增大读取/写入速度、增大可靠性、增大数据保持、减小功率消耗或减小制造成本，以及其它度量。
发明内容
描述一种方法。在一些实例中，所述方法可包含：接收从驱动器的第一分区输出的第一数据及从所述驱动器的第二分区输出的第二数据；至少部分地基于接收到所述第一数据及所述第二数据而确定所述第一分区或所述第二分区中的至少一者的输出阻抗；及至少部分地基于所述确定而起始所述第一分区从第一阻抗水平到第二阻抗水平的调整。
描述一种设备。在一些实例中，所述设备可包含：多支路驱动器，其包括第一分区及第二分区，其中所述第一分区经配置以输出第一数据且所述第二分区经配置以输出第二数据；控制器，其与所述多支路驱动器耦合，所述控制器经配置以确定所述第一分区或所述第二分区中的至少一者的输出阻抗；及第一晶体管，其与所述第一分区的第一支路群组耦合，所述第一晶体管经配置以至少部分地基于所述控制器确定所述第一分区或所述第二分区中的所述至少一者的所述输出阻抗而调整所述第一支路群组中的至少一个支路的阻抗水平。
描述一种设备。在一些实例中，所述设备可包含：驱动器的第一分区，其包括经配置以输出第一数据的第一驱动器，所述第一驱动器经配置以将所述第一分区的阻抗水平从第一阻抗水平调整到第二阻抗水平；所述驱动器的第二分区，其包括经配置以输出第二数据的第二驱动器，所述第二驱动器经配置以至少部分地基于与所述第二分区耦合的电阻器的电阻水平而调整所述第二分区的阻抗水平；及控制器，其与所述驱动器耦合，所述控制器经配置以确定所述第一分区、所述第二分区或两者的输出阻抗。
附图说明
图1图解说明根据本发明的实例的支持信令输出阻抗校准的特征及操作的存储器装置的实例。
图2图解说明根据本发明的实例的支持信令输出阻抗校准的特征及操作的单元的眼图的实例。
图3到4图解说明根据本发明的实例的支持信令输出阻抗校准的特征及操作的存储器装置的实例。
图5A到5B图解说明根据本发明的实例的支持信令输出阻抗校准的特征及操作的存储器装置的实例。
图6图解说明根据本发明的实例的支持信令输出阻抗校准的装置的框图。
图7图解说明根据本发明的实例的包含支持信令输出阻抗校准的驱动器的系统的框图。
图8到9图解说明根据本发明的实例的用于信令输出阻抗校准的方法。
具体实施方式
一些存储器装置可使用多种信令方案(例如，多级信令)跨越大数目个通道而传送数据。此些信令方案可经配置以增大所传递数据的数据传送速率，而不增大数据传送频率及/或发射功率。一种类型信令方案的实例(明确地，多级信令方案)可为脉冲振幅调制(PAM4、PAM8等)，其中多级信号的独特符号可经配置以表示多个数据位。
在PAM4信令方案中，举例来说，所传送数据的各种振幅之间可存在峰值间电压差。举例来说，较小峰值间容限可由额外噪声及因此所发射数据中的额外错误造成。另一选择为，举例来说，较大峰值间容限可由减小的噪声及因此数据中的较少错误造成。因此，大且均匀的峰值间容限是合意的。
在一些实例中，调整从一或多个特定驱动器分区输出的数据的阻抗水平可产生更大更均匀(例如，更线性)峰值间容限。为调整从分区输出的阻抗水平，可确定至少一个分区(例如，第一分区)的输出阻抗。在一些实例中，在确定输出阻抗时，可确定多个分区之间的输出阻抗偏移量(例如，来自第一分区的输出与来自第二分区的输出之间的偏移量)。此阻抗偏移量可对应于所发射数据的各种振幅之间的峰值间差异。举例来说，在确定输出阻抗或输出阻抗偏移量后，可即刻调整跨越特定分区的一或多个支路的电压(例如，跨越第一分区的至少第一支路的电压)。此调整可产生输出数据的更均匀峰值间容限。
以下在存储器装置的脉络中进一步描述上文所介绍的本发明的特征。接着描述支持信令输出阻抗校准的存储器装置的特定实例，包含但不限于多级信令(例如，可使用包含至少三个级别来编码一个以上信息位的调制方案而调制的信号)。参考与输出阻抗校准有关的设备图、系统图及流程图进一步图解说明及描述本发明的这些及其它特征。
图1图解说明根据本发明的各种实例的实例性存储器子系统100。存储器子系统100也可称为电子存储器设备。存储器子系统100可经配置以利用多级信令在存储器子系统100的各种组件之间传递数据。多级信令的一些实例可包含PAM信令，例如PAM4信令、PAM8信令等。存储器子系统100可包含存储器单元阵列105、控制器110、多个通道115、信令接口120、其它组件或其组合。
存储器子系统100可使用多级信令来增大使用给定带宽的频率资源所发射的信息量。在二进制信令中，使用信号的两个符号(例如，两个电压电平)来表示至多两种逻辑状态(例如，逻辑状态‘0’或逻辑状态‘1’)。在多级信令中，可使用更大符号库来表示数据。每一符号可表示两种以上逻辑状态(例如，具有多个位的逻辑状态)。举例来说，如果信号能够具有四个独特符号，那么所述信号可用于表示至多四种逻辑状态(例如，‘00’、‘01’、‘10’及‘11’)。因此，多个数据位可被压缩成单个符号，借此增大使用给定带宽所传递的数据量。
在多级信令的一些情形中，信号的振幅可用于产生不同符号。举例来说，第一振幅水平可表示‘00’，第二振幅水平可表示‘01’，第三振幅水平可表示‘10’，且第四振幅水平可表示‘11’。一些多级信令方案的一个缺陷是：与二进制信令方案中的符号相比，符号可通过更小电压而分离。更小电压分离可使多级信令方案更易受噪声或其它方面所造成的错误影响。然而，多级信令方案中的符号的电压分离可通过增大所发射信号的峰值间所发射功率而扩展。然而，在一些情况中，由于固定电力供应器电压、固定信号功率要求或其它因素，因此峰值间所发射功率的此增大可是不可能的或可是困难的。因此，为实施多级信令，在与二进制信令方案相比时，发射器可利用更多功率，及/或接收器可易受增大的错误率影响。
多级信号(有时称为多符号信号)可为使用包含三个或多于三个独特符号来表示数据(例如，一或多个数据位)的调制方案而调制的信号。多级信号可为使用调制方案而调制的M进制信号的实例，其中M大于或等于3，其中M表示调制方案中可能的独特符号、级别或条件的数目。在一些例子中，多级信号或多级调制方案可称为非二进制信号或非二进制调制方案。与多级信号有关的多级(或M进制)调制方案的实例可包含但不限于脉冲振幅调制(例如，PAM4、PAM8)、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。
二进制级别信号(有时称为二进制符号信号)可为使用包含两个独特符号来表示一个数据位的调制方案而调制的信号。二进制级别信号可为M进制调制方案的实例，其中M小于或等于2。与二进制级别信号有关的二进制级别调制方案的实例包含但不限于不归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、PAM2及/或其它。
存储器单元阵列105中的每一存储器单元可编程以存储不同状态。举例来说，每一存储器单元可经编程以存储两种或多于两种逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’等)。存储器单元可将表示可编程状态的电荷存储于电容器中；举例来说，充电及未充电电容器可分别表示两种逻辑状态。存储器单元阵列105的存储器单元可使用任何数目个存储媒体，包含DRAM、FeRAM、PCM或其它类型的存储器单元。DRAM存储器单元可包含具有电介质材料作为绝缘材料的电容器。举例来说，电介质材料可具有线性或顺电电极化性质，且铁电存储器单元可包含具有铁电材料作为绝缘材料的电容器。在其中存储媒体包含FeRAM的例子中，铁电电容器的不同电荷水平可表示不同逻辑状态。
存储器单元阵列105可为或包含三维(3D)阵列，其中多个二维(2D)阵列或多个存储器单元彼此上下地形成。如与2D阵列相比，此配置可增大在单个裸片或衬底上可形成的存储器单元的数目。反过来，此可减小生产成本或增大存储器阵列的性能，或者两者。阵列的每一层级可经对准或定位，使得存储器单元可跨越每一层级大约彼此对准，从而形成存储器单元堆叠。
在一些实例中，存储器单元阵列105可包含存储器单元、字线、数字线及感测组件。在一些实例中，存储器单元阵列105可包含板线(例如，在FeRAM的情形中)。存储器单元阵列105中的存储器单元可包含选择组件及逻辑存储组件，例如包含第一板、单元板、第二板及单元底部的电容器。单元板及单元底部可通过定位于其之间的绝缘材料(例如，电介质材料、铁电材料或PCM材料)以电容方式耦合。
存储器单元阵列105中的存储器单元可使用字线、数字线及/或板线的各种组合而存取(例如，在读取操作、写入操作或其它操作期间)。在一些情形中，一些存储器单元可与其它存储器单元共享存取线(例如，数字线、字线、板线)。举例来说，同一列中的存储器单元可共享数字线，同一行中的存储器单元可共享字线，且同一区段、方块、层面或多个层面中的存储器单元可共享板线。如本文中所描述，各种状态可通过对存储器单元的电容器进行充电或放电而存储。
存储器单元的电容器的所存储状态可通过操作各种元件而读取或感测。电容器可与数字线进行电子通信。当选择组件被撤销激活时，电容器可与数字线隔离，且当选择组件被激活(例如，通过字线)时，电容器可连接到数字线。激活选择组件可称为选择存储器单元。在一些情形中，选择组件可为晶体管，且其操作可通过将电压施加到晶体管栅极而控制，其中电压量值大于晶体管的阈值量值。字线可激活选择组件；举例来说，施加到字线的晶体管栅极的电压可连接存储器单元的电容器与数字线。
在一些实例中，数字线的电压的改变可取决于其固有电容。即，当电荷流过数字线时，一些有限电荷可存储于数字线中，且所得电压取决于固有电容。固有电容可取决于数字线的物理特性，包含尺寸。数字线可连接存储器单元阵列105中的许多存储器单元，因此数字线可具有产生不可忽略的电容(例如，大约几微微法拉(pF))的长度。接着可通过感测组件将数字线的所得电压与参考电压(例如，参考线的电压)进行比较，以便确定存储器单元中的所存储逻辑状态。可使用其它感测工艺。
感测组件可包含各种晶体管或放大器以检测或放大信号中的差异，这可称为锁存。感测组件可包含接收数字线及参考线的电压并将两个电压进行比较的感测放大器，所述参考线的电压可为参考电压。基于所述比较，感测放大器输出可被驱动到更高(例如，正)或更低(例如，负或接地)供应电压。举例来说，如果数字线具有比参考线高的电压，那么感测放大器输出可被驱动到正供应电压。
在一些情形中，感测放大器可将数字线驱动到供应电压。接着，感测组件可锁存感测放大器的输出及/或数字线的电压，这可用于确定存储器单元中的所存储状态(例如，逻辑‘1’)。另一选择为，举例来说，如果数字线具有比参考线低的电压，那么感测放大器输出可被驱动到负或接地电压。感测组件可类似地锁存感测放大器输出以确定存储器单元中的所存储状态(例如，逻辑‘0’)。接着，可(举例来说)通过列解码器而输出存储器单元的经锁存逻辑状态。
为写入存储器单元，可跨越存储器单元的电容器而施加电压。可使用各种方法来写入存储器单元。在一个实例中，可通过字线而激活选择组件，以便将电容器电连接到数字线。可通过控制单元板的电压(例如，通过板线)及单元底部的电压(例如，通过数字线)而跨越电容器施加电压。为写入逻辑‘0’，单元板可被视为高(例如，电压电平可增大到高于为“高”电压的预定电压)。即，可将正电压施加到板线，且单元底部可被视为低(例如，虚拟接地或将负电压施加到数字线)。可执行相反工艺来写入逻辑‘1’，其中单元板被视为低且单元底部被视为高。
控制器110可通过各种组件(例如，行解码器、列解码器及感测组件)而控制存储器单元阵列105中的存储器单元的操作(例如，读取、写入、重写、刷新、预充电等)。在一些情形中，行解码器、列解码器及感测组件中的一或多者可与控制器110位于一处。控制器110可产生行地址信号及列地址信号，以便激活所要字线及数字线。在其它实例中，控制器110可产生及控制在存储器子系统100的操作期间所使用的各种电压或电流。举例来说，控制器110可在存取一或多个存储器单元之后将放电电压施加到字线或数字线。一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可调整或变化，且针对在操作存储器子系统100时所论述的各种操作可不同。此外，可同时存取存储器单元阵列105内的一个、多个或全部存储器单元。举例来说，在其中多个存储器单元或全部存储器单元可被设定为单一逻辑状态(例如，逻辑‘0’)的复位操作期间可同时存取存储器单元阵列105中的多个存储器单元或全部存储器单元。
多个通道115中的每一者可经配置以将存储器单元阵列105与控制器110耦合。在一些实例中，每一驱动器125可包含多个支路。在一些实例中，相应驱动器的多个支路可称为或可分成一或多个群组(例如，第一支路群组、第二支路群组)。在一些存储器装置中，存储器装置与主机装置(例如，个人计算机或其它计算装置)之间的数据传送速率可受跨越多个通道115所传送的数据的速率限制。在一些实例中，存储器子系统100可包含大数目个高电阻通道。通过增大通道的数目，可增大存储器子系统100中所传送的数据量而无需增大数据传送速率。在一些实例中，多个通道115可称为宽系统接口。多个通道115中的每一者可为定位于存储器单元阵列105与控制器110之间的中介层的一部分。在一些实例中，通道115中的一或多者可为单向的，且在其它实例中，通道115中的一或多者可为双向的。
在一些实例中，信令接口120中的至少一些接口(及在一些情形中，每一接口)可产生及/或解码使用多个通道115所传递的信号。信令接口120可与耦合多个通道115的每一组件相关联。信令接口120可经配置以产生及/或解码多级信号、二进制信号或两者(例如，同时)。每一信令接口120可包含驱动器125及接收器130。在一些实例中，每一驱动器125可称为多支路驱动器。
每一驱动器125可经配置以基于包含多个位的逻辑状态而产生多级信号。举例来说，驱动器125可使用PAM4信令技术(或其它类型的多级信令技术)来产生具有对应于逻辑状态的振幅的信号。驱动器125可经配置以使用单个输入线而接收数据。在一些情形中，驱动器125可包含用于第一数据位(例如，最高有效位)的第一输入线、用于第二数据位(例如，最低有效位)的第二输入线。在一些情况中，驱动器125可经配置以产生二进制级别信号(例如，NRZ信号)。在一些情形中，驱动器125可使用单端信令来产生多级信号。在此些情形中，多级信号可无需补充组件而发射。
在一些情形中，每一驱动器125可包含多个分区。每一分区可包含与至少一个电阻性组件(例如，晶体管或电阻器)耦合的多个支路(例如，第一多个支路)。举例来说，驱动器125的第一分区可包含与第一电阻器及第一晶体管耦合的第一多个支路。第一分区可与输出阻抗相关联，且在一些实例中，第一分区的输出阻抗可通过调整第一多个支路中的至少一个支路的电压电平而调整。调整至少一个支路的电压电平可将第一分区从第一阻抗水平调整到第二阻抗水平或起始所述调整，第二阻抗水平可不同于第一阻抗水平。
另外或另一选择为，举例来说，每一驱动器125可与存储器控制器110耦合。在一些实例中，存储器控制器110可经配置以确定第一分区或第二分区中的至少一者的输出阻抗。换句话说，从第一分区及/或第二分区中的每一者输出的数据(例如，从第一分区输出的第一数据及/或从第二分区输出的第二数据)可与相应阻抗水平相关联。在一些实例中，存储器控制器110可经配置以确定第一数据及第二数据中的每一者的阻抗水平之间的差异(例如，偏移量)。在确定偏移量之后，存储器控制器110可经配置以至少部分地基于所述确定而起始第一分区从第一阻抗水平到第二阻抗水平的调整。如本文中所论述，在一些实例中，调整可是部分地基于调整与第一分区或第二分区相关联的(例如，多个支路中的)至少一个支路的电压电平而做出。
每一接收器130可经配置以确定由使用多个通道115而接收的多级信号的符号表示的逻辑状态。在一些情形中，接收器130可确定所接收多级信号的振幅。基于所确定振幅，接收器130可确定由多级信号表示的逻辑状态。接收器130可经配置以使用单个输出线来输出数据。
在一些情形中，接收器130可包含用于第一数据位(例如，最高有效位)的第一输出线、用于第二数据位(例如，最低有效位)的第二输出线。在一些情况中，接收器130可经配置以解码多级信号(例如，PAM4信号)。通道115中的每一者可经配置以输出与特定阻抗水平(例如，第一阻抗水平、第二阻抗水平)相关联的数据，且控制器110可经配置以确定数据输出之间的输出阻抗偏移量。如本文中所论述，控制器110可经配置以至少部分地基于确定输出阻抗偏移量而起始第一分区从第一阻抗水平到第二阻抗水平的调整。
在一些情形中，信令接口120中的每一者可经配置以选择性地产生及/或解码不同类型的信号(例如，NRZ信号、PAM4信号、PAM8信号等)。可基于存储器子系统100的操作情况而使用不同类型的信号。举例来说，二进制信令可使用比多级信令少的功率，且可在功率消耗为性能的驱动考虑因素时使用。可用于确定应使用哪种类型的信令的其它性能因素可包含时钟考虑因素、数据选通(DQS)考虑因素、电路能力、带宽考虑因素、抖动考虑因素或其组合。在一些情形中，控制器110可经配置以选择信号的类型，且信令接口120可经配置以基于从控制器110所接收的指令而实施所述选择。在一些情形中，信令接口120中的每一者可经配置以实施译码功能，例如错误检测程序、错误校正程序、数据总线反转程序或其组合。
在一些情形中，信令接口120可经配置以同时传递多级信号及二进制信号。在此些情形中，信令接口120可包含一组以上驱动器125及接收器130。举例来说，信令接口120可经配置以在正使用第二组通道115使用多级信号来传递第二组数据(例如，用户信息)的同时使用第一组通道115使用二进制级别信号来传递第一组数据(例如，控制信号)。
图2图解说明根据本发明的各种实例的表示多级信号的眼图200的实例。眼图200可用于指示高速发射中的信号的质量，且可表示信号的四个符号(例如，‘00’、‘01’、‘10’或‘11’)。在一些实例中，四个符号中的每一者可由不同电压振幅(例如，振幅205-a、205-b、205-c、205-d)表示。在其它实例中，眼图200可表示可用于传递存储器装置(例如，如参考图1所描述的存储器子系统100)中的数据的PAM4信号。眼图200可用于提供对信号完整性的健康度的视觉指示，且可指示数据信号的噪声容限。举例来说，噪声容限可是指信号超过振幅205的理想边界的量。
为产生眼图200，示波器或其它计算装置可根据取样周期210(例如，单位间隔或位周期)而对数字信号进行取样。取样周期210可由与所测量信号的发射相关联的时钟定义。在一些实例中，示波器或其它计算装置可在取样周期210期间测量信号的电压电平以形成迹线215。噪声及其它因素可导致从信号所测量的迹线215偏离一组理想步骤功能。通过叠加多个迹线215，可确定关于所测量信号的各种特性。举例来说，眼图200可用于识别通信信号的若干特性，例如抖动、串扰、电磁干扰(EMI)、信号损失、信噪比(SNR)、其它特性或其组合。闭眼可指示嘈杂及/或不可预测信号或其它问题。
在一些实例中，眼图200可指示宽度220。眼图200中的眼的宽度220可用于指示所测量信号的时序同步或所测量信号的抖动效应。在一些实例中，将宽度220与取样周期210进行比较可提供对所测量信号的SNR的测量。眼图中的每一眼可基于所测量信号的特性而具有独特宽度。可使用各种编码及解码技术来修改所测量信号的宽度220。
在其它实例中，眼图200可指示用于确定由所测量信号的符号表示的逻辑状态的值的取样时间225(例如，理想取样时间)。举例来说，确定用于对所测量信号的数据进行取样的正确时间(例如，时序同步)对于使信号的检测中的错误率最小化可是重要的。举例来说，如果计算装置在转变时间(例如，上升时间230或下降时间235)期间对信号进行取样，那么解码器可将错误引入到由信号的符号表示的数据中。可使用各种编码及解码技术来修改所测量信号的理想取样时间225。
眼图200可用于识别从第一振幅205转变成第二振幅205的上升时间230及/或下降时间235。迹线215在上升时间230或下降时间235期间的斜率可指示信号对时序错误的敏感性，以及其它方面。举例来说，迹线215的斜率越陡(例如，上升时间230及/或下降时间235越小)，振幅205之间的转变越理想。可使用各种编码及解码技术来修改所测量信号的上升时间230及/或下降时间235。
在一些实例中，眼图200可用于识别所测量信号中的抖动240的量。抖动240可是指由上升时间及下降时间的未对准造成的时序错误。当上升边缘或下降边缘发生在与由数据时钟定义的理想时间不同的时间时，发生抖动240。抖动240可由信号反射、符号间干扰、串扰、工艺-电压-温度(PVT)变化、随机抖动、加性噪声或其组合导致。可使用各种编码及解码技术来修改所测量信号的抖动240。在一些情形中，每一信号电平或每一眼的抖动240可不同。
在其它实例中，眼图200可指示眼张开度245，所述眼张开度可表示各种振幅205之间的峰值间电压差。眼张开度245可与用于在所测量信号的不同振幅205之间进行区分的电压容限有关。容限越小，可越难以在相邻振幅之间进行区分，且可因噪声而引入的错误越多。在一些情形中，信号的接收器(例如，如参考图1所描述的接收器130)可将信号与定位在各种振幅205之间的一或多个阈值电压进行比较。在其它情形中，眼张开度245越大，噪声将导致错误地满足一或多个电压阈值的可能性越小。眼张开度245可用于指示所测量信号中的加性噪声的量，且可用于确定所测量信号的SNR。可使用各种编码及解码技术来修改所测量信号的眼张开度245。在一些情形中，每一眼的眼张开度245可不同。在此些情形中，多级信号的眼可不相同。
如本文中所论述，存储器装置(例如，如参考图1所描述的存储器子系统100)可包含驱动器(例如，如参考图1所描述的驱动器125)，所述驱动器包含一或多个分区。每一分区可包含(举例来说)与一或多个电阻性组件耦合的多个支路(例如，第一分区的第一多个支路)。每一分区可经配置以输出数据(例如，从第一分区输出的第一数据及从第二分区输出的第二数据)。另外或另一选择为，举例来说，存储器控制器(例如，如参考图1所描述的存储器控制器110)及/或发射器(未展示)可与多支路驱动器耦合。存储器控制器可经配置以确定从特定分区输出的数据的输出阻抗。举例来说，存储器控制器可经配置以至少部分地基于接收到第一数据及第二数据中的至少一者而确定第一分区或第二分区中的至少一者的输出阻抗。在一些实例中，存储器控制器可至少部分地基于所述确定而起始第一分区从第一阻抗水平到第二阻抗水平的调整，且发射器可发射经调整数据。
在一些实例中，所发射数据(例如，在调整相应阻抗水平之后发射的数据)可含有眼张开度245，所述眼张开度可表示各种振幅205之间的峰值间电压差。存储器控制器(例如，如参考图1所描述的存储器控制器110)可确定两个或多于两个眼张开度245之间的差异(例如，偏移量)，所述差异可由与相应眼张开度245相关联的数据的输出阻抗水平的确定造成。另外或另一选择为，举例来说，存储器控制器可起始对从相应分区输出的数据的调整，在一些实例中，所述调整可通过调整与特定分区相关联的(例如，多个支路中的)一或多个支路的电压电平而执行。在一些实例中，电压电平可通过启用或停用耦合与分区相关联的一特定支路或多个特定支路的一或多个晶体管而调整。在一些实例中，此调整可产生更大更均匀眼张开度245。
在其它实例中，眼图200可指示失真250。失真250可表示所测量信号的由噪声或信号路径中的中断所致的过冲及/或下冲。当信号从旧振幅(例如，振幅205-c)趋稳成新振幅(例如，振幅205-b)时，信号可相对于新振幅水平而过冲及/或下冲。在一些实例中，失真250可由此过冲及/或下冲造成，且可由信号中的加性噪声或信号路径中的中断造成。眼图中的每一眼可基于所测量信号的特性而具有独特张开度。可使用各种编码及解码技术来修改所测量信号的失真250。在一些情形中，每一信号电平或每一眼的失真250可不同。
图2中所展示的眼图200的特性的位置仅是出于说明性目的。例如宽度220、取样时间225、上升时间230、下降时间235、抖动240、眼张开度245及/或失真250等特性可发生于眼图200的在图2中未明确指示的其它部分中。
图3图解说明根据本发明的各种实例的实例性存储器装置300。存储器装置300还可称为存储器驱动器300，且可为如参考图1所描述的驱动器125的实例。在一些实例中，存储器驱动器300可与图形操作相关联，且因此可经配置以在比如下文参考图4所描述的存储器驱动器400更高的电压下操作。存储器驱动器300可经配置以利用信令在存储器子系统100的各种组件之间传递数据。在一些实例中，用以在各种组件之间传递数据的此信令可包含但不限于多级信令(例如，可使用包含至少三个级别来编码一个以上信息位的调制方案而调制的信号，包含但不限于PAM4信令)。存储器驱动器300可包含第一分区305，所述第一分区可包含支路群组310及315，所述支路群组可分别称为第一支路群组310及第二支路群组315。在其它实例中，存储器驱动器300可包含一或多个额外分区(例如，未展示的第二分区)。如本文中在其它章节中更多地论述，驱动器(例如，驱动器300或驱动器400)可具有多个分区，其中多个分区中的第一分区(例如第一分区305)可基于目标阻抗(例如，120欧姆)而校准。在一些实例中，控制器可确定一或多个分区(例如，第一分区305、未展示的第二分区)的所要阻抗偏移量以增大输出均匀性。在一些实例中，第一支路群组310可包含支路(例如，多个支路)310-a、310-b、310-c及310-d。在一些实例中，支路310-a、310-b、310-c及310-d中的每一者可分别称为第一多个支路310-a、310-b、310-c及310-d。
在一些实例中，第一多个支路310-a、310-b、310-c及310-d中的每一者可包含与每一支路耦合的晶体管及电阻器。举例来说，(例如，第一支路群组310中的)多个支路310-a可包含与晶体管325-a及电阻器350-a耦合的支路335-a。在一些实例中，支路335-a可称为第一支路，晶体管325-a可称为第一晶体管325-a，且电阻器350-a可称为第一电阻性组件350-a。多个支路310-a可与电压源耦合，使得电压可施加到一或多个支路(例如，支路335-a)。举例来说，电压可通过激活第一晶体管325-a而施加到支路335-a。
如本文中所描述，多个支路310-a、310-b、310-c及310-d中的每一者可包含与每一支路耦合的晶体管及电阻器。因此，在一些实例中，多个支路310-b可包含与晶体管325-b及电阻器350-b耦合的支路335-b，多个支路310-c可包含与晶体管325-c及电阻器350-c耦合的支路335-c，及多个支路310-d可包含与晶体管325-d及电阻器350-d耦合的支路335-d。另外或另一选择为，多个支路310-b、310-c及310-d中的每一者可与电压源耦合。因此，电压可通过激活相应晶体管而施加到每一多个支路中的每一支路。通过激活特定晶体管组合中的一或多者(例如，通过激活晶体管325-a而将电压施加到支路335-a，及通过激活晶体管325-d而将电压施加到支路335-d)，可调整第一支路群组310的阻抗输出(例如，阻抗水平)。因此，激活不同晶体管组合可允许对第一支路群组310的输出阻抗水平做出宽范围的调整。
在一些实例中，第一支路群组310中的支路310-a、310-b、310-c及310-d中的一或多者可称为单位单元。因此，支路310-a、310-b、310-c及310-d中的一或多者可为或可包含二进制加权支路。在一些实例中，由于第一支路群组310可包含多个支路(例如，第一多个支路)，因此一或多个二进制加权支路可允许支路群组310的二进制加权阻抗调整。换句话说，由于第一支路群组310可包含第一多个支路310-a、310-b、310-c及310-d，因此第一支路群组310的输出阻抗水平可基于多个支路的数目而以与第二支路群组315不同(例如，比其更大)的粒度进行调整。
如图3中所展示，第二支路群组315可包含与晶体管320以及电阻器340及345耦合的支路330。在一些实例中，支路330可称为第二支路，晶体管320可称为第二晶体管320，电阻器340可称为第二电阻性组件340，且电阻器345可称为第三电阻性组件345。在一些实例中，电阻器340及345中的每一者可视为单个电阻性组件，且可称为第二电阻性组件340。在一些实例中，第二支路群组315中的多个支路中的每一者可与电压源耦合。因此，电压可通过激活相应晶体管而施加到每一第二多个支路中的每一支路。
通过激活特定晶体管组合中的一或多者(例如，通过激活晶体管320而将电压施加到支路330)，可调整第二支路群组315的阻抗输出(例如，阻抗水平)。在一些实例中，电阻性组件340可调整第二支路群组315的阻抗水平。在一些实例中，由于第二支路群组315包含多个电阻性组件(例如，电阻性组件340、345)，因此第二支路群组315的输出阻抗水平可以与第一支路群组中的个别支路不同(例如，比其更大)的粒度进行调整。举例来说，电压可施加到支路330，且随后可施加到电阻性组件340，这可调整从第二支路群组315输出的阻抗水平。由于在一些实例中，第一支路群组310可包含多个支路(例如，第一多个支路)，且在一些实例中，第二支路群组315可包含一个支路(例如，第二多个支路)，因此第一支路群组310的输出阻抗水平可以与第二支路群组315不同(例如，比其更大)的粒度进行调整。
在一些实例中，对第一支路群组310、第二支路群组315或两者的输出阻抗水平的确定可在调整相应阻抗水平之前做出。举例来说，存储器控制器(例如，如参考图1所描述的存储器控制器110)可至少部分地基于接收到第一数据及第二数据(例如，从第一支路群组310接收的第一数据及从第二支路群组315接收的第二数据)而确定第一支路群组310或第二支路群组315中的至少一者的输出阻抗。在其它实例中，对第一分区305的输出阻抗水平的确定可在调整相应支路群组的阻抗水平之前做出。举例来说，存储器控制器(例如，如参考图1所描述的存储器控制器110)可至少部分地基于接收到第一数据及第二数据(例如，从第一支路群组310接收的第一数据及从第二支路群组315接收的第二数据)而确定第一分区305的输出阻抗。
在一些实例中，存储器控制器可至少部分地基于所述确定而起始第一支路群组310从第一阻抗水平到第二阻抗水平(例如，不同于第一阻抗水平的第二阻抗水平，第二阻抗水平可更高或更低)的调整。另外或另一选择为，存储器控制器可至少部分地基于所述确定而起始第二支路群组315从第三阻抗水平到第四阻抗水平(例如，不同于第三阻抗水平的第四阻抗水平，第四阻抗水平可更高或更低)的调整。如本文中所描述，特定支路群组的输出阻抗水平可通过激活晶体管组合以将电压施加到分区的相应支路而调整。接着，与支路耦合的电阻性组件可至少部分地基于电压(例如，施加到相应支路的电压)的施加而调整支路群组的阻抗水平。
在其它实例中，存储器控制器可部分地基于对第一分区305的输出阻抗水平的确定或部分地基于对一或多个支路群组的输出阻抗水平的确定而起始第一分区305从第一阻抗水平到第二阻抗水平(例如，不同于第一阻抗水平的第二阻抗水平，第二阻抗水平可更高或更低)的调整。另外或另一选择为，存储器控制器可至少部分地基于所述确定而起始第二分区(未展示)从第三阻抗水平到第四阻抗水平(例如，不同于第三阻抗水平的第四阻抗水平，第四阻抗水平可更高或更低)的调整。如本文中所描述，特定分区的输出阻抗水平可通过激活一或多个支路群组的晶体管组合以将电压施加到相应群组而调整。接着，与支路群组中的特定支路耦合的电阻性组件可至少部分地基于电压的施加而调整支路群组的阻抗水平。
在一些实例中，在已调整第一支路群组310及/或第二支路群组315的输出阻抗水平之后，可确定第一输出数据与第二输出数据之间的输出阻抗偏移量。换句话说，在第一次调整之后，第一支路群组310的输出阻抗水平及第二支路群组315的输出阻抗水平可不均匀。举例来说，在第一次调整之后，第一支路群组310的输出阻抗水平可大于或小于第二支路群组315的输出阻抗水平。因此，在一些实例中，基于确定两个阻抗水平之间的偏移量，可发生至少第三次调整。举例来说，如果确定两个阻抗水平之间的偏移量，那么可进一步调整第一支路群组310的阻抗水平(例如，调整到第四阻抗水平)。在其它实例中，如果确定两个阻抗水平之间的偏移量，那么可进一步调整第二支路群组315的阻抗水平(例如，调整到第五阻抗水平)。如本文中所描述，除其它实例及技术外，可通过以下方式调整特定支路群组的阻抗水平：通过激活特定晶体管或晶体管组合而将电压施加到各自与晶体管及电阻性组件耦合的一或多个支路。
在其它实例中，在已调整第一分区305及/或第二分区(未展示)的输出阻抗水平之后，可确定从相应分区输出的数据之间的输出阻抗偏移量。换句话说，在第一次调整之后，第一分区的输出阻抗水平及第二分区的输出阻抗水平可不均匀。举例来说，在第一次调整之后，第一分区305的输出阻抗水平可大于或小于第二分区(未展示)的输出阻抗水平。因此，在一些实例中，基于确定两个阻抗水平之间的偏移量，可发生至少第三次调整。另外或另一选择为，分区中的至少一者(例如，第一分区305)可部分地基于目标阻抗水平(例如，120Ω)而校准。接着，存储器控制器可(举例来说)确定分区之间的期望阻抗偏移量，这可导致从多个分区输出的阻抗水平之间的经改进均匀性。
在一些实例中，在调整第一支路群组310、第二支路群组315或两者(或第一分区305及第二分区)的输出阻抗水平之后，第一数据及第二数据可由相应驱动器(例如，驱动器300)输出。举例来说，第一数据及第二数据可由相应驱动器的控制线(例如，控制线355)输出。
图4图解说明根据本发明的各种实例的实例性存储器装置400。存储器装置400还可称为存储器驱动器400，且可为如参考图1所描述的驱动器125的实例。在一些实例中，存储器驱动器400可与非图形操作相关联，且因此可经配置以在比如上文参考图3所描述的存储器驱动器300更低的电压下操作。存储器驱动器400可经配置以利用信令在存储器子系统100的各种组件之间传递数据。在一些实例中，用以在各种组件之间传递数据的此信令可包含但不限于多级信令(例如，可使用包含至少三个级别来编码一个以上信息位的调制方案而调制的信号，包含但不限于PAM4信令)。存储器驱动器400可包含第一分区405，所述第一分区包含支路群组410及415，所述支路群组可分别称为第一支路群组410及第二支路群组415。在其它实例中，存储器驱动器400可包含额外分区(例如，第二分区；未展示)。在一些实例中，第一支路群组410可包含支路(例如，多个支路)410-a、410-b、410-c及410-d。在一些实例中，支路410-a、410-b、410-c及410-d中的每一者可分别称为第一多个支路410-a、410-b、410-c及410-d。
在一些实例中，第一多个支路410-a、410-b、410-c及410-d中的每一者可包含与每一支路耦合的晶体管及电阻器。举例来说，(例如，第一支路群组410中的)多个支路410-a可包含与晶体管425-a耦合的支路435-a。在一些实例中，支路435-a可称为第一支路，且晶体管425-a可称为第一晶体管425-a。多个支路410-a可与电压源耦合，使得电压可施加到一或多个支路(例如，施加到支路435-a)。举例来说，电压可通过激活第一晶体管425-a而施加到支路435-a。
如本文中所描述，多个支路410-a、410-b、410-c及410-d中的每一者可包含与每一支路耦合的晶体管。因此，在一些实例中，多个支路410-b可包含与晶体管425-b耦合的支路435-b，多个支路410-c可包含与晶体管425-c耦合的支路435-c，且多个支路410-d可包含与晶体管425-d耦合的支路435-d。第一多个支路410-a、410-b、410-c及410-d中的每一者可与电阻器445耦合，所述电阻器可称为第一电阻性组件445或可调整电阻性组件445。
另外或另一选择为，多个支路410-b、410-c及410-d中的每一者可与电压源耦合。因此，电压可通过激活相应晶体管而施加到每一多个支路中的每一支路。通过激活特定晶体管组合(例如，通过激活晶体管425-a而将电压施加到支路435-a，及通过激活晶体管425-d而将电压施加到支路435-d)，可调整第一支路群组410的阻抗输出(例如，阻抗水平)。在一些实例中，第一支路群组410的阻抗水平输出可由第一电阻性组件445调整。因此，激活晶体管中的一或多者或其不同组合可允许对第一支路群组410的输出阻抗水平做出宽范围或经增大范围的调整。
在一些实例中，第二支路群组415可包含各自与晶体管耦合的第二多个支路。由于第二支路群组415可包含单一多个支路(例如，第二多个支路，单个多个支路)，因此第二支路群组415的输出阻抗水平可基于对第二多个支路的调整而调整。换句话说，由于第一支路群组410可包含第一多个支路410-a、410-b、410-c及410-d，因此第一支路群组410的输出阻抗水平可基于多个支路的数目而以与第二支路群组415不同(例如，比其更大)的粒度进行调整。
如图4中所展示，第二支路群组415可包含与晶体管420及电阻器440耦合的支路430。在一些实例中，支路430可称为第二支路，晶体管420可称为第二晶体管420，电阻器440可称为第二电阻性组件440或主要电阻性组件440。在一些实例中，第二支路群组415中的多个支路中的每一者可与电压源耦合。因此，电压可通过激活相应晶体管而施加到每一第二多个支路中的每一支路。通过激活特定晶体管组合(例如，通过激活晶体管420而将电压施加到支路430)，可调整第二支路群组415的阻抗输出(例如，阻抗水平)。
在一些实例中，对第一支路群组410、第二支路群组415或两者的输出阻抗水平的确定可在调整相应阻抗水平之前做出。举例来说，存储器控制器(例如，如参考图1所描述的存储器控制器110)可至少部分地基于接收到第一数据及第二数据(例如，从支路群组410接收的第一数据及从第二支路群组415接收的第二数据)而确定第一支路群组410或第二支路群组415中的至少一者的输出阻抗。在其它实例中，对第一分区405的输出阻抗水平的确定可在调整相应支路群组的阻抗水平之前做出。举例来说，存储器控制器(例如，如参考图1所描述的存储器控制器110)可至少部分地基于接收到第一数据及第二数据(例如，从第一支路群组410接收的第一数据及从第二支路群组415接收的第二数据)而确定第一分区405的输出阻抗。
在一些实例中，存储器控制器可至少部分地基于所述确定而起始第一支路群组410从第一阻抗水平到第二阻抗水平(例如，不同于第一阻抗水平的第二阻抗水平，第二阻抗水平更高或更低)的调整。另外或另一选择为，存储器控制器可至少部分地基于所述确定而起始第二支路群组415从第三阻抗水平到第四阻抗水平(例如，不同于第三阻抗水平的第四阻抗水平，第四阻抗水平可更高或更低)的调整。如本文中所描述，特定分区的输出阻抗水平可通过激活晶体管组合以将电压施加到分区的相应支路而调整。接着，与支路耦合的电阻性组件(例如，第一电阻性组件445)可至少部分地基于电压的施加而调整分区的阻抗水平。
在其它实例中，存储器控制器可部分地基于对第一分区405的输出阻抗水平的确定或部分地基于对一或多个支路群组的输出阻抗水平的确定而起始第一分区405从第一阻抗水平到第二阻抗水平(例如，不同于第一阻抗水平的第二阻抗水平，第二阻抗水平可更高或更低)的调整。另外或另一选择为，存储器控制器可至少部分地基于所述确定而起始第二分区(未展示)从第三阻抗水平到第四阻抗水平(例如，不同于第三阻抗水平的第四阻抗水平，第四阻抗水平可更高或更低)的调整。如本文中所描述，特定分区的输出阻抗水平可通过激活一或多个支路群组的晶体管组合以将电压施加到相应群组而调整。接着，与支路群组中的特定支路耦合的电阻性组件可至少部分地基于电压的施加而调整支路群组的阻抗水平。
在一些实例中，在调整第一支路群组410及/或第二支路群组415的输出阻抗水平之后，可确定第一输出数据与第二输出数据之间的输出阻抗偏移量。换句话说，在第一次调整之后，第一支路群组410及第二支路群组415的输出阻抗水平可不均匀。因此，在一些实例中，基于确定两个阻抗水平之间的偏移量，可发生至少第三次调整。举例来说，如果确定两个阻抗水平之间的偏移量，那么可进一步调整第一支路群组410的阻抗水平(例如，调整到第四阻抗水平)。在其它实例中，如果确定两个阻抗水平之间的偏移量，那么可进一步调整第二支路群组415的阻抗水平(例如，调整到第五阻抗水平)。如本文中所描述，可通过以下方式调整特定分区的阻抗水平：通过激活特定晶体管或晶体管组合而将电压施加到各自与晶体管及电阻性组件耦合的一或多个支路。
在其它实例中，在已调整第一分区405及/或第二分区(未展示)的输出阻抗水平之后，可确定从相应分区输出的数据之间的输出阻抗偏移量。换句话说，在第一次调整之后，第一分区的输出阻抗水平及第二分区的输出阻抗水平可不均匀。举例来说，在第一次调整之后，第一分区405的输出阻抗水平可大于或小于第二分区(未展示)的输出阻抗水平。因此，在一些实例中，基于确定两个阻抗水平之间的偏移量，可发生至少第三次调整。另外或另一选择为，分区中的至少一者(例如，第一分区405)可部分地基于目标阻抗水平(例如，120Ω)而校准。接着，存储器控制器可(举例来说)确定分区之间的期望阻抗偏移量，这可导致从多个分区输出的阻抗水平之间的经改进均匀性。
在一些实例中，在调整第一支路群组410、第二支路群组415或两者的输出阻抗水平之后，第一数据及第二数据可由驱动器400输出。举例来说，第一数据及第二数据可由控制线450输出。
图5A图解说明根据本发明的各种实例的实例性存储器装置500-a。存储器装置500-a还可称为存储器驱动器500-a，且可为如参考图1所描述的驱动器125的实例。存储器驱动器500-a可经配置以利用信令在存储器子系统100的各种组件之间传递数据。在一些实例中，用以在各种组件之间传递数据的此信令可包含但不限于多级信令(例如，可使用包含至少三个级别来编码一个以上信息位的调制方案而调制的信号，包含但不限于PAM4信令)。存储器驱动器500-a可包含分区505及510，所述分区可称为第一分区505及第二分区510。在一些实例中，第一分区505可包含缓冲器525、前置驱动器530及第一驱动器535，所述第一驱动器可称为偏斜驱动器535。另外或另一选择为，第二分区510可包含缓冲器525-a、前置驱动器(例如，前置驱动器530及530-a)及第二驱动器(例如，第二驱动器540及540-a)，所述第二驱动器可称为经校准驱动器540及540-a。在其它实例中，驱动器500-a可与存储器控制器(未展示)耦合。
在一些实例中，第一分区505可经由数据输入线515而接收第一数据。在一些情形中，第一数据可为或可表示数据的最低有效位(例如，LSB)。因此，在一些实例中，第一分区505可称为LSB分区505。在其它实例中，第二分区510可经由数据输入线520而接收第二数据。在一些情形中，第二数据可为或可表示数据的最高有效位(例如，MSB)。因此，在一些实例中，第二分区510可称为MSB分区510。
在于第一分区505处接收到第一数据之后，可在缓冲器525处缓冲所述数据。在一些实例中，在缓冲之后，可将第一数据转发到前置驱动器530。举例来说，前置驱动器530可与缓冲器525及偏斜驱动器535耦合，且可利用偏压电路来产生低功率信号。在一些实例中，经由前置驱动器530而产生的信号可发射到偏斜驱动器535。偏斜驱动器535可经配置以将第一分区505的阻抗水平从第一阻抗水平调整到第二阻抗水平。在一些实例中，偏斜驱动器535可基于驱动器的输出电压而调整输出阻抗水平。举例来说，偏斜驱动器535的较高输出电压可产生较低输出阻抗水平。在一些实例中，偏斜驱动器535的输出电压可通过调整经由编程命令545而接收的信号而调整(例如，可为可编程的)，从而最终调整或辅助调整第一分区505的阻抗水平。
在一些实例中，第一分区505可包含经配置以输出数据的多个支路。举例来说，多个支路可与偏斜驱动器535耦合或处于偏斜驱动器535内部。在其它实例中，多个支路中的每一者可与一或多个晶体管耦合。如本文中所描述，电压可通过激活相应晶体管而施加到多个支路中的一或多个支路，这可调整第一分区505的输出阻抗水平。在一些实例中，电压可基于发送到偏斜驱动器535的编程命令545而施加到第一分区505的一或多个支路。基于所述编程命令，可激活特定晶体管组合(例如，与偏斜驱动器535相关联或在偏斜驱动器535内的晶体管)，这可调整第一分区505的输出阻抗值。
在于第二分区510处接收到第二数据之后，可在缓冲器525-a处缓冲所述数据，所述缓冲器可为缓冲器525的实例。在一些实例中，在缓冲第一数据之后，可将第一数据转发到前置驱动器530-a及530-b。举例来说，前置驱动器530-a及530-b可分别与缓冲器525-a以及经校准驱动器540及540-a耦合。在一些实例中，前置驱动器530-a及530-b可各自利用偏压电路来产生低功率信号。在一些实例中，经由前置驱动器530-a及530-b而产生的信号可发射到经校准驱动器540及540-a。经校准驱动器540及540-a可经配置以将第二分区510的阻抗水平从第三阻抗水平调整到第四阻抗水平。举例来说，经校准驱动器540及540-a的驱动强度可为可编程的(例如，经由编程命令550)，这可调整或辅助调整第二分区510的阻抗水平。在一些实例中，经校准驱动器540及540-a可操作以调整在相应驱动器内部或与相应驱动器相关联的电阻器的阻抗水平。举例来说，经校准驱动器540及540-a可将一或多个信号发射到在驱动器内部或与驱动器相关联的电阻性组件。信号可对应于相应电阻性组件的预期阻抗的值或接近相应电阻性组件的预期阻抗。因此，经校准驱动器540及540-a可设定或辅助设定从第二分区510输出的阻抗值。
在一些实例中，第二分区510可包含经配置以输出数据的多个支路。举例来说，多个支路可与经校准驱动器540及540-a耦合或处于经校准驱动器540及540-a内部。在其它实例中，多个支路中的每一者可与一或多个晶体管及一或多个电阻性组件(例如，一或多个电阻器)耦合。如本文中所描述，电压可通过激活相应晶体管而施加到一或多个支路。此继而又可基于与第二分区510耦合的电阻器的电阻水平而调整第二分区510的阻抗水平。在一些实例中，电压可通过将编程命令550发射到经校准驱动器540及540-a而施加到第二分区510的一或多个支路。基于编程命令，可激活特定晶体管组合，这可基于电阻器的电阻值而调整第二分区510的输出阻抗值。
在一些实例中，在调整第一分区505、第二分区510或两者的输出阻抗水平之后，第一数据及第二数据可由驱动器500-a输出。第一数据及第二数据可由(举例来说)控制线555输出。
图5B图解说明根据本发明的各种实例的实例性存储器装置500-b。存储器装置500-b还可称为存储器驱动器500-b，且可为如参考图1所描述的驱动器125的实例。存储器驱动器500-b可经配置以利用信令在存储器子系统100的各种组件之间传递数据。在一些实例中，用以在各种组件之间传递数据的此信令可包含但不限于多级信令(例如，可使用包含至少三个级别来编码一个以上信息位的调制方案而调制的信号，包含但不限于PAM4信令)。存储器驱动器500-b可包含分区505-a及510-a，所述分区可称为第一分区505-a及第二分区510-a。在一些实例中，第一分区505-a可包含缓冲器525-b、前置驱动器530-c及第一驱动器535-a，所述第一驱动器可称为偏斜驱动器535-a。另外或另一选择为，第二分区510-a可包含缓冲器525-c、前置驱动器(例如，前置驱动器530-d及530-e)及第二驱动器540-b，所述第二驱动器可称为经校准驱动器540-b。在其它实例中，第二分区510-a可包含第三驱动器535-b，所述第三驱动器可称为偏斜驱动器535-b或第二偏斜驱动器535-b。在其它实例中，驱动器500-a可与存储器控制器(未展示)耦合。
如本文中所描述，第一分区505-a可经由数据输入线515-a而接收第一数据，所述第一数据可为或可表示第一位(例如，LSB)。在其它实例中，第二分区510-a可经由数据输入线520-a而接收第二数据，所述第二数据可为或可表示第二位(例如，MSB)。在于第一分区505-a处接收到第一数据之后，所述数据可在缓冲器525-b处缓冲，且随后可转发到前置驱动器530-c。在一些情形中，前置驱动器530-c可利用偏压电路来产生低功率信号，且可将信号发射到偏斜驱动器535-a。偏斜驱动器535-a可经配置以将第一分区505-a的阻抗水平从第一阻抗水平调整到第二阻抗水平。在一些实例中，偏斜驱动器535-a可基于驱动器的输出电压而调整输出阻抗水平。举例来说，偏斜驱动器535-a的较高输出电压可产生较低输出阻抗水平。在一些实例中，偏斜驱动器535-a的输出电压可通过调整经由编程命令545-a而接收的信号而调整(例如，可为可编程的)，从而最终调整或辅助调整第一分区505-a的阻抗水平。
在一些实例中，第一分区505-a可包含经配置以输出数据的多个支路。举例来说，多个支路可与偏斜驱动器535-a耦合或处于偏斜驱动器535-a内部。在其它实例中，多个支路中的每一者可与一或多个晶体管耦合。如本文中所描述，电压可通过激活相应晶体管而施加到多个支路中的一或多个支路，这可调整第一分区505-a的输出阻抗水平。在一些实例中，电压可通过将编程命令545-a发射到偏斜驱动器535-a而施加到第一分区505-a的一或多个支路。基于所述编程命令，可激活特定晶体管组合(例如，与偏斜驱动器535-a相关联或在偏斜驱动器535-a内的晶体管)，这可调整第一分区505-a的输出阻抗值。
在于第二分区510-a处接收到第二数据之后，数据可在缓冲器525-c处缓冲，且可转发到前置驱动器530-d及530-e。举例来说，前置驱动器530-d及530-e可分别与缓冲器525-c以及偏斜驱动器535-b及经校准驱动器540-b耦合。在一些实例中，前置驱动器530-d及530-e可各自利用偏压电路来产生低功率信号，所述低功率信号可发射到偏斜驱动器535-b及经校准驱动器540-b。偏斜驱动器535-b及经校准驱动器540-b可经配置以将第二分区510-a的阻抗水平从第三阻抗水平调整到第四阻抗水平。举例来说，偏斜驱动器535-b及经校准驱动器540-b的驱动强度可为可编程的(例如，经由编程命令550-a)，这可调整或辅助调整第二分区510-a的阻抗水平。
在一些实例中，偏斜驱动器535-b可基于驱动器的输出电压而调整输出阻抗水平。举例来说，偏斜驱动器535-b的较高输出电压可产生较低输出阻抗水平。在一些实例中，偏斜驱动器535-b的输出电压可通过调整经由编程命令550-a而接收的信号而调整(例如，可编程)，从而最终调整或辅助调整第一分区505的阻抗水平。在一些实例中，经校准驱动器540-b可操作以调整在驱动器内部或与驱动器相关联的电阻器的阻抗水平。举例来说，经校准驱动器540-b可将一或多个信号发射到在驱动器内部或与驱动器相关联的电阻性组件。所述信号可对应于电阻性组件的预期阻抗的值或接近电阻性组件的预期阻抗。因此，经校准驱动器540-b可设定或辅助设定从第二分区510输出的阻抗值。因此，在一些实例中，偏斜驱动器535-b及经校准驱动器540-b可各自调整第二分区510-a的输出阻抗水平的一部分。
在一些实例中，第二分区510-a可包含经配置以输出数据的多个支路。举例来说，多个支路可与偏斜驱动器535-b及经校准驱动器540-b中的一者或两者耦合或处于偏斜驱动器535-b及经校准驱动器540-b中的一者或两者内部。在其它实例中，多个支路中的每一者可与一或多个晶体管及一或多个电阻性组件(例如，一或多个电阻器)耦合。如本文中所描述，电压可通过激活相应晶体管而施加到一或多个支路。
这继而又可基于与第二分区510耦合的电阻器的电阻水平而调整第二分区510-a的阻抗水平。举例来说，偏斜驱动器535-b可与各自包含一或多个晶体管的多个支路耦合，且经校准驱动器540-b可与各自包含一或多个晶体管及一或多个电阻器的多个支路耦合。
在一些实例中，电压可通过将编程命令550-a发射到偏斜驱动器535-b及经校准驱动器540-b而施加到第二分区510-a的一或多个支路。基于所述编程命令，可激活与偏斜驱动器535-b的支路相关联的特定晶体管组合，且可激活与经校准驱动器540-b的支路相关联的特定晶体管组合。通过激活与偏斜驱动器535-b相关联的特定晶体管组合可部分地调整第二分区的输出阻抗值。激活与经校准驱动器540-b相关联的特定晶体管组合可基于电阻器的电阻值而部分地调整第二分区510-a的输出阻抗值。因此，偏斜驱动器535-b及经校准驱动器540-b两者可调整第二分区510-a的输出阻抗值。通过在第二分区510-a中包含偏斜驱动器535-b及经校准驱动器540-b，第二分区510-a的输出阻抗水平可以与上文所描述的第二分区510不同(例如，比其更大)的粒度进行调整。
在一些实例中，在调整第一分区505-a、第二分区510-a或两者的输出阻抗水平之后，第一数据及第二数据可由驱动器500-b输出。举例来说，第一数据及第二数据可由控制线555-a输出。
图6展示根据本发明的实例的支持信令输出阻抗校准的阻抗调整组件615的框图600。阻抗调整组件615可为参考图7所描述的阻抗调整组件715的方面的实例。阻抗调整组件615可包含偏压组件620、定时组件625、接收组件630、确定组件635及起始组件640。这些模块中的每一者可彼此(例如，经由一或多个总线)直接或间接通信。
接收组件630可接收从驱动器的第一分区输出的第一数据及从驱动器的第二分区输出的第二数据。
确定组件635可基于接收到第一数据及第二数据而确定第一分区或第二分区中的至少一者的输出阻抗。在一些实例中，确定组件635可在起始第一分区到第二阻抗水平的调整之后确定第一数据与第二数据之间的输出阻抗偏移量。在其它实例中，起始对第一分区、第二分区或两者的调整是基于输出阻抗偏移量而做出。
起始组件640可基于由确定组件635进行的操作而起始第一分区从第一阻抗水平到第二阻抗水平的调整。在一些实例中，起始组件640可基于由确定组件635进行的操作而起始第二分区从第三阻抗水平到第四阻抗水平的调整。在其它实例中，起始组件640可起始对第一分区的阻抗水平的调整，这包含激活第一分区的一组支路中的第一支路。在一些实例中，第一支路可包含与第一电阻性组件耦合的第一晶体管。
在其它实例中，起始对第二分区的阻抗水平的调整可包含激活第二支路，所述第二支路可包含与第二电阻性组件耦合的第二晶体管。另外或另一选择为，起始组件640可通过进一步激活所述组支路中的至少一个额外支路而起始对第一分区的阻抗水平的调整。在一些实例中，额外支路中的每一者可包含一晶体管。在其它实例中，第二分区可包含至少一个二进制加权支路。在一些情形中，所述组支路中的每一者的晶体管可与额外电阻性组件耦合。
图7展示根据本发明的实例的包含支持信令输出阻抗校准的装置705的系统700的图式。装置705可为如本文中(例如，参考图3、4、5A及5B)所描述的驱动器的组件的实例，或包含所述组件。装置705可包含用于双向语音及数据传递的组件，包含用于发射及接收通信的组件，包含阻抗调整组件715、存储器单元720、基本输入/输出系统(BIOS)组件725、处理器730、I/O控制器735及外围组件740。这些组件可经由一或多个总线(例如，总线710)而进行电子通信。
存储器单元720可存储如本文中所描述的信息(即，呈逻辑状态的形式)。
BIOS组件725是包含作为固件而操作的BIOS的软件组件，所述软件组件可使各种硬件组件初始化且运行各种硬件组件。BIOS组件725还可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件725可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器730可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情形中，处理器730可经配置以使用存储器控制器而操作存储器阵列。在其它情形中，存储器控制器可集成到处理器730中。处理器730可经配置以执行存储于存储器中以执行各种功能的计算机可读指令(例如，支持信令输出阻抗校准的功能或任务，包含但不限于多级信令，例如包含可使用包含至少三个级别来编码一个以上信息位的调制方案而调制的信号的多级信令)。在一些实例中，处理器730可经配置以执行存储于存储器中以起始对驱动器的第一分区(例如，如参考图3所描述的第一分区305)或第二分区的输出阻抗水平的调整的计算机可读指令。
I/O控制器735可管理装置705的输入及输出信号。I/O控制器735还可管理未集成到装置705中的外围设备。在一些情形中，I/O控制器735可表示到外部外围设备的物理连接或端口。在一些情形中，I/O控制器735可利用操作系统，例如
Figure BDA0001993149720000231
Figure BDA0001993149720000232
或另一已知操作系统。在其它情形中，I/O控制器735可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或者与调制解调器、键盘、鼠标、触摸屏或类似装置交互。在一些情形中，I/O控制器735可实施为处理器的一部分。在一些情形中，用户可经由I/O控制器735或经由受I/O控制器735控制的硬件组件而与装置705交互。
外围组件740可包含任何输入或输出装置或用于此些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡插槽，例如外围组件互连(PCI)或加速图形端口(AGP)插槽。
输入745可表示在装置705外部的为装置705或其组件提供输入的装置或信号。这可包含用户接口或与其它装置的接口或其它装置之间的接口。在一些情形中，输入745可由I/O控制器735管理，且可经由外围组件740与装置705交互。
输出750还可表示在装置705外部的经配置以接收来自装置705或其组件中的任一者的输出的装置或信号。输出750的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情形中，输出750可为经由外围组件740而与装置705介接的外围元件。在一些情形中，输出750可由I/O控制器735管理。
装置705的组件可包含经设计以执行其功能的电路。这可包含经配置以执行本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或者其它作用或非作用元件。装置705可为计算机、服务器、膝上型计算机、笔记型计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等。或者，装置705可为此装置的一部分或方面。
图8展示根据本发明的实例的图解说明用于信令输出阻抗校准的方法800的流程图。方法800的操作可由如本文中所描述的驱动器或其组件实施。举例来说，方法800的操作可由如参考图6所描述的阻抗调整组件执行。在一些实例中，驱动器可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或另一选择为，驱动器可使用专用硬件来执行下文所描述的功能的方面。
在805处，驱动器可接收从驱动器的第一分区输出的第一数据及从驱动器的第二分区输出的第二数据。805的操作可根据本文中所描述的方法而执行。在某些实例中，805的操作的方面可由如参考图6所描述的接收组件执行。
在810处，驱动器可至少部分地基于接收到第一数据及第二数据而确定第一分区或第二分区中的至少一者的输出阻抗。810的操作可根据本文中所描述的方法而执行。在某些实例中，810的操作的方面可由如参考图6所描述的确定组件执行。
在815处，驱动器可至少部分地基于所述确定而起始第一分区从第一阻抗水平到第二阻抗水平的调整。815的操作可根据本文中所描述的方法而执行。在某些实例中，815的操作的方面可由如参考图6所描述的起始组件执行。
描述一种设备。在一些实例中，所述设备可包含：用于接收从驱动器的第一分区输出的第一数据及从驱动器的第二分区输出的第二数据的构件；用于至少部分地基于接收到所述第一数据及所述第二数据而确定所述第一分区或所述第二分区中的至少一者的输出阻抗的构件；及用于至少部分地基于所述确定而起始所述第一分区从第一阻抗水平到第二阻抗水平的调整的构件。
在一些实例中，所述设备可包含用于至少部分地基于所述确定而起始所述第二分区从第三阻抗水平到第四阻抗水平的调整的构件。在一些实例中，所述第一分区的至少一个支路群组包括至少一个二进制加权支路。在一些实例中，所述设备可包含用于在起始所述第一分区到所述第二阻抗水平的所述调整之后确定所述第一数据与所述第二数据之间的输出阻抗偏移量的构件，其中起始对所述第一分区、所述第二分区或两者的所述调整是至少部分地基于所述输出阻抗偏移量而做出。
在一些实例中，起始对所述第一分区的所述阻抗水平的所述调整包括激活第一支路群组及第二支路群组，所述第一支路群组包括多个支路，所述第一支路群组包括与第一电阻性组件耦合的第一晶体管，所述第二支路群组包括与第二电阻性组件耦合的第二晶体管。在一些实例中，所述设备可包含用于起始对所述第一分区的所述阻抗水平的所述调整的构件，所述调整进一步包括激活所述第一支路群组中的至少一个额外支路，每一额外支路包括一晶体管。在一些实例中，所述额外支路中的每一者的所述晶体管与额外电阻性组件耦合。
图9展示根据本发明的实例的图解说明用于信令输出阻抗校准的方法900的流程图。方法900的操作可由如本文中所描述的驱动器或其组件实施。举例来说，方法900的操作可由如参考图6所描述的阻抗调整组件执行。在一些实例中，驱动器可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或另一选择为，驱动器可使用专用硬件来执行下文所描述的功能的方面。
在905处，驱动器可接收从驱动器的第一分区输出的第一数据及从驱动器的第二分区输出的第二数据。905的操作可根据本文中所描述的方法而执行。在某些实例中，905的操作的方面可由如参考图6所描述的接收组件执行。
在910处，驱动器可至少部分地基于接收到第一数据及第二数据而确定第一分区或第二分区中的至少一者的输出阻抗。910的操作可根据本文中所描述的方法而执行。在某些实例中，910的操作的方面可由如参考图6所描述的确定组件执行。
在915处，驱动器可至少部分地基于所述确定而起始第一分区从第一阻抗水平到第二阻抗水平的调整。915的操作可根据本文中所描述的方法而执行。在某些实例中，915的操作的方面可由如参考图6所描述的起始组件执行。
在920处，驱动器可至少部分地基于所述确定而起始第二分区从第三阻抗水平到第四阻抗水平的调整。920的操作可根据本文中所描述的方法而执行。在某些实例中，920的操作的方面可由如参考图6所描述的起始组件执行。
在一些情形中，所述方法可包含：接收从驱动器的第一分区输出的第一数据及从驱动器的第二分区输出的第二数据。在一些实例中，所述方法可包含：至少部分地基于接收到所述第一数据及所述第二数据而确定所述第一分区或所述第二分区中的至少一者的输出阻抗。另外或另一选择为，所述方法可包含：至少部分地基于所述确定而起始所述第一分区从第一阻抗水平到第二阻抗水平的调整。
在一些实例中，所述方法可包含：至少部分地基于所述确定而起始所述第二分区从第三阻抗水平到第四阻抗水平的调整。在一些实例中，所述第一分区的至少一个支路群组可包含至少一个二进制加权支路。在其它实例中，所述方法可包含：在起始所述第一分区到所述第二阻抗水平的所述调整之后确定所述第一数据与所述第二数据之间的输出阻抗偏移量。在一些实例中，起始对所述第一分区、所述第二分区或两者的所述调整可是至少部分地基于所述输出阻抗偏移量而做出。
在一些实例中，所述方法可包含：通过激活所述第一分区的第一支路群组中的多个支路中的第一支路而起始对所述第一分区的所述阻抗水平的所述调整。在一些实例中，所述第一支路群组中的所述第一支路可包含与第一电阻性组件耦合的第一晶体管。在其它实例中，起始对所述第一分区的所述阻抗水平的所述调整可包含：激活第二支路群组中的第二支路，所述第二支路包含与第二电阻性组件耦合的第二晶体管。在其它情形中，所述方法可包含：通过激活所述第一支路群组中的所述多个支路中的至少一个额外支路而起始对所述第一分区的所述阻抗水平的所述调整。在一些实例中，每一支路可包含一晶体管。在其它情形中，所述多个支路中的每一者的所述晶体管可与额外电阻性组件耦合。
应注意，上文所描述的方法描述可能实施方案，且操作及步骤可重新布置或以其它方式进行修改，且其它实施方案是可能的。此外，可对所述方法中的两者或多于两者的实例进行组合。
本文中所描述的信息及信号可使用多种不同技法及技术中的任一者来表示。举例来说，可贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号总线，其中所述总线可具有多种位宽度。
术语“电子通信”及“经耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此进行电子通信或彼此耦合的组件可主动交换电子或信号(例如，在经激励电路中)，或可不主动交换电子或信号(例如，在去激励电路中)，但在电路被激励后可即刻经配置且可操作以交换电子或信号。以实例方式，经由开关(例如，晶体管)而物理连接的两个组件是电子通信的或可是耦合的，而不管开关的状态(即，打开或闭合)如何。
如本文中所使用，术语“基本上”意指经修饰特性(例如，由术语基本上修饰的动词或形容词)未必是绝对的，而是足够接近以实现特性的优点。
如本文中所使用，术语“电极”可是指电导体，且在一些情形中，可用作与存储器阵列的存储器单元或其它组件的电接触。电极可包含提供存储器子系统100的元件或组件之间的导电路径的迹线、电线、导电线、导电层等。
术语“经隔离”是指其中电子目前无法在其之间流动的组件的关系；如果组件之间存在断开电路，那么组件彼此隔离。举例来说，通过开关而物理连接的两个组件在开关断开时可彼此隔离。
本文中所论述的装置(包含存储器子系统100)可形成于半导体衬底上，所述半导体衬底例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情形中，衬底是半导体晶片。在其它情形中，衬底可为绝缘体上覆硅(SOI)衬底，例如玻璃上覆硅(SOG)或蓝宝石上覆硅(SOP)或另一衬底上的半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物质(包含但不限于磷、硼或砷)进行掺杂而控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段而执行。
本文中所论述的一晶体管或若干晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)而连接到其它电子元件。源极及漏极可为导电的，且可包括经重掺杂(例如，退化的)半导体区域。源极与漏极可通过经轻掺杂半导体区域或通道而分离。如果通道为n型(即，多数载流子是电子)，那么FET可称为n型FET。如果通道为p型(即，多数载流子是电穴)，那么FET可称为p型FET。所述通道可覆以绝缘栅极氧化物。通道导电性可通过将电压施加到栅极而控制。举例来说，分别将正电压或负电压施加到n型FET或p型FET可致使通道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“被激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关断”或“被撤销激活”。
本文中结合附图所陈述的说明描述实例性配置，且不表示可实施的或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“充当实例、例子或图解”，且并非“优选的”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细说明包含具体细节。然而，可在无这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及组件以避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
本文中所描述的信息及信号可使用多种不同技法及技术中的任一者来表示。举例来说，可贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。
结合本文中的揭示内容所描述的各种说明性块及模块可利用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任何其它此类配置)。
本文中所描述的功能可以硬件、处理器所执行的软件、固件或其任何组合实施。如果以处理器所执行的软件实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体发射。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此上文所描述的功能可使用处理器所执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施。实施功能的特征还可物理上位于各种位置处，包含经分布使得功能的部分实施于不同物理位置处。此外，如本文中所使用，包含在权利要求书中，如项目列表(举例来说，引语为例如“中的至少一者”或“中的一或多者”的短语的项目列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意指A或B或C、或者AB或AC或BC、或者ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应解释为对封闭条件集合的参考。举例来说，在不背离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可是基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应与短语“至少部分地基于”以相同方式解释。
计算机可读媒体包括非暂时性计算机存储媒体及通信媒体两者，所述通信媒体包含促进将计算机程序从一个地方传送到另一地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。以实例方式且不以限制方式，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于以指令或数据结构形式载运或存储所要程序代码且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术均包含于媒体的定义中。如本文中所使用的磁盘及光盘包含：CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式复制数据，而光盘借助激光以光学方式复制数据。以上各项的组合也包含于计算机可读媒体的范围内。
本文中的说明经提供以使得所属领域的技术人员能够做出或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且在不背离本发明的范围的情况下，本文中所定义的通用原理可应用于其它变化。因此，本发明不限于本文中所描述的实例及设计，而是要符合与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (14)

1.一种用于调整阻抗的方法，其包括：
接收从驱动器的第一分区输出的第一数据及从所述驱动器的第二分区输出的第二数据；
至少部分地基于接收到所述第一数据及所述第二数据而确定所述第一分区或所述第二分区中的至少一者的输出阻抗；
至少部分地基于所述确定而起始所述第一分区从第一阻抗水平到第二阻抗水平的调整；
在起始所述第一分区到所述第二阻抗水平的所述调整之后确定所述第一数据与所述第二数据之间的输出阻抗偏移量，其中起始对所述第一分区、所述第二分区或两者的所述调整至少部分地基于所述输出阻抗偏移量；及
至少部分地基于所述确定而起始所述第二分区从第三阻抗水平到第四阻抗水平的调整。
2.根据权利要求1所述的方法，其中所述第一分区的至少一个支路群组包括至少一个二进制加权支路。
3.根据权利要求1所述的方法，其中起始对所述第一分区的所述第一阻抗水平的所述调整包括激活第一支路群组及第二支路群组，所述第一支路群组包括多个支路，所述第一支路群组包括与第一电阻性组件耦合的第一晶体管，所述第二支路群组包括与第二电阻性组件耦合的第二晶体管。
4.根据权利要求3所述的方法，其中起始对所述第一分区的所述第一阻抗水平的所述调整进一步包括：激活所述第一支路群组中的至少一个额外支路，每一额外支路包括一晶体管。
5.根据权利要求4所述的方法，其中所述额外支路中的每一者的所述晶体管与额外电阻性组件耦合。
6.一种用于调整阻抗的设备，其包括：
多支路驱动器，其包括第一分区及第二分区，其中所述第一分区经配置以输出第一数据，且所述第二分区经配置以输出第二数据；
控制器，其与所述多支路驱动器耦合，所述控制器经配置以确定所述第一分区或所述第二分区中的至少一者的输出阻抗，其中从所述第一分区输出的所述第一数据包括多个位，所述多个位包含数据的最高有效位，且从所述第二分区输出的所述第二数据包括多个位，所述多个位包含数据的最低有效位；
第一晶体管，其与所述第一分区的第一支路群组耦合，所述第一晶体管经配置以至少部分地基于所述控制器确定所述第一分区或所述第二分区中的所述至少一者的所述输出阻抗而调整所述第一支路群组中的至少一个支路的阻抗水平；
第二晶体管，其与所述第一分区的第二支路群组中的至少一个支路耦合，所述第二晶体管经配置以至少部分地基于所述控制器确定所述第一分区或所述第二分区中的所述至少一者的所述输出阻抗而调整所述第二支路群组中的所述至少一个支路的电压电平；及
第二电阻性组件，其与所述第二支路群组耦合，其中所述第二电阻性组件经配置以至少部分地基于所述第二晶体管调整所述第二支路群组中的所述至少一个支路的所述电压电平而调整所述第一分区的阻抗水平。
7.根据权利要求6所述的设备，其进一步包括：
第一电阻性组件，其与所述第一支路群组耦合，其中所述第一电阻性组件经配置以至少部分地基于所述第一晶体管调整所述第一支路群组中的所述至少一个支路的电压电平而调整所述第一分区的阻抗水平。
8.根据权利要求6所述的设备，其中所述第一晶体管及所述第二晶体管中的每一者是下拉晶体管。
9.根据权利要求6所述的设备，其进一步包括：
多个支路，其与所述第一支路群组耦合，其中所述多个支路中的每一者包括与电阻性组件耦合的晶体管，其中每个电阻性组件经配置以进一步调整所述第一分区的所述阻抗水平。
10.一种用于调整阻抗的设备，其包括：
驱动器的第一分区，其包括经配置以输出第一数据的第一驱动器，所述第一驱动器经配置以将所述第一分区的阻抗水平从第一阻抗水平调整到第二阻抗水平；
所述驱动器的第二分区，其包括经配置以输出第二数据的第二驱动器，所述第二驱动器经配置以至少部分地基于与所述第二分区耦合的电阻器的电阻水平而调整所述第二分区的阻抗水平，其中从所述第一分区输出的所述第一数据的阻抗水平与从所述第二分区输出的所述第二数据的阻抗水平相偏移；及
控制器，其与所述驱动器耦合，所述控制器经配置以确定所述第一分区、所述第二分区或两者的输出阻抗。
11.根据权利要求10所述的设备，其中所述驱动器的所述第二分区进一步包括：
第三驱动器，其与所述第二驱动器耦合，所述第三驱动器经配置以至少部分地基于所述控制器确定所述第一分区的所述输出阻抗而调整所述第二分区的所述阻抗水平。
12.根据权利要求11所述的设备，其中所述第三驱动器与所述第一驱动器为相同驱动器类型。
13.根据权利要求10所述的设备，其中所述第一驱动器经配置以至少部分地基于跨越所述第一分区的第一多个支路中的至少一者的电压电平而调整所述第一分区的所述阻抗水平。
14.根据权利要求10所述的设备，其中所述电阻器的所述电阻水平是至少部分地基于跨越与所述电阻器耦合的所述第二分区的第二多个支路中的至少一者的电压电平而做出。
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