CN107393576A - 阻抗校准电路、包括其的半导体存储器设备及其操作方法 - Google Patents

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Abstract

一种阻抗校准电路，包括第一代码生成器、第一代码存储电路、第二代码生成器和第二代码存储电路。所述第一代码生成器生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与第一结点的第一电压所得的结果而获得的。当所述目标VOH电压变成与所述第一电压相同时，所述第一代码存储器电路存储所述上拉控制码。所述第二代码生成器生成下拉控制码，该下拉控制码是从比较所述VOH电压与第二结点的第二电压所得的结果而获得的。当所述目标VOH电压变成与所述第二电压相同时，所述第二存储电路存储所述下拉控制码。所述第一代码存储电路和所述第二代码存储电路分别存储上拉控制码和下拉控制码对。

Description

阻抗校准电路、包括其的半导体存储器设备及其操作方法
相关申请的交叉引用
本申请要求2016年5月11日向韩国知识产权局提交的第10-2016-0057437号韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
在此描述的本发明构思涉及存储器设备，并且更具体地，涉及一种半导体存储器设备的阻抗校准电路、半导体存储器设备以及操作半导体存储器设备的方法。
背景技术
随着半导体存储器设备操作速度的提高，半导体存储器设备和存储器控制器之间接口的信号的摆幅宽度(swing width)通常减少了。然而，随着摆幅宽度的减少，半导体存储器设备和存储器控制器之间传送的信号可能由于因工艺、电压和温度(PVT)变化导致的阻抗失配而更容易失真。用于调整半导体存储器设备的输出阻抗和/或终端阻抗的阻抗校准操作，可以在半导体存储器设备的发送和/或接收阶段使用。在阻抗校准操作期间，可以通过将输出阻抗和/或终端阻抗与外部电阻器的阻抗进行比较来调整输出阻抗和/或终端阻抗。阻抗校准操作可以被称为输入/输出(I/O)偏移消除操作或ZQ校准操作。
发明内容
本发明构思的实施例提供了一种半导体存储器设备的阻抗校准电路，其能够增强信号完整性。
本发明构思的实施例进一步提供了一种包括阻抗校准电路的半导体存储器设备，其能够增强信号完整性。
更进一步地，本发明构思的实施例提供了一种操作半导体存储器设备的方法，能够增加信号完整性。
根据本发明构思的实施例，一种半导体存储器设备的阻抗校准电路，包括第一代码生成器、第一代码存储电路、第二代码生成器和第二代码存储电路。所述第一代码生成器生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与第一结点处的第一电压所得的结果而获得的，所述第一结点在上拉驱动器和第一副本下拉驱动器之间。当所述目标VOH电压变成与所述第一电压相同时，所述第一代码存储电路存储所述上拉控制码。所述第二代码生成器生成下拉控制码，该下拉控制码是从比较所述目标VOH电压与第二结点处的第二电压所得的结果而获得的，所述第二结点连接至ZQ焊盘，所述ZQ焊盘被连接至外部电阻器。当所述目标VOH电压变成与所述第二电压相同时，所述第二存储电路存储所述下拉控制码。当所述半导体存储器设备以第一频率操作时，所述第一代码存储电路和所述第二代码存储电路分别地存储第一上拉控制码作为所述上拉控制码以及存储第一下拉控制码作为所述下拉控制码，并且分别地存储第二上拉控制码作为所述上拉控制码以及存储第二下拉控制码作为所述下拉控制码。所述第一上拉控制码和所述第一下拉控制码与所述半导体存储器设备的第一操作参数相关联。所述第二上拉控制码和所述第二下拉控制码与所述半导体存储器设备的第二操作参数相关联。
根据本发明构思的实施例，一种半导体存储器设备包括控制逻辑电路、阻抗校准电路和数据输出电路。所述控制逻辑电路通过解码从外部存储器控制器来的命令，生成阻抗校准使能信号和模式寄存器设置信号。所述阻抗校准电路，响应于所述模式寄存器设置信号和所述阻抗校准使能信号，在阻抗校准间隔期间，生成用于不同目标输出高电平(VOH)电压的上拉控制码和下拉控制码以及存储所述上拉控制码和所述下拉控制码。当所述半导体存储器设备以第一频率操作的时候，所述数据输出电路通过基于所述上拉控制码中的第一上拉控制码和所述下拉控制码中的第一下拉控制码来驱动数据以输出数据信号，以及，当所述半导体存储器设备以不同于所述第一频率的第二频率操作的时候，所述数据输出电路通过基于所述上拉控制码中的第二上拉控制码和所述下拉控制码中的第二下拉控制码来驱动所述数据以输出所述数据信号。
根据本发明构思的实施例，一种操作半导体存储器设备的方法，包括：通过基于外部提供的命令在阻抗校准间隔期间执行关于第一目标电压的阻抗校准操作，存储第一上拉控制码和第一下拉控制码；通过在所述阻抗校准间隔期间执行关于第二目标电压的阻抗校准操作，存储第二上拉控制码和第二下拉控制码；当所述半导体存储器设备以第一频率操作的时候，基于所述第一上拉控制码和所述第一下拉控制码输出数据信号；通过在所述半导体存储器设备中执行模式寄存器写操作，将所述半导体存储器设备的操作频率从所述第一频率改变为第二频率；以及，当所述半导体存储器设备以第二频率操作的时候，基于所述第二上拉控制码和所述第二下拉控制码，输出所述数据信号。
因此，阻抗校准电路可以执行用于至少两个目标VOH电压的阻抗校准操作，在阻抗校准间隔期间存储上拉控制码和下拉控制码对，以及在正常存储器操作间隔期间，使用所存储的控制码对来输出数据信号而不执行阻抗校准操作。因此，半导体存储器设备可提高操作速度并且可增强信号完整性。
附图说明
从下面结合附图进行的描述中，本发明构思的实施例将更清楚地被理解，其中，贯穿各图，除非另外有说明，否则同样的参考标号指代同样的部分。
图1示出根据本发明构思的实施例的电子系统的框图。
图2示出根据本发明构思的实施例的图1中的存储器系统的示例的框图。
图3示出根据本发明构思的实施例的图2中的半导体存储器设备的示例的框图。
图4示出图3的半导体存储器设备中的第一存储体(bank)阵列的示例。
图5示出根据本发明构思实施例的图3的半导体存储器设备中的I/O电路的示例。
图6示出根据本发明构思实施例的图5中的I/O电路中的输出驱动器的示例的电路图。
图7示出用于解释图6中的数据输出电路的操作的图。
图8示出根据本发明构思的实施例的图3的半导体存储器设备中的阻抗校准电路的示例的框图。
图9示出根据本发明构思的实施例的图8的阻抗校准电路中的目标电压生成器的电路图。
图10A示出根据本发明构思实施例的图8的阻抗校准电路中的第一代码存储电路。
图10B示出根据本发明构思实施例的图8的阻抗校准电路中的第二代码存储电路。
图11示出根据本发明构思实施例的图3的半导体存储器设备中可以包括的检测电路。
图12示出描述图8的阻抗校准电路和图11的检测电路的操作的图。
图13示出根据本发明构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。
图14示出说明图8或图13的阻抗校准电路的操作的图。
图15示出说明图8或图13的阻抗校准电路的操作的图。
图16示出根据本发明构思实施例的图3的半导体存储器设备的操作流程图。
图17示出根据本发明构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。
图18示出根据本发明构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。
图19示出图18的阻抗校准电路中的目标电压生成器的框图。
图20示出说明图18的阻抗校准电路的操作的图。
图21示出根据本发明构思实施例的操作半导体存储器设备的方法的流程图。
图22示出根据本发明构思实施例的半导体存储器设备的结构图。
图23示出根据本发明构思实施例的包括该半导体存储器设备的移动系统的框图。
具体实施方式
在下文中将参考其中示出了多个示例性实施例的附图，更完整地描述各种示例性实施例。
依照本发明构思所属领域中的惯例，可以按照执行所描述某一或某些功能的块(block)来描述和说明实施例。在此可以被称为单元或模块等的这些块，由模拟电路和/或数字电路(例如逻辑门、集成电路、微处理器、微控制器、存储器电路、被动电子组件、主动电子组件、光学组件、硬连线电路等等)来物理实现，并且可以可选地由固件和/或软件驱动。例如，电路可以在一个或多个半导体芯片中或在基底支撑件(例如，印刷电路板，等等)上实现。构成块的电路可以由专用硬件或处理器(例如，一个或多个被编程的微处理器和相关电路)来实现，或者通过执行所述块的一些功能的专用硬件和执行所述块的其他功能的处理器的组合来实现。在不脱离本发明构思范围的情况下，实施例的每个块可以在物理上被分成两个或更多个交互且分立的块。同样，在不脱离本发明构思范围的情况下，实施例的块可以在物理上被组合成更复杂的块。
图1示出了根据本发明构思的实施例的电子系统的框图。
参照图1，电子系统10包括主机20和存储器系统30。存储器系统30包括存储器控制器100和多个半导体存储器设备200a～200k。
主机20可以通过各种接口协议(例如，外围组件互连-快速(PCI-E)、高级技术附接(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接的SCSI(SAS)，等等)与存储器系统30通信。此外，主机20也可以通过接口协议(例如，通用串行总线(USB)、多媒体卡(MMC)、增强型小型盘接口(ESDI)、集成驱动电子(IDE)，等等)与存储器系统30通信。
存储器控制器100可以控制存储器系统30的总体操作。存储器控制器100可以控制主机20与多个半导体存储器设备200a～200k之间的总体数据交换。例如，存储器控制器100可以响应于来自主机20的请求，将数据写入多个半导体存储器设备200a～200k，或者从多个半导体存储器设备200a～200k读数据。
此外，存储器控制器100可以向多个半导体存储器设备200a～200k发出操作命令，用以控制多个半导体存储器设备200a～200k。
在一些实施例中，多个半导体存储器设备200a～200k中的每一个可以是动态随机访问存储器(DRAM)，例如，双倍数据速率同步动态随机访问存储器(DDR SDRAM)、低功率双倍数据速率同步动态随机访问存储器(LPDDR SDRAM)、图形双倍数据速率同步动态随机访问存储器(GDDR SDRAM)、Rambus动态随机访问存储器(RDRAM)，等等。
在一些实施例中，多个半导体存储器设备200a～200k中的每一个可以是电阻类型的存储器设备，例如磁性RAM(MRAM)、相变RAM(PRAM)和电阻RAM(RRAM)。
图2示出根据本发明构思的实施例的图1中的存储器系统的示例的框图。
在图2中，为了方便和简单，仅仅示出了与存储器控制器100通信的一个半导体存储器设备200a。然而，在此讨论的与半导体存储器设备200a有关的细节可以同样应用至图1中所示的其他半导体存储器设备200b～200k。
参照图2，存储器系统30包括存储器控制器100和半导体存储器设备200a。存储器控制器100向半导体存储器设备200a发送控制信号，例如，时钟信号CLK、命令CMD、地址ADDR、数据选通信号DQS和数据信号DQ。存储器控制器100也可以从半导体存储器设备200a接收数据信号DQ和数据选通信号DQS。
存储器控制器100可以向半导体存储器设备200a发送写命令、读命令、阻抗校准命令。半导体存储器设备200a可以响应于写命令执行写操作、响应于读命令执行读操作以及响应于阻抗校准命令执行阻抗校准操作。
图3示出了根据本发明构思的实施例的图2中的半导体存储器设备的示例的框图。
参照图3，半导体存储器设备200a包括命令/地址输入缓冲器(CA输入)210、控制逻辑电路220、存储体(bank)控制逻辑(存储体控制，Bank Control)230A～230D、存储器单元阵列(存储体)240A～240D、写驱动器和数据输入/输出(I/O)感测放大器(WRDRV&IOSA)250A～250D、纠错码(ECC)引擎260A～260D、I/O数据缓冲器270、I/O电路300和阻抗校准电路(ZQ校准电路)400。
存储器单元阵列240A～240D可以分别包括第一至第四存储体阵列240A～240D，其中，多个存储器单元排列成行和列。用于选择连接至存储器单元的字线和位线的行解码器和列解码器(未示出)，可以连接至第一至第四存储体阵列240A～240D中的每一个。行解码器和列解码器可以被安置在存储体控制逻辑230A～230D中。在关于图3描述的实施例中，半导体存储器设备200a包括四个存储体阵列240A～240D，但是在其它实施例中，半导体存储器设备20a可以包括任意数量的存储体。
命令/地址输入缓冲器210可以从存储器控制器100接收时钟信号CLK、命令CMD和地址ADDR。命令CMD和地址ADDR可以通过相同的端子(即CA焊盘(pad))被输入。命令CMD和地址ADDR可以通过CA焊盘依次输入。由存储器控制器100发出的命令CMD可以包括读命令、写命令和阻抗校准命令。读命令指示半导体存储器设备200a的读操作，写命令指示半导体存储器设备200a的写操作，以及阻抗校准命令指示半导体存储器设备200a的阻抗校准操作。
控制逻辑电路220可以通过命令/地址输入缓冲器210接收命令CMD和地址ADDR，并且可以生成内部命令ICMD、模式寄存器设置信号MRS、阻抗校准使能信号ZQEN和地址信号(BA/RA/CA)。内部命令ICMD可以包括内部读命令和内部写命令。地址信号可以包括存储体地址BA、行地址RA和列地址CA。内部命令ICMD和地址信号BA/RA/CA可以被提供给存储体控制逻辑230A～230D中的每一个。控制逻辑电路220可以控制到存储器单元阵列240A～240D的访问。
控制逻辑电路220包括命令解码器(CD)221和模式寄存器(MR)222。命令解码器221解码命令CMD以生成内部命令ICMD，并且模式寄存器222可以基于命令CMD和地址ADDR设置半导体存储器设备200a的操作模式。模式寄存器222可以基于命令CMD和地址ADDR生成模式寄存器设置信号MRS和阻抗校准使能信号ZQEN，并且可以向阻抗校准电路400提供模式寄存器设置信号MRS和阻抗校准使能信号ZQEN。
存储体控制逻辑230A～230D中的每一个可以响应于相应的存储体地址BA而被激活。被激活的存储体控制逻辑230A～230D可以响应于内部命令ICMD、行地址RA和列地址CA生成存储体控制信号。响应于存储体控制信号，与连接至被激活的存储体控制逻辑230A～230D的第一至第四存储体阵列240A～240D相对应的行解码器和列解码器可以被激活。
与第一至第四存储体阵列240A～240D中的每一个相对应的行解码器可以解码行地址RA，并且因此可以使能与行地址RA相对应的字线。提供用于第一至第四存储体阵列240A～240D中的每一个的列地址CA，可以被暂时存储在列地址锁存器(未示出)中。列地址锁存器可以在突发模式(burst mode)中逐步增加列地址CA。暂时存储或逐步增加的列地址CA可以被提供给列解码器。列解码器可以解码列地址CA，并且因此可以激活与该列地址CA相对应的列选择信号CSL。
响应于存储体控制信号，存储体控制逻辑230A～230D中的每一个可以生成ECC编码信号ENC和ECC解码信号DEC，用于控制分别连接至第一至第四存储体阵列240A～240D的ECC引擎260A～260D的操作。
写驱动器和数据I/O感测放大器250A～250D可以分别感测和放大从第一至第四存储体阵列240A～240D输出的多条读数据，并且可以分别向第一至第四存储体阵列240A～240D发送将要存储的多条写数据。
在写操作期间，响应于从各个存储体控制逻辑230A～230D输出的ECC编码信号ENC，ECC引擎260A～260D中的每一个可以通过对将被存储在第一至第四存储体阵列240A～240D中的每一个的多条写数据执行ECC编码操作，来生成奇偶校验比特。
在读操作期间，响应于从各个存储体控制逻辑230A～230D输出的ECC解码信号DEC，ECC引擎260A～260D中的每一个可以通过使用从第一至第四存储体阵列240A～240D中的每一个读出的多条数据和奇偶校验比特，执行ECC解码操作，并且因此可以检测和纠正在多条读数据中的错误比特。
I/O数据缓冲器270可以包括：电路(未示出)，用于门控(gating)从第一至第四存储体阵列240A～240D输出或输入至第一至第四存储体阵列240A～240D的多条数据；读数据锁存器，用于存储从第一至第四存储体阵列240A～240D输出的多条数据；以及，写数据锁存器，用于存储将被写入第一至第四存储体阵列240A～240D的多条数据。
I/O数据缓冲器270可以通过读数据锁存器，将从第一至第四存储体阵列240A～240D输出的并行数据比特转换为串行数据比特。I/O数据缓冲器270可以通过使用写数据锁存器，将串行接收的多条写数据转换为并行数据比特。
I/O电路300可以接收从I/O数据缓冲器270输出的串行数据比特，可以依次排列该串行数据比特作为相应于突发长度的数据比特，然后可以将该数据比特和数据选通信号DQS一起输出至数据I/O焊盘。I/O电路300可以从存储器控制器100接收通过数据I/O焊盘串行输入的数据选通信号DQS以及相应于突发长度的多条写数据。I/O电路单元300可以向I/O数据缓冲器270提供相应于突发长度的多条串行输入的写数据。
I/O电路300可以通过基于从阻抗控制电路400提供的上拉控制码PUCD和下拉控制码PDCD驱动数据比特，经由I/O焊盘301向存储器控制器100输出具有目标输出高电平电压(VOH)电压的数据信号DQ。
阻抗校准电路400可以通过ZQ焊盘401连接至外部电阻器RZQ，并且外部电阻器RZQ可以被耦合至电源电压VDDQ。在一些实施例中，外部电阻器RZQ可以被耦合至地电压。
阻抗校准电路(也被称为ZQ校准电路)400，响应于模式寄存器设置信号MRS和阻抗校准使能信号ZQEN，在阻抗校准间隔(calibration interval)期间，可以生成用于不同目标VOH电压(用于至少两个VOH电压)的上拉控制码PUCD和下拉控制码PDCD，并且存储该上拉控制码PUCD和下拉控制码PDCD。在半导体存储器设备200a的正常操作间隔中，阻抗校准电路400可以向I/O电路300的数据输出电路输出上拉控制码PUCD和下拉控制码PDCD。
图4示出了在图3的半导体存储器设备中的第一存储体阵列的示例。
参照图4，第一存储体阵列240A包括：多个字线WL1、WL2、WL2m-1和WL2m(即，WL1-WL2m)，其中，m为大于2的自然数；多个位线BL1、BL2、BL2n-1和BL2n(即，BL1～BL2n)，其中，n为大于2的自然数；以及，多个存储器单元MC，被安置为靠近字线WL1～WL2m和位线BL1～BL2n之间的交叉点。在一些实施例中，多个存储器单元MC中的每一个可以包括动态随机访问存储器(DRAM)单元结构。与多个存储器单元MC连接的多个字线WL1～WL2m可以被定义为第一存储体阵列240A的行，并且与多个存储器单元MC连接的多个位线BL1～BL2可以被定义为第一存储体阵列240A的列。在图4中，m个存储器单元MC被耦合至第一存储体阵列240A的位线BL，并且n个存储器单元MC被耦合至第一存储体阵列240A的字线。第二至第四存储体阵列240B～240D可以被配置为与第一存储体阵列240A类似。
图5示出了根据本发明构思实施例的图3的半导体存储器设备中的I/O电路的示例。
参照图5，I/O电路300包括数据输入电路310和数据输出电路320。数据输出电路320包括预驱动器320和输出驱动器340。
数据输入电路310可以从存储器控制器100接收数据信号DQ，并且可以向I/O数据缓冲器270提供数据信号DQ。数据输出电路320可以将来自I/O数据缓冲器270的数据DTA转换为数据信号DQ，并且将该数据信号DQ提供给存储器控制器100。
预驱动器330可以接收数据DTA，基于上拉控制码PUCD和下拉控制码PDCD生成上拉驱动信号PUDS和下拉驱动信号PDDS，并且将该上拉驱动信号PUDS和下拉驱动信号PDDS提供给输出驱动器340。
例如，当数据DTA在高电平时，预驱动器330可以缓冲上拉控制码PUCD，并且生成与上拉控制码PUCD相同的上拉驱动信号PUDS，以及生成下拉驱动信号PDDS，用于关断输出驱动器340的下拉驱动器(例如，图6中所示的下拉驱动器343)中包括的所有晶体管。
反之，当数据DTA在低电平时，预驱动器330可以缓冲下拉控制码PDCD，并且生成与下拉控制码PDCD相同的下拉驱动信号PDDS，以及生成上拉驱动信号PUDS，用于关断输出驱动器340的上拉驱动器(例如，图6中所示的下拉驱动器341)中包括的所有晶体管。
换言之，当输出驱动器340输出数据信号DQ时，预驱动器330可以确定由上拉驱动器341生成的电流以及下拉驱动器343(图6中示出)的电阻。
图6示出了根据本发明构思实施例的图5中的I/O电路中的输出驱动器的示例的电路图。
参照图6，输出驱动器340可以包括上拉驱动器341和下拉驱动器343。
上拉驱动器341可以包括连接在电源电压VDDQ和输出结点ON1之间的第一至第r(r为大于1的自然数)上拉晶体管NU1至NUr。第一至第r上拉晶体管NU1至NUr中的每一个可以是n沟道金属氧化物半导体(NMOS)晶体管。
下拉驱动器343可以包括连接在输出结点ON1和地电压VSS之间的第一至第r下拉晶体管ND1至NDr。第一至第r下拉晶体管ND1至NDr中的每一个可以是NMOS晶体管。
当数据DTA处于高电平时，上拉驱动器341可以从预驱动器330接收相应于上拉控制码PUCD的上拉驱动信号PUDS(即，PUDS[1]至PUDS[r])，并生成由上拉控制码PUCD确定的电流。根据用于关断晶体管ND1至NDr的下拉驱动信号PDDS(即，PDDS[1]至PDDS[2])，可以全部关断包括在下拉驱动器343中的晶体管ND1至NDr。
此时，当数据DTA处于高电平时，由上拉驱动器341生成的电流可以通过数据I/O(或DQ)焊盘301，发送至存储器控制器100中的片内终端(on-die termination,ODT)电阻器RODT_MC。ODT电阻器RODT_MC接收的数据信号DQ，通过由上拉驱动器341生成的电流和ODT电阻器RODT_MC来确定，并且具有根据由阻抗校准电路400生成的上拉控制码PUCD调整过的目标输出高电平电压VOH。
当数据DTA在低电平时，根据用于关断晶体管NU1至NUr的上拉驱动信号PUDS，可以全部关断上拉驱动器341中包括的晶体管NU1至NUr。下拉驱动器343可以从预驱动器330接收相应于下拉控制码PDCD的下拉驱动信号PDDS，并且可以具有由下拉控制码PDCD确定的电阻。
此时，当数据DTA处于低电平时，不存在由上拉驱动器341生成的电流，并且因此，ODT电阻器RODT_MC接收的数据信号DQ具有与地电压VSS相同的输出低电平电压(VOL)电压。
根据本发明构思的实施例，上拉驱动器341或下拉驱动器343的总电阻(例如，终端电阻(RTT))，可以响应于特定的上拉或下拉驱动信号PUDS或PDDS而被改变。此时，可以通过(当使用一个或两个存储器模块实现图1中的半导体存储器设备200a～200k时)改变插入存储器插槽的存储器模块的数量而实现单一加载或双重加载，并且可以选择适用于各条件的RTT。
例如，RTT可以根据模式寄存器222的设置，从RZQ/1改变为RZQ/2和RZQ/4(其中，RZQ＝240Ω)。
图7示出了用于解释图6中的数据输出电路的操作的图。
参照图7，数据信号DQ可以根据数据DTA而具有高电平或低电平。数据信号DQ是在VOH和VOL之间摆动的交流电(AC)信号。
存储器控制器100可以从半导体存储器设备200a～200k中每一个接收数据信号DQ，确定VOH和VOL，并且从VOH和VOL确定参考电压VREF。存储器控制器100可以将数据信号DQ与参考电压VREF进行比较，并且确定接收的数据值(例如，0或1)。相应地，通过设置VOH来确定参考电压VREF，可以增加数据可靠性。
可以将各种工艺-电压-温度(PVT)条件应用于半导体存储器设备200a～200k中的每一个。PVT条件可以包括晶片工艺中的非均匀掺杂、供应电力时电流通过不同元件时的电压下降以及沿着信号传递路径的温度。半导体存储器设备200a～200k的输出侧的AC导通电阻(在下文中，被称为Ron AC)可以随着PVT条件而改变，并且数据信号DQ的VOH可以随着RonAC而改变。
可以将各种操作频率应用于半导体存储器设备200a～200k中的每一个。当操作频率改变时，数据信号DQ的VOH可以改变。因此，通过根据PVT条件(即，操作参数)和操作频率生成上拉控制码PUCD和下拉控制码PDCD，可以增强半导体存储器设备200a～200k的每一个的信号完整性，使得数据信号DQ具有最佳的VOH。
存储器控制器100可以以命令CMD的形式，指令半导体存储器设备200a改变数据信号DQ的VOH或存储器控制器100的ODT电阻器RODT_MC的阻抗。控制逻辑电路220中的模式寄存器222可以根据改变数据信号DQ的VOH或存储器控制器100的ODT电阻器RODT_MC的阻抗的指令，生成预定的模式寄存器设置信号MRS和阻抗校准使能信号ZQEN。
阻抗校准电路400，响应于模式寄存器设置信号MRS和阻抗校准使能信号ZQEN，在阻抗校准间隔期间，可以生成用于不同目标VOH电压的上拉控制码PUCD和下拉控制码PUCD，并且存储该上拉控制码PUCD和下拉控制码PDCD。
当半导体存储器设备200a在正常操作间隔期间以第一频率操作时，阻抗校准电路400可以向数据输出电路320提供用于第一目标VOH电压的第一上拉控制码PUCD和第一下拉控制码PDCD，并且数据输出电路320可以基于第一上拉控制码PUCD和第一下拉控制码PDCD，将数据信号DQ发送至存储器控制器100。当半导体存储器设备200a在正常操作间隔期间以不同于第一频率的第二频率操作时，阻抗校准电路400可以向数据输出电路320提供用于第二目标VOH电压的第二上拉控制码PUCD和第二下拉控制码PDCD，并且数据输出电路320可以基于第二上拉控制码PUCD和第二下拉控制码PDCD，将数据信号DQ发送至存储器控制器100。
模式寄存器设置信号MRS可以包括关于存储器控制器100的ODT电阻器RODT_MC的阻抗的信息，并且可以包括指示是增加还是减少数据信号DQ的VOH的信息。模式寄存器设置信号MRS可以包括关于半导体存储器设备200a的操作频率的频率信息。
图8示出了根据本发明构思的实施例的图3的半导体存储器设备中的阻抗校准电路的示例的框图。
参照图8，阻抗校准电路400包括目标电压生成器410、上拉(PU)驱动器420、第一代码生成器430、第一代码存储电路440、下拉(PD)驱动器460、副本下拉(PD)驱动器470、第二代码生成器480和第二代码存储电路490。
目标电压生成器410可以响应于切换控制信号SCS生成目标VOH电压(VTG)。当切换控制信号SCS改变时，响应于切换控制信号SCS，目标电压生成器410可以在不同的定时生成第一目标VOH电压(VTG1)和第二目标VOH电压(VTG2)。第一目标VOH电压和第二目标VOH电压可以具有不同的电压电平。
上拉驱动器420连接在电源电压VDDQ和第一结点N11之间，并且可以具有与图6中的上拉驱动器341相同的配置。副本下拉驱动器470连接在第一结点N11和地电压VSS之间，并且具有与图6中的下拉驱动器343相同的配置。下拉驱动器460连接在第二节点N12和地电压VSS之间，并且第二结点N12耦合至与外部电阻器RZQ耦合的ZQ焊盘401。下拉驱动器460可以具有与图6中的下拉驱动器343相同的配置。
第一代码生成器430可以生成上拉控制码PUCD，该上拉控制码PUCD是从比较目标VOH电压VTG与第一结点N11的第一电压(或上拉电压)VPU所得的结果而获得的。第一代码生成器430包括第一比较器431和第一计数器433。
第一比较器431可以响应于阻抗校准使能信号ZQEN而被使能，可以比较目标VOH电压VTG与第一电压VPU以输出第一比较信号CS11，并且可以向第一计数器433和第一代码存储电路440提供第一比较信号CS11。与第一操作频率相关联的第一目标VOH电压VTG1可以是VDDQ/2.5，并且与第二操作频率相关联的第二目标VOH电压VTG2可以是VDDQ/3。
第一计数器433可以响应于第一比较信号CS11而执行计数操作以生成上拉控制码PUCD，并且可以执行计数操作以增加或减少上拉控制码PUCD，直至第一比较信号CS11的逻辑电平转变为止。第一计数器433可以向上拉驱动器420和第一代码存储电路440提供上拉控制码PUCD。
上拉驱动器420可以响应于上拉控制码PUCD调整/校准上拉阻抗。上拉控制码PUCD可以被校准/改变，直至目标VOH电压VTG变成与上拉电压VPU相同为止。
当第一比较信号CS11的逻辑电平转变时，第一代码存储电路440可以存储上拉控制码PUCD。也就是说，当目标VOH电压VTG变成上拉电压VPU时，第一代码存储电路440可以存储上拉控制码PUCD。当目标VOH电压VTG改变时，第一代码存储电路440可以存储至少多个上拉控制码PUCD。此外，响应于寄存器输出使能信号ROEN和频率信息信号FIS，第一代码存储电路440可以将相应于频率信息信号FIS的上拉控制码PUCD，经由图5中的预驱动器330应用至图6中的(输出)上拉驱动器341。
第二代码生成器480可以生成下拉控制码PDCD，该下拉控制码PDCD是从比较目标VOH电压VTG与第二结点N12处的第二电压(或下拉电压)VPD所得的结果而获得的。第二代码生成器480包括第二比较器481和第二计数器483。
第二比较器481可以响应于阻抗校准使能信号ZQEN而被使能，可以比较目标VOH电压VTG与第二电压VPD以输出第二比较信号CS12，并且可以向第二计数器483和第二代码存储电路490提供第二比较信号CS12。
第二计数器483可以响应于第二比较信号CS12执行计数操作以生成下拉控制码PDCD，并且可以执行计数操作以增加或减少下拉控制码PDCD，直至第二比较信号CS12的逻辑电平转变为止。第二计数器483可以向下拉驱动器460、副本下拉驱动器470和第二代码存储电路490，提供下拉控制码PDCD。
下拉驱动器460可以响应于下拉控制码PDCD调整/校准下拉阻抗。副本下拉驱动器470可以响应于下拉控制码PDCD调整/校准下拉阻抗。下拉控制码PDCD可以被校准/改变，直至目标VOH电压VTG变成与下拉电压VPD相同为止。
当第二比较信号CS12的逻辑电平通过时，第二代码存储电路490可以存储下拉控制码PDCD。也就是说，当目标VOH电压VTG变成下拉电压VPD时，第二代码存储电路490可以存储下拉控制码PDCD。当目标VOH电压VTG改变时，第二代码存储电路490可以存储至少多个下拉控制码PDCD。此外，响应于寄存器输出使能信号ROEN和频率信息信号FIS，第二代码存储电路490可以将相应于频率信息信号FIS的下拉控制码PDCD，经由图5中的预驱动器330应用至图6中的(输出)下拉驱动器343。
在图8中，切换控制信号SCS、频率信息信号FIS和寄存器输出使能信号ROEN可以被包括在模式寄存器设置信号MRS中。
图9示出了根据本发明构思的实施例的图8的阻抗校准电路中的目标电压生成器的电路图。
参照图9，目标电压生成器410包括使能晶体管M1和M2、多个电阻器R、R1～Rp和2R(其中，p是大于2的自然数)和多个开关SW0、SW1、SW(p-1)和SWp(即，SW0～SWp)。
第一使能晶体管M1连接至地电压VSS，并且具有接收使能信号EN的栅极。第一使能晶体管M1可以是NMOS晶体管。第二使能晶体管M2连接至电源电压VDDQ，并且具有接收反相使能信号ENB的栅极。第二使能晶体管M2可以是PMOS晶体管。
多个电阻器R、R1～Rp和2R可以串联连接在第一使能晶体管M1和第二使能晶体管M2之间。开关SW0至SWp中的每一个具有连接至(在电阻器R、R1～Rp之中的)两个相邻电阻器之间的结点的第一端以及连接至通过其输出目标VOH电压(VTG)的输出结点ON2的第二端。
开关SW0至SWp可以分别接收切换控制信号SCS的比特。例如，切换控制信号SCS可以包括(p+1)个比特，并且开关SW0～SWp可以依次分别接收该(p+1)个比特。
多个电阻器R、R1～Rp和2R可以具有相同的电阻，但是在一些实施例中，电阻器R、R1～Rp和2R可以不具有相同的电阻。在图9中，假设电阻器R1至Rp具有与电阻器R相同的电阻。
当使能信号EN在高电平时，目标电压生成器410可以输出根据由切换控制信号SCS所确定的开关的连接状态而执行的分压所确定的目标VOH电压VTG。例如，当切换控制信号SCS的比特具有第一比特值时，目标电压生成器410可以输出第一目标VOH电压VTG1。例如，当切换控制信号SCS的比特具有第二比特值时，目标电压生成器410可以输出第二目标VOH电压VTG2。
在图9中，使能信号EN和反相使能信号EN可以被包括在模式寄存器设置信号MRS中。
图10A示出了根据本发明构思实施例的图8的阻抗校准电路中的第一代码存储电路。
参照图10A，第一代码存储电路440包括第一锁存电路441、第一寄存器单元443和第一复用器447。
响应于第一比较信号CS11的转变，第一锁存电路441可以在不同的定时锁存用于第一目标VOH电压VGT1的第一上拉控制码PUCD1以及用于第二目标VOH电压VGT2的第二上拉控制码PUCD2。第一寄存器单元443包括第一寄存器(寄存器1)444和第二寄存器(寄存器2)446。第一寄存器444可以存储第一上拉控制码PUCD1，并且第二寄存器446可以存储第二上拉控制码PUCD2。
响应于寄存器输出使能信号ROEN，第一寄存器444和第二寄存器446可以分别向第一复用器447输出第一上拉控制码PUCD1和第二上拉控制码PUCD2。第一复用器447可以响应于频率信息信号FIS选择第一上拉控制码PUCD1和第二上拉控制码PUCD2中的一个，并且将所选择的一个作为上拉控制码PUCD，通过图5中的预驱动器341输出至图6中的(输出)上拉驱动器341。
虽然描述了第一寄存器单元443可以包括第一寄存器444和第二寄存器446，但是在其它实施例中，第一寄存器单元443可以包括分别存储不同上拉控制码的三个或更多寄存器。
图10B示出了根据本发明构思实施例的图8的阻抗校准电路中的第二代码存储电路。
参照图10B，第二代码存储电路490包括第二锁存电路491、第二寄存器单元493和第二复用器497。
响应于第二比较信号CS12的转变，第二锁存电路491可以在不同的定时锁存用于第一目标VOH电压VTG1的第一下拉控制码PDCD1以及用于第二目标VOH电压VTG2的第二下拉控制码PDCD2。第二寄存器单元493包括第三寄存器(寄存器3)494和第四寄存器(寄存器4)496。第三寄存器494可以存储第一下拉控制码PDCD1，并且第四寄存器496可以存储第二下拉控制码PDCD2。
响应于寄存器输出使能信号ROEN，第三寄存器494和第四寄存器496可以分别向第二复用器497输出第一下拉控制码PDCD1和第二下拉控制码PDCD2。第二复用器497可以响应于频率信息信号FIS选择第一下拉控制码PDCD1和第二下拉控制码PDCD2中的一个，并且将所选择的一个作为下拉控制码PDCD，通过图5中的预驱动器330输出至图6中的(输出)下拉驱动器343。
虽然描述了第二寄存器单元493可以包括第三寄存器494和第四寄存器496，但是在其它实施例中，第二寄存器单元493可以包括分别存储不同下拉控制码的三个或更多寄存器。
图11示出了根据本发明构思实施例的图3的半导体存储器设备中可以包括的检测电路。
参照图3和11，在半导体存储器设备200a中，检测电路350可以被安置为靠近阻抗校准电路400。检测电路350包括第一验证单元360、第二验证单元370和参考电压生成器380。
参考电压生成器380可以基于电源电压VDDQ、地电压VSS和验证使能信号EDEN，生成第一参考电压VTGH和第二参考电压VTGL。参考电压生成器380包括多个电阻器R1t～R12、R11、R21和R22～R2t以及晶体管M3。多个电阻器R1t～R12、R11、R21和R22～R2t以及晶体管M3可以串联连接在电源电压VDDQ和地电压VSS之间。晶体管M3可以基于验证使能信号EDEN而选择性地导通。可以由图3所示的控制逻辑电路生成和提供验证使能信号EDEN。
在一些实施例中，第一参考电压VTGH和第二参考电压VTGL中的每一个，可以具有与阻抗校准验证操作的精度相应的值。例如，如果阻抗校准验证操作的精度被设置为±5％，则第一参考电压VTGH的电平可以比目标VOH电压VTG的电平高5％，并且第二参考电压VTGL的电平可以比目标VOH电压VTG的电平低5％。可以基于电阻器R1t～R12、R11、R21和R22～R2t的数量以及电阻器R1t～R12、R11、R21和R22～R2t的电阻，确定第一和第二参考电压VTGH和VTGL的电平。
第一验证单元360可以基于上拉电压VPU，执行用于上拉阻抗校准操作的第一验证操作。例如，第一验证单元360可以基于第一参考电压VTGH、第二参考电压VTGL、上拉电压VPU和验证使能信号EDEN，生成第一检测信号EDPU。第一验证单元360包括第一比较器361、第二比较器362和第一检测信号生成单元363。
第一比较器361可以基于验证使能信号EDEN，通过比较上拉电压VPU与第一参考电压VTGH，生成第一比较信号CSE1。第二比较器362可以基于验证使能信号EDEN，通过比较上拉电压VPU与第二参考电压VTGL，生成第二比较信号CSE2。
第一检测信号生成单元363可以基于验证使能信号EDEN以及第一和第二比较信号CSE1和CSE2，生成第一检测信号EDPU。第一检测信号生成单元363包括第一AND(与)门364和第一触发器(flip-flop)365。第一AND门364可以对第一比较信号CSE1和第二比较信号CSE2执行AND操作。第一触发器365可以基于第一AND门364的输出和验证使能信号EDEN的反相信号EDENB，生成第一检测信号EDPU。
第二验证单元370可以基于下拉电压VPD，执行用于下拉阻抗校准操作的第二验证操作。例如，第二验证单元370可以基于第一参考电压VTGH、第二参考电压VTGL、下拉电压VPD和验证使能信号EDEN，生成第二检测信号EDPD。第二验证单元370包括第三比较器371、第四比较器372和第二检测信号生成单元373。
第三比较器371可以基于验证使能信号EDEN，通过比较下拉电压VPD与第一参考电压VTGH，生成第一比较信号CSE3。第四比较器372可以基于验证使能信号EDEN，通过比较下拉电压VPD与第二参考电压VTGL，生成第四比较信号CSE4。
第二检测信号生成单元373可以基于验证使能信号EDEN以及第三和第四比较信号CSE3和CSE4，生成第二检测信号EDPD。第二检测信号生成单元373包括第二AND门374和第二触发器375。第二AND门374可以对第三比较信号CSE3和第四比较信号CSE4执行AND操作。第二触发器375可以基于第二AND门374的输出和验证使能信号EDEN的反相信号EDENB，生成第二检测信号EDPD。
图12示出了描述图8的阻抗校准电路和图11的检测电路的操作的图。在图12中，水平轴代表时间t，并且垂直轴代表电压V。表示为VPU/VPD的曲线旨在代表由图8所示的阻抗校准电路400生成的上拉电压或下拉电压。
参照图8、11和12，在阻抗校准间隔TCAL期间，阻抗校准电路400可以执行阻抗校准操作。例如，当阻抗校准使能信号ZQEN基于命令CMD被激活时，阻抗校准间隔TCAL可以开始，并且在该阻抗校准间隔TCAL期间可以执行上拉阻抗校准操作和下拉阻抗校准操作。如果上拉阻抗校准操作和下拉阻抗校准操作正常完成，则上拉电压VPU和下拉电压VPD中的每一个可以具有与目标VOH电压VTG接近的电平。
在验证间隔TVR期间，检测电路350可以执行阻抗校准验证操作。例如，当验证使能信号EDEN在阻抗校准使能信号ZQEN被激活之后被激活时，验证间隔TVR可以开始，并且可在验证间隔TVR期间执行第一验证操作和第二验证操作。如图12所示，如果上拉电压VPU的电平和下拉电压VPD的电平都在第一参考电压VTGH的电平和第二参考电压VTGL的电平之间，则检测电路350可确定上拉阻抗校准操作和下拉阻抗校准操作都被正常地执行。
虽然在图12中未示出，但是如果从上拉电压VPU的电平和下拉电压VPD的电平中选择的至少一个，分别高于第一参考电压VTGH的电平或者低于第二参考电压VTGL的电平，则检测电路350可以确定从上拉阻抗校准操作和下拉阻抗校准操作中选择的至少一个被异常地执行。
第一检测信号EDPU和第二检测信号EDPD可以通过存储器控制器100被发送至图1中的主机20。用户可以基于第一检测信号EDPU和第二检测信号EDPD确定阻抗校准操作是否被正常地执行。当阻抗校准操作被正常地执行时，用户控制存储器控制器100，使得半导体存储器设备200a在存储器系统30的空闲间隔期间执行上述的阻抗校准操作。
图13示出了根据本发明构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。
参照图13，阻抗校准电路500包括目标电压生成器510、上拉驱动器520、第一代码生成器530、第一代码存储电路540、副本上拉驱动器545、下拉驱动器560、第二代码生成器580和第二代码存储电路590。
图13中的阻抗校准电路500与图8的阻抗校准电路400的不同之处在于，在阻抗校准电路500中，耦合至ZQ焊盘401的外部电阻器RZQ连接至地电压VSS，并且阻抗校准电路500包括副本上拉驱动器545而不是副本下拉驱动器470。
在下文中，以下描述将聚焦于图13中的阻抗校准电路500与图8中的阻抗校准电路400之间的差异，因此，对与阻抗校准电路400中的电路元件相对应的阻抗校准电路500中的电路元件的描述，可以为简洁起见而省略。
目标电压生成器510可以响应于切换控制信号SCS，生成目标VOH电压VTG(VTG1，VTG2)。
副本上拉驱动器545和下拉驱动器560连接在第一结点N21，副本上拉驱动器连接在电源电压VDDQ和第一结点N21之间，并且下拉驱动器560连接在第一结点N21和地电压VSS之间。
第一代码生成器530可以生成上拉控制码PUCD，该上拉控制码PUCD从比较目标VOH电压VTG与第二结点N22的电压所得的结果而获得的。第一代码生成器530包括第一比较器531和第一计数器533。第一比较器531可以响应于阻抗校准使能信号ZQEN而被使能，可以比较目标VOH电压VTG与第二结点N22的电压以输出第一比较信号CS21，并且可以向第一计数器533和第一代码存储电路540提供第一比较信号CS21。
第一计数器533可以响应于第一比较信号CS21，执行计数操作以生成上拉控制码PUCD，并且可以执行计数操作以增加或减少上拉控制码PUCD，直至第一比较信号CS21的逻辑电平转变为止。上拉控制码PUCD可以被校准/改变，直至目标VOH电压VTG变成与第二结点N22的电压相同为止。当目标VOH电压VTG变成第二结点N22的电压时，第一代码存储电路540可以存储上拉控制码PUCD。
第二代码生成器580可以生成下拉控制码PDCD，该下拉控制码是从比较目标VOH电压VTG与第一结点N21的电压所得的结果而获得的。第二代码生成器580包括第二比较器581和第二计数器583。第二比较器581可以响应于阻抗校准使能信号ZQEN而被使能，可以比较目标VOH电压VTG与第一结点N21的电压以输出第二比较信号CS22，并且可以向第二计数器583和第二代码存储电路590提供第二比较信号CS22。
第二计数器583可以响应于第二比较信号CS22执行计数操作以生成下拉控制码PDCD，并且可以执行计数操作以增加或减少下拉控制码PDCD，直至第二比较信号CS22的逻辑电平转变为止。下拉控制码PDCD可以被校准/改变，直至目标VOH电压VTG变成与第一结点N21的电压相同为止。当目标VOH电压VTG变成第一结点N21的电压时，第二代码存储电路590可以存储下拉控制码PDCD。
阻抗校准电路500的操作可以与阻抗校准电路400基本相同，并且因此将省略关于阻抗校准电路500的操作的详细描述。
图14示出了解释图8或图13的阻抗校准电路的操作的图。
参照图3至10、13和14，在半导体存储器设备200a以第一频率FREQ1操作的第一间隔INT11期间，模式寄存器222响应于来自存储器控制器100的第一命令CMD，激活阻抗校准使能信号ZQEN。
关于图8的阻抗校准电路400，在阻抗校准使能信号ZQEN被激活的第一阻抗校准间隔TCAL11期间，阻抗校准电路400执行用于第一目标VOH电压VTG1的阻抗校准操作。例如，当阻抗校准使能信号ZQEN被激活时，用于第一目标VOH电压VTG1的阻抗校准操作开始(在TCAL11的ZQCAL START处)，上拉控制码PUCD被第一代码存储电路440在第一目标VOH电压VTG1变成与第一结点N11的电压相同时的定时锁存，下拉控制码PDCD被第二代码存储电路490在第一目标VOH电压VTG1变成与第二结点N12的电压相同时的定时锁存，且被锁存的上拉控制码PUCD和被锁存的下拉控制码PDCD被分别存储在第一代码存储电路440和第二代码存储电路490中。
在半导体存储器设备200a以第一频率FREQ1操作的第一间隔INT11期间，模式寄存器222响应于来自存储器控制器100的第二命令CMD，再次激活阻抗校准使能信号ZQEN。
在阻抗校准使能信号ZQEN被激活的第二阻抗校准间隔TCAL12期间，图8的阻抗校准电路400执行用于第二目标VOH电压VTG2的阻抗校准操作。例如，当阻抗校准使能信号ZQEN被激活时，用于第二目标VOH电压VTG2的阻抗校准操作开始(在TCAL12的ZQCAL START处)，上拉控制码PUCD被第一代码存储电路440在第二目标VOH电压VTG2变成与第一结点N11的电压相同时的定时锁存，下拉控制码PDCD被第二代码存储电路490在第二目标VOH电压VTG2变成与第二结点N12的电压相同时的定时锁存，并且被锁存的上拉控制码PUCD和被锁存的下拉控制码PDCD被分别存储在第一代码存储电路440和第二代码存储电路490中。
关于图13的阻抗校准电路500，在阻抗校准使能信号ZQEN被激活的第一阻抗校准间隔TCAL11期间，阻抗校准电路500执行用于第一目标VOH电压VTG1的阻抗修订段落(revised paragraph)校准操作。例如，当阻抗校准使能信号ZQEN被激活时，用于第一目标VOH电压VTG1的阻抗校准操作开始(在TCAL11的ZQCAL START处)，上拉控制码PUCD被第一代码存储电路540在第一目标VOH电压VTG1变成与第二结点N22的电压相同之时的定时锁存，下拉控制码PDCD被第二代码存储电路590在第一目标VOH电压VTG1变成与第一结点N21的电压相同时的定时锁存，并且被锁存的上拉控制码PUCD和被锁存的下拉控制码PDCD被分别存储在第一代码存储电路540和第二代码存储电路590中。
在半导体存储器设备200a以第一频率FREQ1进行操作的第一间隔INT11期间，模式寄存器222响应于来自存储器控制器100的第二命令CMD，再次激活阻抗校准使能信号ZQEN。
在阻抗校准使能信号ZQEN被激活的第二阻抗校准间隔TCAL12期间，图13的阻抗校准电路500执行用于第二目标VOH电压VTG2的阻抗校准操作。例如，当阻抗校准使能信号ZQEN被激活时，用于第二目标VOH电压VTG2的阻抗校准操作开始(在TCAL12的ZQCAL START处)，上拉控制码PUCD被第一代码存储电路540在第二目标VOH电压VTG2变成与第二结点N22的电压相同时的定时锁存，下拉控制码PDCD被第二代码存储电路590在第二目标VOH电压VTG2变成与第一结点N21的电压相同时的定时锁存，并且被锁存的上拉控制码PUCD和被锁存的下拉控制码PDCD被分别存储在第一代码存储电路540和第二代码存储电路590中。
数据输出电路320，在第一间隔INT11的第一阻抗校准间隔TCAL11和第二阻抗校准间隔TCAL12之间或在第二阻抗校准间隔TCAL12之后，基于用于第一目标VOH电压VTG1的上拉控制码PUCD和下拉控制码PDCD，向存储器控制器100发送数据信号DQ。此外，数据输出电路320，在半导体存储器设备200a以第二频率FREQ2进行操作的第二间隔INT12期间，基于用于第二目标VOH电压VTG2的上拉控制码PUCD和下拉控制码PDCD，向存储器控制器100发送数据信号DQ。
如关于图14可以被理解的，响应于在不同定时从存储器控制器100施加的第一命令和第二命令，图8的阻抗校准电路400或图13的阻抗校准电路500可以依次生成和存储用于不同目标VOH电压VTG的上拉控制码PUCD和下拉控制码PDCD。
图15示出了用于描述图8或图13的阻抗校准电路的操作的图。
参照图3至10、13和15，在半导体存储器设备200a以第一频率FREQ1操作的第一间隔INT21期间，模式寄存器222响应于来自存储器控制器100的第一命令CMD激活阻抗校准使能信号ZQEN。
在阻抗校准使能信号ZQEN被激活的阻抗校准间隔TCAL2的第一子校准间隔SUB_TCAL21期间，图8的阻抗校准电路400或图13的阻抗校准电路500执行用于第一目标VOH电压VTG1的阻抗校准操作，并且在第一代码存储电路440和540中分别存储上拉控制码PUCD，以及在第二代码存储电路490或590中分别存储下拉控制码PDCD(在ZQCAL FOR VTG1处)。在阻抗校准间隔TCAL2的、第一子校准间隔SUB_TCAL21随后的第二子校准间隔SUB_TCAL22期间，图8的阻抗校准电路400或图13的阻抗校准电路500执行用于第二目标VOH电压VTG2的阻抗校准操作，并且在第一代码存储电路440和540中分别存储上拉控制码PUCD，以及在第二代码存储电路490和590中分别存储下拉控制码PDCD(在ZQCAL FOR VTG2处)。
数据输出电路320，在第一间隔INT21中的阻抗校准间隔TCAL2之后，基于用于第一目标VOH电压VTG1的上拉控制码PUCD和下拉控制码PDCD，发送数据信号DQ至存储器控制器100。此外，数据输出电路320，在半导体存储器设备200a以第二频率FREQ2进行操作的第二间隔INT22期间，基于用于第二目标VOH电压VTG2的上拉控制码PUCD和下拉控制码PUDCD，发送数据信号DQ至存储器控制器100。
如关于图15的描述，响应于在不同定时从存储器控制器100施加的第一命令和第二命令，图8的阻抗校准电路400或图13的阻抗校准电路500可以依次生成和存储用于不同目标VOH电压VTG的上拉控制码PUCD和下拉控制码PDCD。
图16示出了根据本发明构思实施例的图3的半导体存储器设备的操作流程图。
参照图2至16，当电力被施加到半导体存储器设备200a时，半导体存储器设备200a执行上电序列(power-up sequence)(S110)并且将操作电压的电平增加至特定电平。当上电序列完成时，存储器控制器100在模式寄存器222上执行模式寄存器写(MRW)操作(S120)，并且设置半导体存储器设备200a的操作模式和操作条件。存储器控制器100在模式寄存器222中写入半导体存储器设备200a的写延迟和读延迟，以设置半导体存储器设备200a的操作频率为第一频率FREQ1。
当完成设置半导体寄存器设备200a的操作模式和操作条件时，控制逻辑电路220激活阻抗校准使能信号ZQEN，使得阻抗校准电路400执行阻抗校准操作(S130和S140)。阻抗校准电路400响应于阻抗校准使能信号ZQEN的激活而开始阻抗校准操作(S130)，并且通过对于至少一个目标VOH电压VTG执行阻抗校准操作来存储上拉控制码PUCD和下拉控制码PDCD(S140)。此时，用于第一目标VOH电压VTG1和第二目标VOH电压VTG2的上拉控制码PUCD和下拉控制码PDCD对，可以依次被存储。
当阻抗校准操作完成时，存储器控制器100和半导体存储器设备200a开始训练操作，包括命令/总线训练和数据信号训练(S150)。当训练操作完成时，在半导体存储器设备200a以第一频率FREQ1操作的同时，半导体存储器设备200a执行包括写操作和读操作的正常存储器操作(S160)。此时，目标VOH电压VTG与第一目标VOH电压VTG1相对应。
当正常存储器操作被执行或在正常存储器操作完成之后并且半导体存储器设备200a的操作频率需要被改变时，半导体控制器100通过在模式寄存器222上执行模式寄存器写操作，重新设置半导体存储器设备200a的操作模式和操作条件(S170)。此时，存储器控制器100在模式寄存器222中写入半导体存储器设备200a的写延迟和读延迟，以设置半导体存储器设备200a的操作频率为第二频率FREQ2。
当重新设置半导体存储器设备200a的操作方式和操作条件完成时，存储器控制器100和半导体存储器设备200a开始训练操作，包括命令/总线训练和数据信号训练(S180)。当训练操作完成时，在半导体存储器设备200a以第二频率FREQ2操作的同时，半导体存储器设备200a执行包括写操作和读操作的正常存储器操作(S190)。此时，目标VOH电压VTG与第二目标VOH电压VTG2相对应。
图17示出了根据本发明构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。
参照图17，阻抗校准电路600包括目标电压生成器610、副本上拉驱动器620、第一代码生成器630、第一代码存储电路640、副本下拉驱动器650、第二代码生成器660、第二代码存储电路670和副本ODT电阻器680。
阻抗校准电路600与图8的阻抗校准电路400的不同之处在于，阻抗校准电路600的副本上拉驱动器620替代了阻抗校准电路400的上拉驱动器420，阻抗校准电路600的副本下拉驱动器650替代了阻抗校准电路400的下拉驱动器460，并且阻抗校准电路600的副本ODT电阻器680替代了阻抗校准电路400的副本下拉驱动器470。
在下文中，以下描述将聚焦于图17中的阻抗校准电路600与图8中的阻抗校准电路400之间的差异，由此，与阻抗校准电路400中的电路元件相对应的阻抗校准电路600中的电路元件的描述可以为简洁起见而省略。
目标电压生成器610可以响应于切换控制信号SCS，生成目标VOH电压VTG(VTG1，VTG2)。
副本上拉驱动器620和副本ODT电阻器680被连接在第一结点N31，副本ODT电阻器680可以与图6中的ODT电阻器RODT_MC相对应。副本下拉驱动器650被连接在第二结点N32和地电压VSS之间。第二结点N32与耦合至外部电阻器RZQ的ZQ焊盘401耦合。副本上拉驱动器620可以具有与图6中的上拉驱动器341相同的配置，并且，副本下拉驱动器650可以具有与图6中的下拉驱动器343相同的配置。
第一代码生成器630可以生成上拉控制码PUCD，该上拉控制码PUCD是从比较目标VOH电压VTG与第一结点N31的电压所得的结果而获得的。第一代码生成器630包括第一比较器631和第一计数器633。第一比较器631可以响应于阻抗校准使能信号ZQEN而被使能，可以比较目标VOH电压VTG与第一结点N31的电压以输出第一比较信号CS31，并且可以向第一计数器633和第一代码存储电路640提供第一比较信号CS31。
第一计数器633可以响应于第一比较信号CS31执行计数操作以生成上拉控制码PUCD，并且可以执行计数操作以增加或减少上拉控制码PUCD，直至第一比较信号CS31的逻辑电平转变为止。上拉控制码PUCD可以被校准/改变，直至目标VOH电压VTG变成与第一结点N31的电压相同为止。当目标VOH电压VTG变成第一结点N31的电压时，第一代码存储电路640可以存储上拉控制码PUCD。
第二代码生成器660可以生成下拉控制码PDCD，该下拉控制码PDCD是从比较目标VOH电压VTG与第二结点N32的电压所得的结果而获得的。第二代码生成器660包括第二比较器661和第二计数器663。第二比较器661可以响应于阻抗校准使能信号ZQEN而被使能，可以比较目标VOH电压VTG与第二结点N32的电压以输出第二比较信号CS32，并且可以向第二计数器663和第二代码存储电路670提供第二比较信号CS32。
第二计数器663可以响应于第二比较信号CS32执行计数操作以生成下拉控制码PDCD，并且可以执行计数操作以增加或减少下拉控制码PDCD，直至第二比较信号CS32的逻辑电平转变为止。下拉控制码PDCD可以被校准/改变，直至目标VOH电压VTG变成与第二结点N32的电压相同为止。当目标VOH电压VTG变成第二结点N32的电压时，第二代码存储电路670可以存储下拉控制码PDCD。
副本上拉驱动器620可以根据上拉控制码PUCD，生成流经第一结点N31的第一电流I1。第一结点N31可以与图6中的输出结点ON1和DQ焊盘301相对应。第一电流I1可以与副本ODT电阻器680的电阻一起确定第一结点N31的电压。
副本ODT电阻器680可以基于第一电流I1确定第一结点N31的电压。副本ODT电阻器680可以与图6中的ODT电阻器RODT_MC相同的方式被实现。副本ODT电阻器680的电阻可以由下拉控制码PDCD确定。
图17的阻抗校准电路600的操作可以与图8的阻抗校准电路400基本相同，并且因此，将省略关于阻抗校准电路600的操作的详细描述。
图18示出了根据本发明构思实施例的图3的半导体存储器设备中的阻抗校准电路的另一示例的框图。
参照图18，阻抗校准电路700包括目标电压生成器703、上拉驱动器710、第一代码生成器713、第一代码存储电路718、下拉驱动器730、第一副本下拉驱动器740、第二代码生成器733、第二代码存储电路738、副本上拉驱动器720、第三代码生成器723、第三代码存储电路728和第二副本下拉驱动器750。
图18的阻抗校准电路700与图8的阻抗校准电路400的不同之处在于，图18的阻抗校准电路700进一步包括副本上拉驱动器720、第三代码生成器723、第三代码存储电路728和第二副本下拉驱动器750。
在下文中，以下描述将聚焦于图18中的阻抗校准电路700与图8中的阻抗校准电路400之间的差异，由此，与阻抗校准电路400中的电路元件相对应的阻抗校准电路700中的电路元件相对应的描述，可以为简洁起见而省略。
目标电压生成器703可以响应于切换控制信号SCS生成目标VOH电压。
副本上拉驱动器720连接在电源电压VDDQ和第一结点N43之间，并且第二副本下拉驱动器750连接在第三结点N43和地电压VSS之间。
第一代码生成器713可以生成上拉控制码PUCD，该上拉控制码PUCD是从比较第一目标VOH电压VTG21与第一结点N41的电压所得的结果而获得的。第一代码生成器713包括第一比较器714和第一计数器716。第一比较器713可以响应于阻抗校准使能信号ZQEN而被使能，可以比较第一目标VOH电压VTG21与第一结点N41的电压以输出第一比较信号CS41，并且可以向第一计数器716和第一代码存储电路718提供第一比较信号CS41。
第一计数器716可以响应于第一比较信号CS41执行计数操作以生成上拉控制码PUCD，并且可以执行计数操作以增加或减少上拉控制码PUCD，直至第一比较信号CS41的逻辑电平转变为止。上拉控制码PUCD可以被校准/改变，直至第一目标VOH电压VTG21变成与第一结点N41的电压相同为止。当第一目标VOH电压VTG21变成第一结点N41的电压时，第一代码存储电路718可以存储上拉控制码PUCD。
第二代码生成器733可以生成下拉控制码PDCD，该下拉控制码PDCD是从比较第一目标VOH电压VTG21与第二结点N42的电压所得的结果而获得的。第二代码生成器733包括第二比较器734和第二计数器736。第二比较器734可以响应于阻抗校准使能信号ZQEN而被使能，可以比较第一目标VOH电压VTG21与第二结点N42的电压以输出第二比较信号CS42，并且可以向第二计数器736和第二代码存储电路738提供第二比较信号CS42。
第二计数器736可以响应于第二比较信号CS42执行计数操作以生成下拉控制码PDCD，并且可以执行计数操作以增加或减少下拉控制码PDCD，直至第二比较信号CS42的逻辑电平转变为止。下拉控制码PDCD可以被校准/改变，直至第一目标VOH电压VTG21变成与第二结点N42的电压相同为止。当第一目标VOH电压VTG21变成第二结点N42的电压时，第二代码存储电路738可以存储下拉控制码PDCD。
第三代码生成器723可以生成附加的拉控制码PUCDA，该附加的上拉控制码PUCDA是从比较第二目标VOH电压VTG22与第三结点N43的电压所得的结果而获得的。第三代码生成器723包括第三比较器724和第三计数器726。第三比较器724可以响应于阻抗校准使能信号ZQEN而被使能，可以比较第二目标VOH电压VTG22与第三结点N43的电压以输出第三比较信号CS43，并且可以向第三计数器726和第三代码存储电路728提供第三比较信号CS43。
第三计数器726可以响应于第三比较信号CS43执行计数操作以生成附加的上拉控制码PUCDA，并且可以执行计数操作以增加或减少附加的上拉控制码PUCDA，直至第三比较信号C43的逻辑电平转变为止。附加的上拉控制码PUCDA可以被校准/改变，直至目标VOH电压VTG22变成与第三结点N43的电压相同为止。当第二目标VOH电压VTG22变成第三结点N43的电压时，第三代码存储电路728可以存储附加的上拉控制码PUCDA。
阻抗校准电路700可以同时或并行地存储用于第一VOH电压VTG21的上拉控制码PUCD和下拉控制码PDCD以及用于第二VOH电压VTG22的附加的上拉控制码PUCDA。阻抗校准电路700可以同时或并行地执行用于第一目标VOH电压VTG21的阻抗校准操作以及用于第二目标VOH电压VTG22的阻抗校准操作。
图19示出了图18的阻抗校准电路中的目标电压生成器的框图。
参照图19，目标电压生成器703包括第一目标电压生成电路705和第二目标电压生成电路707。
第一目标电压生成电路705可以响应于使能信号EN和反相使能信号ENB而被激活，并且可以响应于第一切换控制信号SCS21生成第一目标VOH电压VTG21。第二目标电压生成电路707可以响应于使能信号EN和反相使能信号ENB而被激活，并且可以响应于第二切换控制信号SCS22生成第二目标VOH电压VTG22。
第一目标电压生成电路705和第二目标电压生成电路707中的每一个，可以具有与图9的目标电压生成器410基本相同的配置。第一切换控制信号SCS21和第二切换控制信号SCS22可被包括在图18的切换控制信号SCS中。
图20示出了说明图18的阻抗校准电路的操作的图。
参照图3至6、18和20，在半导体存储器设备200a以第一频率FREQ1操作的第一间隔INT31期间，模式寄存器222响应于来自存储器控制器100的第一命令CMD激活阻抗校准使能信号ZQEN。
在阻抗校准使能信号ZQEN被激活的阻抗校准间隔TCAL3期间，图18的阻抗校准电路700执行(在ZQCAL FOR VTG21处)用于第一目标VOH电压VTG21的阻抗校准操作，并且在第一代码存储电路718和第二代码存储电路738中分别存储上拉控制码PUCD和下拉控制码PDCD。同时或并行地，阻抗校准电路700执行(在ZQCAL FOR VTG22处)用于第二目标VOH电压VTG22的附加的阻抗校准操作，并且在第三代码存储电路728中存储附加的上拉控制码PUCDA。
数据输出电路320，在第一间隔INT31中的阻抗校准间隔TCAL3之后，基于用于第一目标VOH电压VTG21的上拉控制码PUCD和下拉控制码PDCD，发送数据信号DQ至存储器控制器100。此外，数据输出电路320，在半导体存储器设备200a以第二频率FREQ2进行操作的第二间隔INT32期间，基于用于第二目标VOH电压VTG22的上拉控制码PUCD、下拉控制码PDCD和附加的上拉控制码PUCDA，发送数据信号DQ至存储器控制器100。
图21示出了根据本发明构思实施例的操作半导体存储器设备的方法的流程图。
图21的方法可以由图3的半导体存储器200a执行。
参照图2至21，在操作半导体存储器设备200a的方法中，在第一阻抗校准间隔期间，阻抗校准电路400、500、600和700中的一个执行对于第一目标VOH电压VTG1的第一阻抗校准操作，以存储第一上拉控制码PUCD1和第一下拉控制码PDCD1(S210)。在第一阻抗校准间隔期间，阻抗校准电路400、500、600和700中的一个执行对于第二目标VOH电压VTG2的第二阻抗校准操作，以存储第二上拉控制码PUCD2和第二下拉控制码PDCD2(S220)。
在本发明构思的实施例中，当阻抗校准电路400、500和600中的一个执行阻抗校准操作时，可以在第一阻抗校准间隔和第二阻抗校准间隔中，分别依次执行第一阻抗校准操作和第二阻抗校准操作。第一和第二阻抗校准间隔是基于不同的命令的。
在本发明构思的其它实施例中，当阻抗校准电路400、500和600中的一个执行阻抗校准操作时，可以基于一个命令，在一个阻抗校准间隔的第一子阻抗校准间隔和第二子阻抗校准间隔中，分别依次执行第一阻抗校准操作和第二阻抗校准操作。
在本发明构思的其它实施例中，当阻抗校准电路700执行阻抗校准操作时，可以基于一个命令，在一个阻抗校准间隔中，同时或者并行地执行第一阻抗校准操作和第二阻抗校准操作。
当半导体存储器设备200a以第一频率FREQ1进行操作的时候，半导体存储器设备200a可以基于第一上拉控制码PUCD1和第一下拉控制码PDCD1输出数据信号DQ(S230)。
存储器控制器100通过在模式寄存器222上执行模式寄存器写操作，将半导体存储器设备200a的操作频率从第一频率FREQ1改变为第二频率FREQ2(S240)。当半导体存储器设备200a以第二频率FREQ2进行操作的时候，半导体存储器设备200a可以基于第二上拉控制码PUCD2和第二下拉控制码PDCD2输出数据信号DQ(S250)。
图22示出了根据本发明构思的实施例的半导体存储器设备的结构图。
参照图22，半导体存储器设备800包括第一至第s半导体集成电路层LA1至LA(s-1)，和LAs，其中最低第一半导体集成电路层LA1被假设为是接口或控制芯片，并且其他半导体集成电路层LA2(未示出)至LAs被假设为是包括核心存储器芯片的从芯片。第一至第s半导体集成电路层LA1至LAs可以通过硅通孔(through-silicon-via,TSV)相互之间发送和接收信号。作为接口或控制芯片的最低第一半导体集成电路层LA1，可以通过形成于外表面的导电结构与外部存储器控制器进行通信。关于半导体存储器设备800的结构和操作，将通过主要使用第一半导体集成电路层LA1或810作为接口或控制芯片、以及使用第s半导体集成电路层LAs或820作为从芯片来描述。
第一半导体集成电路层810包括各种外围电路，用于驱动在第s半导体集成电路层820中提供的存储器区域821。例如，第一半导体集成电路层810包括：行(X)驱动器8101，用于驱动存储器的字线；列(Y)驱动器8102，用于驱动存储器的位线；数据I/O电路(Din/Dout)8103，用于控制数据的输入/输出；命令缓冲器(CMD)8104，用于从外部接收命令CMD并且缓冲该命令CMD；以及，地址缓冲器(ADDR)8105，用于从外部接收地址并缓冲该地址。存储器区域821包括多个例如关于图4描述的存储器单元。
第一半导体集成电路层810进一步包括控制逻辑(CONTROL)8107。控制逻辑8107可以基于来自存储器控制器的命令和地址信号，控制对存储器区域821的访问。
第s半导体集成电路层820包括存储器区域821和外围电路区域(PERI)822，其中布置了用于读/写存储器区域821的数据的外围电路，例如，行解码器、列解码器、位线感测放大器，等等(未示出)。
数据I/O电路8103可以采用图5的I/O电路300和图8、13、17和18的阻抗校准电路400、500、600和700中的一个。因此，如参照图2至21描述的，半导体存储器设备800，在阻抗校准间隔期间，可以执行对于至少两个目标VOH电压的阻抗校准操作，存储上拉控制码和下拉控制码对，并且在正常存储器操作间隔期间，使用所存储的代码对输出数据信号而不执行阻抗校准操作。因此，半导体存储器设备800可以提高操作速度并且可以增强信号完整性。
此外，三维(3D)存储器阵列被提供在半导体存储器设备800中。3D存储器阵列以存储器单元的阵列的一个或多个物理层级(level)而一体地形成，具有安置在硅基底之上的有源区域以及与这些存储器单元的操作相关联的电路，无论这些相关联的电路是在这个基底之上或在这个基底之中。术语“一体的”意味着，阵列的每一层级的层被直接放置在阵列的每一下面层级的层上。通过引用结合于此的以下专利文献，描述用于3D存储器阵列的适合的配置，其中，三维存储器阵列被配置为多个层级，这些层级之间共享字线和/或位线：US专利号：US7,679,133；US8,553,466；US8,654,587；US8,559,235；以及US专利公开号2011/0233648。
图23示出了根据本发明构思实施例的包括半导体存储器设备的移动系统的框图。
参照图23，移动系统1100包括应用处理器1110、连接单元1120、用户接口1130、非易失性存储器设备(NVM)1140、易失性存储器设备(VM)1150和电源1160。
应用处理器1110可以执行应用，例如网络浏览器、游戏应用、视频播放器，等等。应用处理器1110可以包括单核或多核。连接单元1120可以执行与外部设备的有线或无线通信。
易失性存储器设备1150可以例如存储由应用处理器110处理的数据，或者作为工作存储器来操作。易失性存储器设备1150可以采用图3的半导体存储器设备。因此，易失性存储器设备1150可以包括I/O电路300以及图8、13、17和18中的阻抗校准电路400、500、600和700中的一个。因此，易失性存储器设备1150可以提高操作速度和信号完整性。
非易失性存储器设备1140可以例如存储用于启动移动系统110的启动图像。用户接口1130可以包括至少一个输入设备(例如，小键盘(keypad)、触摸屏，等等)以及至少一个输出设备(例如，扬声器、显示设备，等等)。电源1160可以向移动系统1100供应电源电压。
在本发明构思的一些实施例中，移动系统1100和/或移动系统1100的组件可以被封装为各种形式。
本公开可以应用于使用半导体存储器设备的系统。本公开可以应用于例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄录机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统，等等。
前述是示例性实施例的说明性的，并且不会被理解为对其的限制。虽然描述了几个示例性实施例，但是本领域技术人员将容易理解的是，在示例性实施例中可能做出许多修改，而实质上不脱离本发明构思的新的教导和优点。相应地，所有这些修改旨在被包括在权利要求中所定义的本公开的范围内。

Claims (20)

1.一种半导体存储器设备的阻抗校准电路，该阻抗校准电路包括：
第一代码生成器，被配置为生成上拉控制码，该上拉控制码是从比较目标输出高电平(VOH)电压与上拉驱动器和第一副本下拉驱动器之间的第一结点处的第一电压所得的结果获得的；
第一代码存储电路，被配置为当所述目标VOH电压变成与所述第一电压相同时，存储所述上拉控制码；
第二代码生成器，被配置为生成下拉控制码，该下拉控制码是从比较所述目标VOH电压与第二结点处的第二电压所得的结果获得的，所述第二结点连接至ZQ焊盘，所述ZQ焊盘连接至外部电阻器；以及
第二存储电路，被配置为当所述目标VOH电压变成与所述第二电压相同时，存储所述下拉控制码，
其中，当所述半导体存储器设备以第一频率操作时，所述第一代码存储电路和所述第二代码存储电路被配置为，分别存储第一上拉控制码作为所述上拉控制码以及存储第一下拉控制码作为所述下拉控制码，并且分别存储第二上拉控制码作为所述上拉控制码以及存储第二下拉控制码作为所述下拉控制码，
其中，所述第一上拉控制码和所述第一下拉控制码与所述半导体存储器设备的第一操作参数相关联，以及
其中，所述第二上拉控制码和所述第二下拉控制码与所述半导体存储器设备的第二操作参数相关联。
2.如权利要求1所述的阻抗校准电路，其中，所述第一代码生成器和所述第二代码生成器被配置为，基于在第一定时从外部存储器控制器施加的第一命令，分别生成所述第一上拉控制码和所述第一下拉控制码，以及
所述第一代码生成器和所述第二代码生成器被配置为，基于在不同于所述第一定时的第二定时从所述外部存储器控制器施加的第二命令，分别生成所述第二上拉控制码和所述第二下拉控制码。
3.如权利要求1所述的阻抗校准电路，其中，所述第一代码生成器和所述第二代码生成器被配置为，基于从外部存储器控制器施加的命令，分别生成所述第一上拉控制码和所述第一下拉控制码，以及在所述第一上拉控制码和所述第一下拉控制码之后分别顺序地生成所述第二上拉控制码和所述第二下拉控制码。
4.如权利要求1所述的阻抗校准电路，其中，所述第一代码生成器包括：
第一比较器，被配置为比较所述目标VOH与所述第一电压，以输出第一比较信号；以及
第一计数器，被配置为响应于所述第一比较信号增加或减少所述上拉控制代码，以及
其中，所述第二代码生成器包括：
第二比较器，被配置为比较所述目标VOH电压与所述第二电压，以输出第二比较信号；以及
第二计数器，被配置为响应于所述第二比较信号增加或减少所述下拉控制码。
5.如权利要求4所述的阻抗校准电路，其中，所述第一代码存储电路被配置为响应于所述第一比较信号的转变，锁存和存储所述上拉控制码，以及被配置为响应于寄存器输出使能信号和指示所述半导体存储器设备的操作频率的频率信息信号，向所述半导体存储器设备的输出电路中的输出上拉驱动器提供所存储的上拉控制码，以及
其中，所述第二代码存储电路被配置为响应于所述第二比较信号的转变，锁存和存储所述下拉控制码，以及被配置为响应于所述寄存器输出使能信号和所述频率信息信号，向所述输出电路中的输出下拉驱动器提供所述存储的下拉控制码。
6.如权利要求4所述的阻抗校准电路，其中，所述第一代码存储电路包括：
第一锁存电路，被配置为响应于所述第一比较信号的转变，在不同定时锁存所述第一上拉控制码和所述第二上拉控制码；
第一寄存器单元，其包括至少第一寄存器和第二寄存器，其中，所述第一寄存器被配置为存储被锁存在所述第一锁存电路中的所述第一上拉控制码，以及所述第二寄存器被配置为存储被锁存在所述第一锁存电路中的所述第二上拉控制码；以及
第一复用器，其耦合至所述第一寄存器单元，所述第一复用器被配置为响应于频率信息信号，输出所存储的第一上拉控制码和所存储的第二上拉控制码中的一个，以及
其中，所述第二代码存储电路包括：
第二锁存电路，被配置为响应于所述第二比较信号的转变，在不同定时锁存所述第一下拉控制码和所述第二下拉控制码；
第二寄存器单元，其包括至少第三寄存器和第四寄存器，其中，所述第三寄存器被配置为存储被锁存在所述第二锁存电路中的所述第一下拉控制码，以及所述第四寄存器被配置为存储被锁存在所述第二锁存电路中的所述第二下拉控制码；以及
第二复用器，其耦合至所述第二寄存器单元，所述第二复用器被配置为响应于所述频率信息信号，输出所存储的第一下拉控制码和所存储的第二下拉控制码中的一个。
7.如权利要求1所述的阻抗校准电路，进一步包括：
目标电压生成器，被配置为响应于切换控制信号生成所述目标VOH电压，
其中，所述目标电压生成器被配置为响应于所述切换控制信号，在不同定时生成第一目标VOH电压和第二目标VOH电压作为所述目标VOH电压，
所述第一目标VOH电压与所述第一操作参数相关联，以及
所述第二目标VOH电压与所述第二操作参数相关联。
8.如权利要求1所述的阻抗校准电路，其中，所述第一操作参数包括至少与所述第一操作频率相关联的第一电压和温度条件，所述第二操作参数包括至少与所述半导体存储器设备的第二操作频率相关联的第二电压和温度条件，以及所述第二操作频率不同于所述第一操作频率。
9.如权利要求1所述的阻抗校准电路，进一步包括：
第三代码生成器，被配置为生成附加的上拉控制码，该附加的上拉控制码是从比较附加的目标VOH电压与第三结点处的第三电压所得的结果获得的，所述第三结点在副本上拉驱动器和第二副本下拉驱动器之间；以及
第三代码存储电路，被配置为当所述附加的目标VOH电压变成与所述第三电压相同时，存储所述附加的上拉控制码。
10.如权利要求9所述的阻抗校准电路，其中，所述第一代码生成器和所述第三代码生成器被配置为，在阻抗校准间隔期间基于从外部存储器控制器施加的命令，并行地生成所述上拉控制码和所述附加的上拉控制码。
11.一种半导体存储器设备，包括：
控制逻辑电路，被配置为通过解码来自外部存储器控制器的命令，生成阻抗校准使能信号和模式寄存器设置信号；
阻抗校准电路，被配置为，响应于所述模式寄存器设置信号和所述阻抗校准使能信号，在阻抗校准间隔期间，生成用于不同目标输出高电平(VOH)电压的上拉控制码和下拉控制码以及存储所述上拉控制码和所述下拉控制码；以及
数据输出电路，被配置为当所述半导体存储器设备以第一频率操作的时候，通过基于所述上拉控制码中的第一上拉控制码和所述下拉控制码中的第一下拉控制码，驱动数据来输出数据信号，以及被配置为当所述半导体存储器设备以不同于所述第一频率的第二频率操作的时候，通过基于所述上拉控制码中的第二上拉控制码和所述下拉控制码中的第二下拉控制码，驱动数据以输出数据信号。
12.如权利要求11所述的半导体存储器设备，其中，所述阻抗校准电路包括：
第一代码生成器，被配置为生成所述上拉控制码中的一个上拉控制码，所述上拉控制码是从比较目标VOH电压与第一结点处的第一电压所得的结果而获得的，所述第一结点在上拉驱动器和第一副本下拉驱动器之间；
第一代码存储电路，被配置为当所述目标VOH电压变成与所述第一电压相同时，存储所述上拉控制码；
第二代码生成器，被配置为生成所述下拉控制码中的一个下拉控制码，所述下拉控制码是从比较所述VOH电压与第二结点处的第二电压所得的结果而获得的，所述第二结点连接至ZQ焊盘，所述ZQ焊盘连接至外部电阻器；以及
第二存储电路，被配置为当所述目标VOH电压变成与所述第二电压相同时，存储所述下拉控制码。
13.如权利要求12所述的半导体存储器设备，其中，所述第一代码存储电路和所述第二代码存储电路被配置为，在所述半导体存储器设备以所述第一频率操作的所述阻抗校准间隔期间，分别存储所述第一上拉控制码和所述第一下拉控制码，以及分别存储所述第二上拉控制码和所述第二下拉控制码，
其中，所述第一上拉控制码和所述第一下拉控制码与所述半导体存储器设备的第一操作参数相关联，以及
其中，所述第二上拉控制码和所述第二下拉控制码与所述半导体存储器设备的第二操作参数相关联。
14.如权利要求12所述的半导体存储器设备，其中，所述第一代码生成器和所述第二代码生成器被配置为，基于在第一定时从所述外部存储器控制器施加的第一命令，分别生成所述第一上拉控制码和所述第一下拉控制码，以及
其中，所述第一代码生成器和所述第二代码生成器被配置为，基于在不同于所述第一定时的第二定时从所述外部存储器控制器施加的第二命令，分别生成所述第二上拉控制码和所述第二下拉控制码。
15.如权利要求12所述的半导体存储器设备，其中，所述第一代码生成器和所述第二代码生成器被配置为，基于从所述外部存储器控制器施加的所述命令，分别生成所述第一上拉控制码和所述第一下拉控制码，以及在所述第一上拉控制码和所述第一下拉控制码之后分别顺序地所述第二上拉控制码和所述第二下拉控制码。
16.如权利要求12所述的半导体存储器设备，其中，所述阻抗校准电路进一步包括：
第三代码生成器，被配置为生成附加的上拉控制码，该附加的上拉控制码是从比较附加的目标VOH电压与第三结点处的第三电压所得的结果而获得的，所述第三结点在副本上拉驱动器和第二副本下拉驱动器之间；以及
第三代码存储电路，被配置为当所述附加的目标VOH电压变成与所述第三电压相同时，存储所述附加的上拉控制码，
其中，所述第一代码生成器和所述第三代码生成器被配置为在所述阻抗校准间隔期间，基于从所述外部存储器控制器施加的所述命令，并行地生成所述上拉控制码和所述附加的上拉控制码。
17.如权利要求11所述的半导体存储器设备，其中，所述数据输出电路包括：
预驱动器，被配置为接收所述数据，以及基于所述上拉控制码当中的一个上拉控制码和所述下拉控制码当中的一个下拉控制码，生成上拉驱动信号和下拉驱动信号；以及
输出驱动器，包括：输出上拉驱动器，被配置为生成由所述上拉驱动信号确定的电流；输出下拉驱动器，被配置为具有由所述下拉驱动信号确定的电阻，其中，所述输出驱动器被配置为输出具有所述目标VOH电压中的一个目标VOH电压的数据信号。
18.如权利要求11所述的半导体存储器设备，进一步包括：
检测电路，被配置为基于上拉电压和下拉电压，确定目标VOH电压中的一个目标VOH电压是否在参考范围之内，以及输出指示所述确定的结果的检测信号，其中，在所述阻抗校准间隔期间，所述上拉电压和所述下拉电压从所述阻抗校准电路提供。
19.如权利要求11所述的半导体存储器设备，进一步包括：
存储器单元阵列，被配置为存储所述数据以及向所述数据输出电路提供所存储的数据，
其中，所述存储器单元阵列包括三维存储器单元阵列。
20.一种操作半导体存储器设备的方法，该方法包括：
基于外部提供的命令，在阻抗校准间隔期间，通过执行关于第一目标电压的阻抗校准操作，存储第一上拉控制码和第一下拉控制码；
在所述阻抗校准间隔期间，通过执行关于第二目标电压的阻抗校准操作，存储第二上拉控制码和第二下拉控制码；
当所述半导体存储器设备以第一频率操作的时候，基于所述第一上拉控制码和所述第一下拉控制码，输出数据信号；
通过在所述半导体存储器设备中执行模式寄存器写操作，将所述半导体存储器设备的操作频率从所述第一频率改变为第二频率，以及
当所述半导体存储器设备以所述第二频率操作的时候，基于所述第二上拉控制码和所述第二下拉控制码，输出所述数据信号。
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