CN205071039U - 具有补偿阻抗的芯片、处理器以及包含处理器的系统 - Google Patents

具有补偿阻抗的芯片、处理器以及包含处理器的系统 Download PDF

Info

Publication number
CN205071039U
CN205071039U CN201320823088.8U CN201320823088U CN205071039U CN 205071039 U CN205071039 U CN 205071039U CN 201320823088 U CN201320823088 U CN 201320823088U CN 205071039 U CN205071039 U CN 205071039U
Authority
CN
China
Prior art keywords
pull
driver
impedance
equalizer
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201320823088.8U
Other languages
English (en)
Inventor
H·H·陈
J·D·斯特雷耶
M·M·华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Application granted granted Critical
Publication of CN205071039U publication Critical patent/CN205071039U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0298—Arrangement for terminating transmission lines

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

本实用新型提供了一种具有补偿阻抗的芯片、处理器以及包含处理器的系统。所述芯片包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；以及，均衡器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。

Description

具有补偿阻抗的芯片、处理器以及包含处理器的系统
技术领域
本实用新型涉及具有补偿阻抗的芯片、处理器以及包含处理器的系统。
背景技术
典型地，当由输入-输出(I/O)驱动器执行均衡以调整由I/O驱动器所驱动的信号的VOL和/或VOH电平时，则驱动器的终端阻抗(上拉或下拉)被调制。终端阻抗的这样的调制可能引起信号完整性问题，例如，过冲、下冲、振铃、不期望的信号反射等。信号完整性问题可能导致不正确的日期接收以及接收器端的采样。
实用新型内容
鉴于以上所述的信号完整性问题可能导致不正确的日期接收以及接收器端的采样这样的问题，提供了一种具有补偿阻抗的芯片，其特征在于，包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；均衡器，其与所述上拉驱动器和所述下拉驱动器耦合以对所述节点上驱动的信号进行去加重；上拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码；以及下拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码。
在一个示例中，所述均衡器是并行输入-输出(I/O)链路的一部分。
在一个示例中，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。
在一个示例中，所述上拉驱动器补偿单元还用于确定用于设置所述上拉驱动器的所述第一阻抗的代码。
在一个示例中，所述下拉驱动器补偿单元还用于确定用于设置所述下拉驱动器的所述第二阻抗的代码。
在一个示例中，当所述上拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第一阻抗的代码时，所述均衡器被禁用。
在一个示例中，当所述下拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第二阻抗的代码时，所述均衡器被禁用。
在一个示例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之前确定用于设置所述第一阻抗和所述第二阻抗的代码，并且其中，用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码是能够进行编程的。
在一个示例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元用于在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之后，再次确定用于设置所述第一阻抗和所述第二阻抗的代码。
在一个示例中，当所述均衡器处于均衡模式时用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码，与当所述均衡器处于非均衡模式时用于所述上拉精度和所述下拉精度的代码是不同的。
在一个示例中，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。
在一个示例中，所述均衡器包括：上拉部分，其与所述节点耦合；以及下拉部分，其与所述节点耦合，其中，所述上拉部分和下拉部分能够利用与用于控制所述上拉驱动器和所述下拉驱动器的所述第一阻抗和所述第二阻抗的控制信号不同的控制信号进行控制。
本实用新型提供了一种处理器，包括：并行输入-输出(I/O)链路的发送器，所述发送器具有上拉驱动器、下拉驱动器、以及与所述上拉驱动器和所述下拉驱动器耦合的均衡器；以及上拉驱动器补偿单元和下拉驱动器补偿单元，用于分别确定用于所述上拉驱动器的第一阻抗和用于所述下拉驱动器的第二阻抗的代码，其中，当所述上拉驱动器补偿单元和所述下拉驱动器补偿单元确定用于所述第一阻抗和所述第二阻抗的代码时，所述均衡器被禁用。
在一个示例中，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。
在一个示例中，所述均衡器用于对节点上驱动的信号进行去加重，所述节点与所述上拉驱动器、下拉驱动器和所述均衡器耦合。
在一个示例中，所述上拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码是能够进行编程的；并且所述下拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码是能够进行编程的。
在一个示例中，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。
本实用新型提供了一种包含处理器的系统，包括：存储器单元；处理器，其与所述存储器单元耦合，所述处理器包括根据权利要求1-12中的任一项所述的芯片；无线接口，其用于使所述处理器能够与另一个装置进行通信；以及显示单元。
根据本实用新型，能够在保持I/O驱动器的终端阻抗基本上恒定的同时，为由I/O驱动器所驱动的信号实现可编程的更精细的均衡精度。
附图说明
根据如下给出的具体说明以及根据本公开内容的各个实施例的附图，将更加全面地理解本公开内容的实施例，然而，它们不应被理解为将本公开内容限制为具体实施例，而是仅仅用于解释和理解。
图1A是根据本公开内容的一个实施例的处理器，该处理器具有可编程均衡和用于输入/输出(I/O)驱动器的补偿阻抗。
图1B是根据一个实施例的均衡器的均衡段(equalizationsegment)和在均衡模式和非均衡模式期间下拉的非均衡段的操作的示意图。
图2是根据本公开内容的一个实施例的I/O驱动器，该I/O驱动器具有去耦上拉/下拉和均衡电路模块以提供精细的均衡精度(granularity)(例如，1％)。
图3A是根据本公开内容的一个实施例的上拉补偿单元，其以良好的均衡精度对均衡器进行编程，同时也对I/O驱动器的上拉阻抗进行补偿。
图3B是根据本公开内容的一个实施例的下拉补偿单元，其以良好的均衡精度对均衡器进行编程，同时也对I/O驱动器的下拉阻抗进行补偿。
图4是根据本公开内容的一个实施例的流程图，其示出了在保持上拉和下拉驱动器的阻抗基本上恒定的同时以良好的可编程均衡代码(code)对均衡器进行编程的方法。
图5是根据本公开内容的一个实施例的智能装置的系统级框图，该智能装置包括图1A的处理器或电路。
具体实施方式
典型地，均衡缺乏提供比目前可能的均衡水平更精细的精度的能力。术语“精细的精度”一般指较小的均衡水平，例如，地或供给水平的1％。去加重(de-emphasis)的精度也可以用dB来表示，因为它涉及信号摆幅。例如，0.2dB的精度。缺乏能力的一个理由是当I/O驱动器以均衡和/或非均衡模式进行操作时I/O驱动器的终端阻抗(上拉和/或下拉)的调制。实施例提供了用于训练I/O驱动器阻抗的设备和方法，以在保持I/O驱动器的终端阻抗基本上恒定的同时，为由I/O驱动器所驱动的信号实现可编程的更精细的均衡精度。
术语“均衡”通常指对由驱动器所驱动的信号的幅度进行调制的过程。术语“去加重”通常指降低信号的电压电平。例如，去加重信号的VOH电平指降低相对于地的VOH电平。同样地，去加重信号的VOL电平指增大相对于地的VOL电平。术语“缩放”指对设计(原理和布局)从一个工艺技术到另一个工艺技术进行转换。术语“基本上”、“接近”、“大约”、“附近”、“约”指在目标值的+/-20％以内。
在一个实施例中，公开了用于训练下拉和上拉阻抗的新颖的方法和设备，其从I/O驱动器的均衡器的训练去耦。在这样的实施例中，上拉驱动器的阻抗是独立于下拉驱动器的阻抗而可控制的。在一个实施例中，应用二维的阻抗训练算法(具有第一和第二循环)来训练上拉和下拉驱动器以及均衡器。在一个实施例中，均衡器(I/O驱动器的部分)从上拉和下拉驱动器去耦，因为均衡器能够由代码(一个或多个信号)控制，所述代码独立于用于控制上拉和下拉I/O驱动器的阻抗的代码。
在一个实施例中，训练I/O的上拉和下拉驱动器的阻抗以具有当I/O驱动器的均衡器被禁用时的特定目标的(或期望的)阻抗。在训练上拉和下拉驱动器阻抗之后，启用且训练均衡器以具有特定目标的(或期望的)均衡水平精度。在一个实施例中，在训练均衡器的过程期间，再次训练I/O的上拉和下拉驱动器以保持当均衡器正在被训练时它们的阻抗(即，保持它们在所训练的目标水平的阻抗)。这个过程形成了二维的培训过程，该二维的培训过程是在训练过程的第一循环中训练I/O驱动器的上拉和下拉阻抗，并且在训练过程的第二循环中训练均衡器的精度代码。在一个实施例中，通过将均衡器的精度代码递增(increment)1(或另一个较小的数，例如2)来执行上拉和下拉驱动器的闭环阻抗训练。在一个实施例中，由与具有带均衡器的I/O驱动器的芯片/处理器有关的BIOS(基本输入/输出系统)来初始化。
在下面的描述中，讨论了众多细节以提供对本公开内容的实施例的更全面的说明。然而，对于本领域技术人员来说显而易见的是，即使没有这些具体细节也可以实施本公开内容的实施例。在其他情况下，公知的结构和装置以方块图的形式示出而没有详细地显示，以避免使本公开内容的实施例难以理解。
注意，在实施例的对应附图中，信号以线条呈现。有些线条可以较粗，用以指示更多组分的信号通路，以及/或者在一端或多个端具有箭头，用以指示最初的信息流向。这样的指示并非意在限制。相反，这些与一个或多个示范性实施例相关的线条是用来帮助更易于理解电路或逻辑单元。任何所显示的信号——因设计需要指定的或者作为优选项的——可以实际上包括可以沿任一个方向传送的一个或多个信号，并且可以采用任何合适的信号方案类型执行。
在整个说明书中以及在权利要求书中，术语“连接的”是指被连接的物体之间的直接电连接而没有任何中间装置。术语“耦合”或者是指被连接的物体之间的直接电连接，或者是指通过一个或多个无源或有源中间装置的间接连接。术语“电路”是指一个或多个被布置为彼此配合以提供所期望功能的无源和/或有源元件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。“一”和“该”的意思包括复数个引用。“在……里”的意思包括“在……里”和“在……上”。
如文中使用的，除非另作说明，用以描述共同对象的序数形容词“第一”、“第二”和“第三”等的使用仅仅表明所指代的是相同对象的不同情形，而并非用来表示如此描述的对象必须在时间上、空间上、级别上或者以任何其它方式处在给定的次序中。
出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体端子。源极和漏极端子可以是相同的端子并且在本文中能够交换地使用。本领域技术人员应当理解的是，在不脱离本公开内容的范围的情况下，可以使用其它的晶体管，例如，双极结晶体管-BJTPNP/NPN、BiCMOS、CMOS、eFET等。在本文中术语“MN”表示n型晶体管(例如，NMOS、NPN、BJT等)，并且术语“MP”表示p型晶体管(例如，PMOS、PNP、BJT等)。
图1A是根据本公开内容的一个实施例的系统100，该系统100具有带可编程均衡和用于输入/输出(I/O)驱动器的补偿阻抗的处理器101。在一个实施例中，处理器101包括与焊盘108耦合的驱动器。在一个实施例中，驱动器包括上拉驱动器102、下拉驱动器103和均衡器104。在一个实施例中，处理器101进一步包括：上拉补偿单元105、下拉补偿单元106和训练控制单元107。在一个实施例中，处理器101通过传输介质109与另一个装置(例如，另一个处理器)耦合。在一个实施例中，传输介质109是传输线。
在一个实施例中，均衡器104和上拉/下拉驱动器(102和103)是并行I/O链路的部分。通常，在32位的并行I/O链路中，存在32个I/O以传输一个时钟周期中的数据。并行I/O链路的示例包括双倍数据速率总线(DDR2、DDR3、DDR4等)。在一个实施例中，上拉/下拉驱动器(102和103)是串行I/O链路的部分。通常，在8位的串行I/O链路中，一个串行I/O将传输八个时钟周期中的数据。通常，串行链路以比并行链路更高的时钟速率操作。串行I/O链路的示例包括外设部件互连标准(PCIe)I/O链路。
在一个实施例中，均衡器104包括上拉部分104a(也称作均衡器上拉部分)和下拉部分104b(也称作均衡器下拉部分)。在一个实施例中，均衡器104从上拉和下拉驱动器(102和103)去耦，因为用于均衡器104的控制信号110a和110b不同于且独立于上拉/下拉驱动器(102和103)的控制信号111和112。在一个实施例中，控制信号110a(其可以是具有一位或多位的总线)打开/关断均衡器上拉部分104a的一个或多个上拉装置。在一个实施例中，控制信号110b(其可以是具有一位或多位的总线)打开/关断均衡器下拉部分104b的一个或多个下拉装置。
在一个实施例中，上拉驱动器102的阻抗(也称作第一阻抗)由信号111来控制，该信号111用于打开/关断上拉驱动器102的一个或多个上拉装置。在一个实施例中，下拉驱动器103的阻抗(也称作第二阻抗)由信号112来控制，该信号112用于打开/关断下拉驱动器103的一个或多个下拉装置。控制信号110a、111、112和110b的位值也称作代码或总线。
在一个实施例中，上拉补偿单元105训练上拉驱动器102(通过代码111)和均衡器上拉部分104a(通过代码110a)以具有特定的阻抗。在一个实施例中，下拉补偿单元106训练下拉驱动器103(通过代码112)和均衡器下拉部分104b(通过代码110b)以具有特定的阻抗。在一个实施例中，能够通过软件或硬件对上拉/下拉驱动器102和103的阻抗，以及均衡器上拉/下拉部分104a和104b进行编程。
例如，可以通过BIOS或任何其它的操作系统和/或通过熔断器对阻抗进行编程。在一个实施例中，上拉和下拉补偿单元105和106通过使用基准阻抗(其可以是外部电阻器)来确定阻抗代码110a、111、112和110b。
在一个实施例中，训练控制单元107控制由上拉和下拉补偿单元105和106执行的补偿过程，以使得可以在保持上拉和下拉驱动器102和103的阻抗基本上恒定的同时设置均衡器104的精度(到任意的水平)。在一个实施例中，训练控制单元107控制参考图4所论述的方法的流程。
返回参考图1A，在一个实施例中，上拉驱动器补偿单元105用于确定代码111，该代码111用于为上拉驱动器102设置第一阻抗。在这样的实施例中，上拉驱动器补偿单元105用于确定代码110a，该代码110a用于设置均衡器上拉部分104a的上拉精度，以通过均衡器104去加重焊盘108上驱动的信号。在一个实施例中，下拉驱动器补偿单元106用于确定代码112，该代码112用于为下拉驱动器103设置第二阻抗。在这样的实施例中，下拉驱动器补偿单元105用于确定代码110b，该代码110b用于设置均衡器下拉部分104a的下拉精度，以通过均衡器104去加重焊盘108上驱动的信号。
在一个实施例中，当上拉驱动器补偿单元105确定代码111时均衡器104被禁用，该代码111用于为上拉驱动器102设置第一阻抗。在一个实施例中，当下拉驱动器补偿单元106确定代码112时均衡器104被禁用，该代码112用于为下拉驱动器103设置第二阻抗。在一个实施例中，上拉驱动器补偿单元105和下拉驱动器补偿单元106确定代码111和112，代码111和112用于在设置代码110a和110b之前设置第一和第二阻抗，代码110a和110b用于所述上拉和下拉精度，以通过均衡器104去加重焊盘108上驱动的信号。如所论述的那样，用于通过均衡器104去加重焊盘108上驱动的信号的上拉和下拉精度的代码111、110a、112和110b是可编程的。
在一个实施例中，上拉驱动器补偿单元105和下拉驱动器补偿单元106用于再次确定代码111和112，以在设置代码110a和110b之后设置第一和第二阻抗，代码110a和110b用于所述上拉和下拉精度，以通过均衡器104去加重信号。在一个实施例中，当均衡器104在均衡模式下时的用于通过均衡器104去加重焊盘108上驱动的信号的所述上拉和下拉精度的代码110a和110b，与当均衡器104在非均衡模式下时的用于上拉和下拉精度的代码110a和110b不同。在一个实施例中，当均衡器104在均衡模式下时的用于通过均衡器104去加重焊盘108上驱动的信号的所述上拉和下拉精度的代码110a和110b，与当均衡器104在非均衡模式下时的用于上拉和下拉精度的代码110a和110b相同。
术语“均衡模式”通常指当启用均衡器104以均衡(例如，去加重)焊盘108上的信号时的电路配置/操作。术语“非均衡模式”通常指当启用均衡器104但是不设置为加重焊盘108上的信号时的电路配置/操作。在一个实施例中，在均衡器104处于非均衡模式或均衡模式时的时间段期间，第一和第二阻抗基本上恒定。在一个实施例中，可以设置均衡器104以启用均衡模式或禁用均衡模式。在一个实施例中，在启用均衡模式时，均衡器104关断均衡段中的一个(例如，均衡器上拉部分104a)并且关断另一个均衡段(例如，均衡器下拉部分104b)。例如，当驱动器200在焊盘108上驱动0时，均衡器104将关断均衡器下拉部分104b而打开均衡器上拉部分104a。在另一个示例中，当驱动器200在焊盘108上驱动1时，均衡器104关断均衡器上拉部分104a而打开均衡器下拉部分104b。均衡代码被标记为110a和110b，而非均衡代码被标记为111和112。
在一个实施例中，当均衡器104在均衡模式下时的用于通过均衡器104去加重焊盘108上驱动的信号的所述上拉和下拉精度的代码110a和110b，与当均衡器104在非均衡模式下时的用于上拉和下拉精度的代码110a和110b相同。
图1B是根据一个实施例的在均衡模式和非均衡模式期间的均衡器104的均衡段104(例如，104b)和下拉(例如，103)的非均衡段的操作的图示120。图1B的实施例示出了下拉段(例如，103和104b)的行为，然而相同的说明也适用于上拉段(例如，102和104a)。
图1B示出了两个图表，表121和表122。表121示出了当均衡代码110b与非均衡代码112相同时，用于下拉驱动器103和均衡器下拉部分104b的管芯上终端(ODT)代码。表122示出了当均衡代码110b与非均衡代码112不同时，用于下拉驱动器103和均衡器下拉部分104b的ODT代码。在这个示例中，整个下拉部分(即，下拉驱动器103和均衡器下拉部分104b)被分成五个段。前四个段(R1_seg)形成下拉部分103，而第四段(R4_seg)形成均衡下拉部分104b。术语“Zo”表示整个下拉部分(即，下拉驱动器103和均衡器下拉部分104b)的阻抗。
参考表121，在下拉的情况下，110b是“均衡段代码”，并且112是“非均衡段代码”。这些段中的每一个具有从0到64的代码，即，代码0产生最大的阻抗，而代码64产生最小的阻抗。“均衡段”是驱动器的总共5个段中的1个，“noneqseg”是总共5个段中的4个。因此当执行这两个代码的二维(2-D)扫描时，这两个代码的一个结合将总阻抗(“均衡段”与“非均衡段”并联)设为当均衡设为关断且均衡系数为均衡打开时的期望值时的～36欧姆。
表121是2-D扫描中的单个扫描的结果。在这个示例中，代码110b是36且代码112是36，其产生下拉驱动器(103和104b)的阻抗36.5欧姆，且均衡系数为-20％。表122示出了另一个2-D扫描结果。在该情况下，代码110b为20且代码112为40，其产生阻抗36.5欧姆，但是均衡系数为-12.1％。
所以，假设期望的阻抗(例如，36.5欧姆)和均衡，下拉驱动器103的系数(称为均衡精度)代码110b和112是相同的而无论均衡(即，均衡器下拉部分104b)处于打开还是关断。在一个实施例中，均衡器104的功能是当其打开时，其将关断“均衡段”并打开“均衡段”的相反方向以保持恒定的驱动器阻抗。例如，当驱动器200在焊盘108上驱动0时，均衡器104将关断均衡器下拉部分104b而打开均衡器上拉部分104a。在另一个示例中，当驱动器200在焊盘108上驱动1时，均衡器104关断均衡器上拉部分104a而打开均衡器下拉部分104b。当将均衡器104设置为关断状态时，“均衡段”被打开，产生用于传输焊盘108上的数据的总共五个段。在这样的实施例中，将不存在去加重且因此均衡系数为0。
图2是根据本公开内容的一个实施例的、具有去耦上拉/下拉和均衡电路模块以提供精细的均衡精度的I/O驱动器200。应当指出，图2中的与任意其它附图具有相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或起作用，但是不限于此。
在该示例性实施例中，示出I/O驱动器200，其具有五个段——前四个段(从左边起)形成上拉和下拉驱动器102和103，而第五个段形成均衡器104(104a和104b)。在其它的实施例中，可以对上拉/下拉驱动器102和103以及均衡器104采用其它数目的段。图2的实施例示出了：均衡器104(部分104a和104b)被独立于上拉和下拉驱动器102和103而进行控制。在这样的实施例中，可以将均衡器104的精度独立地编程到任意水平，同时保持上拉驱动器102和下拉驱动器103的阻抗基本上恒定。
在一个实施例中，上拉驱动器102包括能够由代码111控制的上拉驱动器201a、202a、203a和204a的四个段，其中，各个上拉驱动器102(例如，201a)可以从所述代码111接收其自身的位以打开/关断其相应的晶体管，从而调整第一阻抗。在一个实施例中，各个上拉驱动器(例如，201a)包括与一个或多个电阻器串联耦合的一个或多个p-型装置。
例如，上拉驱动器201a包括与R1耦合的MP1，上拉驱动器202a包括与R2串联耦合的MP2，上拉驱动器203a包括与R3串联耦合的MP3，并且上拉驱动器204a包括与R4串联耦合的MP4。电阻器R1-R4可以以任意公知的电阻器技术来实现，该公知的电阻器技术包括在线性区域中偏置以形成电阻器的晶体管。上拉驱动器201a、202a、203a和204a通过电阻器R1-R4耦合到焊盘108。在一个实施例中，上拉驱动器102的各个段具有不同的权重，即、大小。例如在一个实施例中，晶体管MP1-MP4是二进制加权的。在另一个实施例中，晶体管MP1-MP4是温度计加权的。在其它的实施例中，其它的加权技术可以用于形成MP1-MP4的晶体管。在一个实施例中，上拉驱动器102的各个段具有同等的权重，即大小。为了不使本公开内容的实施例难以理解，未示出I/O驱动器的其它部件(例如，静电放电单元、前置驱动器等)。
在一个实施例中，下拉驱动器103包括能够由代码112控制的下拉驱动器201b、202b、203b和204b的四个段，其中，各个下拉驱动器103(例如，201b)可以从所述代码112接收其自身的位以打开/关断其相应的晶体管，从而调整第二阻抗。在一个实施例中，各个下拉驱动器(例如，201b)包括与一个或多个电阻器串联耦合的一个或多个n型装置。
例如，下拉驱动器201b包括与R6耦合的MN1，下拉驱动器202b包括与R7串联耦合的MN2，下拉驱动器203b包括与R8串联耦合的MN3，并且下拉驱动器204b包括与R9串联耦合的MN4。电阻器R6-R9可以以任意公知的电阻器技术来实现，所述公知的电阻器技术包括在线性区域中偏置以形成电阻器的晶体管。在一个实施例中，下拉驱动器201b、202b、203b和204b通过电阻器R6-R8耦合到焊盘108。在一个实施例中，下拉驱动器103的各个段具有不同的权重，即、大小。例如在一个实施例中，晶体管MN1-MN4是二进制加权的。在另一个实施例中，晶体管MN1-MN4是温度计加权的。在其它的实施例中，其它的加权技术可以用于形成MN1-MN4的晶体管。在一个实施例中，下拉驱动器103的各个段具有同等的权重，即大小。
在一个实施例中，均衡器104的均衡器上拉部分104a包括与R5串联耦合的p型装置MP5，该R5还耦合到焊盘108。如在本文中所讨论的那样，均衡器104从上拉和下拉驱动器102和103去耦。在一个实施例中，通过代码110a来控制MP5的栅极端子。虽然图2中的实施例示出了用于均衡器104的均衡器上拉部分104a的单个上拉晶体管MP5，但是多个晶体管可以彼此并联地使用且能够由代码110a的位进行控制。在一个实施例中，MP5的多个晶体管是二进制加权的。在一个实施例中，MP5的多个晶体管是温度计加权的。在其它的实施例中，其它的加权技术可以用于形成MP5的晶体管。
在一个实施例中，均衡器104的均衡器下拉部分104b包括与电阻器R10串联耦合的n型装置MN5，该电阻器R10还耦合到焊盘108。如在本文中所讨论的那样，均衡器104分别从上拉和下拉驱动器102和103去耦。在一个实施例中，由代码110b控制MN5的栅极端子。虽然图2中的实施例示出了用于均衡器下拉部分104b的单个晶体管MN5，但是多个晶体管可以彼此并联地使用且能够由代码110b的位进行控制。在一个实施例中，MN5的多个晶体管是二进制加权的。在一个实施例中，MP5的多个晶体管是温度计加权的。在其它的实施例中，其它的加权技术可以用于形成MP5的晶体管。
图3A是根据本公开内容的一个实施例的上拉补偿单元300(例如，105)，该上拉补偿单元300用于以良好的均衡精度对均衡器(例如，104)进行编程，同时也对I/O驱动器(例如，200)的(例如，上拉驱动器102的)上拉阻抗进行补偿。应当指出，图3A中的与任意其它图具有相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或起作用，但是不限于此。
参考图1-2来描述图3A。在一个实施例中，上拉补偿单元300(例如，105)包括：电压基准单元301、比较器302、虚设上拉驱动器303、基准(例如，基准阻抗)304、有限状态机(FSM)305和训练控制单元107。虽然图3A中的实施例将若干个部件显示为不同的部件，但是它们可以一起组合在单个部件中或者以比示出的部件更少或更多的部件来实现。
在一个实施例中，Vref单元301包括一个或多个基准电压，这些基准电压能够通过Vref选择信号来进行选择并作为Vref提供给比较器302。在一个实施例中，Vref单元301包括模拟多路复用器，该模拟多路复用器接收Vref选择信号以在来自任意的源(例如，电压/电阻器分配器、带隙基准、外部基准等)的两个或更多基准电压之间进行选择，并且将Vref作为基准信号提供给比较器302。在一个实施例中，Vref的电压电平对应于为上拉驱动器102设置的阻抗。例如，将Vref设置为0.5V，将基准304设置为上拉驱动器102的目标阻抗。在另一个示例中，将Vref设置为对应于均衡器104的均衡器上拉部分104a的精度的另一个电压。
在一个实施例中，比较器302是差分放大器。在另一个实施例中，比较器302是多级运算放大器(OPAMP)。在一个实施例中，比较器302从Vref单元301接收基准电压Vref且从耦合在基准304和虚设上拉驱动器303之间的节点接收另一个信号。在一个实施例中，由FSM305接收比较器302的输出。在一个实施例中，比较器302的输出跳变(即，当比较器的输入基本上相等时，将其状态从低变为高或从高变为低)，向FSM305指出比较器302的输入是基本上相等的。在这样的实施例中，虚设上拉驱动器303的阻抗与基准304的阻抗基本上相等(如果将Vref设置为电源水平的一半)。
在一个实施例中，基准304是外部电阻器。在一个实施例中，基准304是高度精确的电阻器，其电阻容差为1％或更小。在一个实施例中，电阻器304的基准电阻的值用于确定阻抗代码111/110a。在一个实施例中，基准304耦合在地电源和虚设上拉驱动器303的节点306之间，其中节点306表示焊盘节点108。
在一个实施例中，FSM305包括：滤波器(例如，低通滤波器)、计数器和其它逻辑单元以产生由虚设上拉驱动器303接收的代码。在一个实施例中，滤波器(未示出)用于过滤来自比较器302的输出的毛刺。在一个实施例中，计数器(未示出)用于计算被打开/关断的上拉驱动器102的支路/段的数目。在一个实施例中，虚设上拉驱动器303与上拉驱动器102和均衡器104的均衡器上拉部分104a一致。
在一个实施例中，FSM305每次(或一起)打开或关断一个虚拟上拉驱动器(303)支路或段或晶体管，以对虚设上拉驱动器303的阻抗进行调整直到节点306(耦合在基准304和虚设上拉驱动器303之间)上的电压基本上等于Vref的电压为止。在一个实施例中，FSM305(对其而言，比较器302的输入彼此基本上相等)的最终代码111/110a被发送给上拉驱动器102或均衡器104。
在一个实施例中，训练控制单元107为Vref单元301提供Vref选择信号以选择用于产生代码111/110a的Vref。在一个实施例中，训练控制单元107选择Vref电平以确定用于上拉驱动器102的代码111。在一个实施例中，训练控制单元107选择Vref电平以确定用于均衡器104的均衡器上拉部分104a的代码110a。在一个实施例中，训练控制单元107根据参考图4所描述的方法来选择Vref电平。
图3B是根据本公开内容的一个实施例的下拉补偿单元320(例如，106)，所述下拉补偿单元320用于以精细的均衡精度对均衡器(例如，104)进行编程同时也对I/O驱动器的下拉阻抗进行补偿。应当指出，图3B中的与任意其它附图具有相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或起作用，但是不限于此。参考图1-2来描述图3B。
在一个实施例中，下拉补偿单元106/320包括：基准电压单元321、比较器322、虚设下拉驱动器323、基准(例如，基准阻抗)324、FSM325和训练控制单元107。虽然图3B中的实施例将若干个部件示出为不同的部件，但是它们可以一起组合在单个部件中或者以比示出的部件更少或更多的部件来实现。
在一个实施例中，Vref单元321包括一个或多个基准电压，这些基准电压能够通过Vref选择信号来进行选择并作为Vref提供给比较器322。在一个实施例中，Vref单元321包括模拟多路复用器，该模拟多路复用器接收Vref选择信号以在来自任意的源(例如，电压/电阻器分配器、带隙基准、外部基准等)的两个或更多基准电压之间进行选择，并且将Vref作为基准信号提供给比较器302。在一个实施例中，Vref的电压电平对应于为下拉驱动器103设置的阻抗。例如，将Vref设置为0.5V，将基准324设置为下拉驱动器103的目标阻抗。在另一个示例中，将Vref设置为对应于均衡器104的均衡器下拉部分104b的精度的另一个电压。
在一个实施例中，比较器322是差分放大器。在另一个实施例中，比较器322是多段OPAMP。在一个实施例中，比较器322从Vref单元321接收基准电压Vref且从耦合在基准324和虚设下拉驱动器323之间的节点接收另一个信号。在一个实施例中，由FSM325接收比较器322的输出。在一个实施例中，比较器322的输出跳变(即，当比较器的输入基本上相等时，将其状态从低变为高或从高变为低)，向FSM325指出比较器322的输入是基本上相等的。在这样的实施例中，虚设下拉驱动器323的阻抗与基准324的阻抗基本上相等(如果将Vref设置为电源水平的一半)。
在一个实施例中，基准324是外部电阻器。在一个实施例中，基准324是高度精确的电阻器，其电阻容差为1％或更小。在一个实施例中，电阻器324的基准电阻的值用于确定阻抗代码112/110b。在一个实施例中，基准324耦合在电源和虚设下拉驱动器323的节点326之间，其中节点326表示焊盘节点108。
在一个实施例中，FSM325包括：滤波器(例如，低通滤波器)、计数器和其它逻辑单元以产生由虚设下拉驱动器323接收的代码。在一个实施例中，滤波器(未示出)用于过滤来自比较器322的输出的毛刺。在一个实施例中，计数器(未示出)用于计算被打开/关断的虚设下拉驱动器323的支路/段的数目。在一个实施例中，虚设下拉驱动器323与下拉驱动器103和均衡器104的均衡器下拉部分104b一致。
在一个实施例中，FSM325每次(或一起)打开或关断一个虚拟下拉驱动器(323)支路或段或晶体管，以对虚设下拉驱动器323的阻抗进行调整直到节点326(耦合在基准324和虚设下拉驱动器323之间)上的电压基本上等于Vref的电压为止。在一个实施例中，FSM325(对其而言，比较器322的输入彼此基本上相等)的最终代码112/110b被发送给下拉驱动器103或均衡器104。
在一个实施例中，训练控制单元107提供Vref选择信号给Vref单元321以选择用于产生代码112/110b的Vref。在一个实施例中，训练控制单元107选择Vref电平以确定用于下拉驱动器103的代码112。在一个实施例中，训练控制单元107选择Vref电平以确定用于均衡器104的下拉部分104b的代码110b。在一个实施例中，训练控制单元107根据参考图4所描述的方法来选择Vref电平。
在一个实施例中，图3A和图3B耦合在一起，从而使用单个比较器、FSM、Vref单元和训练控制单元来减小整体电路面积。在其它的实施例中，图3A和图3B的电路是分隔开的且是不同的。
图4是根据本公开内容的一个实施例的流程图400，其示出了在保持上拉和下拉驱动器102和103的阻抗基本上恒定的同时以良好的均衡代码对均衡器进行编程的方法。应当指出，图4中的与任意其它图具有相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或起作用，但是不限于此。
虽然参考图4的流程图中的方框以特定的顺序示出，但是可以改变动作的顺序。因此，可以以不同的顺序来执行例示的实施例，并且可以并行执行某些动作/方框。参考图1-3的实施例来说明图4的流程图。图4中列出的某些方框和/或操作根据特定的实施例是任选的。呈现的方框的编号是为了清楚的目的而不是为了规定各个方框必须进行的操作的顺序。另外，可以以各种结合的方式来利用来自各个流程的操作。
为了避免使本公开内容的实施例难以理解，在解释流程图400时，一并论述图3A和图3B的实施例的操作/控制。在方框401，初始化均衡代码110a/110b。例如，初始化均衡代码110a和110b从而关断均衡器104的全部装置。在一个实施例中，初始化均衡代码110a和110b从而关断均衡器104中的除了一个装置以外的全部装置。在训练流程图400中，使用虚设或复制电路(即，驱动器200电路的复制)而不直接使用实际驱动器200和其部件。
在方框402，训练控制单元107设置Vref选择信号以从Vref单元301/321选择基准电平Vref。如在本文中所论述的，Vref电平表示用于虚设上拉驱动器303和虚设下拉驱动器323的阻抗。因此，Vref电平用于设置上拉驱动器102、下拉驱动器103、均衡器104的均衡器上拉部分104a和均衡器104的均衡器下拉部分104b的阻抗。在方框402，训练控制单元107针对上拉驱动器102的期望的(即，目标)阻抗而选择Vref电平。
在方框403，禁用虚设均衡器(即，均衡器104的复制品)。在一个实施例中，图3A-B的补偿单元300和320包括分别在虚设上拉驱动器303和虚设下拉驱动器323中的虚设均衡器部分104a和104b。在方框403，禁用补偿单元300和320中的虚设均衡部分104a和104b。在一个实施例中，在对流程图400进行训练期间，实际的驱动器200不参与训练。在一个实施例中，当处理器101打开时，使用补偿单元300和320来开始训练流程图400。在这样的实施例中，当训练流程图400完成时，代码111、110a、112和110b存储在存储介质(例如，寄存器、非易失性存储器、或易失性存储器)中并且在常规操作开始之前分配给所有的I/O。
在方框404，通过训练控制107(或FSM305/325)来将均衡代码初始设置到初始化代码(如在方框401所执行的)，并且当在流程图的执行期间再次访问方框404时将均衡代码设置为递增1(或任意预定的数目)。
在方框405，FSM305/325初始化用于虚设上拉和虚设下拉驱动器303和323的非均衡代码。例如，初始化晶体管或虚设上拉和虚设下拉驱动器303和323的支路从而使得它们某些打开而某些关断。
在方框406，用于虚设上拉和虚设下拉驱动器303和323的非均衡代码从其初始化值起递增。参考初始化代码一次打开或关断一个晶体管或虚设上拉和虚设下拉驱动器303和323的支路，从而改变(增大或减小)虚设上拉和虚设下拉驱动器303和323的阻抗。“++”项表示当再次执行(具有"++"的)方框时代码递增1。
在方框407，由比较器302和322作出分别用于虚设上拉和虚设下拉驱动器303和323的期望的阻抗是否达到的确定。如果针对虚设上拉和虚设下拉驱动器303和323的期望的(或目标)阻抗没有达到，则流程图返回到方框406并且用于虚设上拉和虚设下拉驱动器303和323的非均衡代码递增1。过程继续直到达到用于虚设上拉和虚设下拉驱动器303和323的期望的(目标)阻抗。在一个实施例中，期望的(或目标)阻抗是可编程的。
当达到用于虚设上拉和虚设下拉驱动器303和323的期望的(或目标)阻抗时，过程推进到方框408。当达到用于虚设上拉和虚设下拉驱动器303和323的期望的(或目标)阻抗时，分别针对用于上拉和下拉驱动器102和103的目标上拉和下拉阻抗而训练虚设上拉和虚设下拉驱动器303和323，即，针对用于上拉和下拉驱动器102和103的期望的目标阻抗而确定代码111和112。
在方框408，训练控制单元107将Vref(通过Vref选择)设置为与用于均衡器104的期望的均衡阻抗相对应。在方框408，启用之前被禁用的均衡器104(虚设上拉和下拉驱动器303和323部分)。方框408开始流程图400的二维循环的第二循环的过程。在第二循环中，通过启用均衡器104(虚设上拉和下拉驱动器303和323的均衡器向上部分)并且使用针对上拉和下拉驱动器102和103的阻抗而已进行训练的代码(111和112)来确定均衡器104的精度水平。
在方框409，作出期望的均衡阻抗是否达到的确定。如果确定为期望的均衡阻抗未达到，则过程推进到方框402，即，二维循环的第一循环。在方框402，通过训练控制单元107再次将Vref设置成与上拉和下拉驱动器102和103的目标阻抗相对应。再次重复在方框403至407中所解释的过程，从而在使用更新的均衡代码的同时再次确定用于上拉和下拉驱动器102和103的、匹配用于上拉和下拉驱动器102和103的目标(或期望的)阻抗的代码111和112。更新的均衡代码是递增了的均衡代码(已在方框404递增)。
在方框408，在再次确定用于上拉和下拉驱动器102和103的、匹配用于上拉和下拉驱动器102和103的目标(或期望的)阻抗的代码111和112之后，通过训练控制单元107来启用均衡器部分(虚设上拉和下拉驱动器303和323的部分)。在方框408，训练控制单元107将Vref设置成与均衡器104的目标阻抗相对应。
在方框409，比较器302和322确定是否达到了期望的均衡。过程推进回方框402直到用于均衡器部分(虚设上拉和下拉驱动器303和323的部分)的代码110a和110b达到均衡的目标精度。一旦用于均衡器部分(虚设上拉和下拉驱动器303和323的部分)的代码110a和110b达到均衡的目标精度，则过程在方框410结束。
参考图2-3的实施例，在第一循环(由图4的方框402至方框407所表示的)期间，在补偿单元105和106中使用上拉和下拉驱动器102和103的虚设的四个段和均衡器(104a和104b)的虚设的一个段，利用被禁用的均衡来训练(在图4的过程400之后)上拉驱动器102和下拉驱动器103的期望的阻抗。
在一个实施例中，上拉和下拉驱动器102和103的期望的阻抗包括均衡上拉和下拉部分104a和104b。关于“禁用均衡”通常指打开均衡上拉和下拉部分104a和104b，即，打开全部五个段以达到期望的阻抗。在一个实施例中，均衡段代码110a和110b分别与代码111和112合并且用于设置期望的阻抗。例如，组合代码112和110b以将下拉部分训练为具有36欧姆，并且组合代码111和110a以将上拉部分训练为具有36欧姆。
图4的第一循环利用恒定均衡代码以及利用被禁用的虚设上拉和下拉驱动器303和323的均衡器部分来将上拉驱动器102和下拉驱动器103的阻抗训练为期望的阻抗。例如，训练上拉驱动器102的代码111以产生用于上拉驱动器102的36欧姆阻抗。在该实施例中，当五个段(其包括均衡上拉和下拉部分104a/104b)使用相同的代码111和112时，达到20％均衡。在一个实施例中，二维流程图400以均衡代码1开始。在一个实施例中，上拉和下拉驱动器102和103的期望的阻抗包括均衡上拉和下拉部分104a和104b。
在一个实施例中，在第二循环(从图4的408至407)中，如果确定期望的均衡大于或小于20％，则均衡代码递增(在方框404因为过程从方框409推进到方框402)并且使用新的均衡代码来再次确定用于上拉和下拉驱动器102和103的阻抗。在这样的实施例中，关断均衡器上拉部分104a并且再次训练整个虚设上拉驱动器303(其包括上拉驱动器102和均衡器上拉部分104a)以达到用于上拉驱动器102的目标阻抗。在这样的实施例中，关断均衡器下拉部分104b并且再次训练整个虚设下拉驱动器323(其包括下拉部分103和均衡器下拉部分104b)以达到用于下拉驱动器103的目标阻抗。
重复过程直到达到均衡器104的均衡精度为止。在该过程期间，过程400的第一循环保持上拉和下拉驱动器102和103的阻抗基本上恒定处于其目标阻抗水平。利用(上拉和下拉驱动器102和103分别的)上拉和下拉驱动器阻抗的闭环训练以及(均衡器104的)均衡精度的闭环训练，上拉和下拉驱动器102和103的阻抗基本上保持恒定。
使上拉和下拉驱动器102和103的阻抗基本上保持恒定的一个技术效果在于均衡(即，去加重焊盘108上的信号)不会引起信号完整性问题，其中，如果在去加重焊盘108上的信号期间允许上拉和下拉驱动器102和103的阻抗发生变化的话则可能引起所述信号完整性问题。
在这个实施例中，因为均衡段代码在(图4的)第二循环中递增1，所以均衡段的阻抗是驱动器的总阻抗的分数，即，参考图2中的5段则为1/5。因此，本公开内容的实施例允许均衡器104的精度以更加精细的增量(即，更精细的精度)而被控制，同时保持上拉和下拉驱动器102和103的阻抗基本上恒定。
在一个实施例中，流程图400作为由处理器101执行的计算机可执行指令而被实现。在一个实施例中，在机器存储介质上存储计算机可执行指令。在一个实施例中，计算机可执行指令是操作系统的一部分。
图5是根据本公开内容的一个实施例的智能装置1600的系统级框图，该智能装置包括图1A的处理器或电路。应当指出，图5中的与任意其它附图具有相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来工作或起作用，但是不限于此。
图5还示出了移动装置的实施例的框图，在该移动装置中能够使用平面接口连接器。在一个实施例中，计算装置1600表示移动计算装置(例如，计算平板)，移动电话或智能电话，能够使用无线的电子阅读器，或其它的无线移动装置。应当理解，一般地示出特定的部件，而不是在装置1600中示出这样的装置的全部部件。
在一个实施例中，根据在本文中所论述的实施例，计算装置1600包括：具有图1A中的处理器101的部件的第一处理器1610和具有图1A中处理器101的部件的第二处理器1690。具有I/O驱动器的计算装置的其它方框也可以包括图1A中的处理器101的部件。本公开内容的各个实施例也可以包括1670内的网络接口(例如无线接口)，从而系统实施例可以组合到无线设备(例如，蜂窝电话或个人数字助理)中。
在一个实施例中，处理器1610可以包括一个或多个物理装置，例如，微处理器、应用处理器、微控制器、可编程逻辑装置或其它的处理装置。由处理器1610执行的处理操作包括：在其上执行应用和/或器件功能的操作平台或操作系统的执行。处理操作包括：与和个人用户或其它的装置的I/O(输入/输出)有关的操作，与电源管理有关的操作，和/或与将计算装置1600连接到另一个装置有关的操作。处理操作还可以包括：与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算装置1600包括音频子系统1620，该音频子系统1620表示硬件(例如，音频硬件和音频电路)和与提供音频功能到计算装置有关的软件(例如，驱动器、编解码器)部件。音频功能可以包括扬声器和/或耳机输出，以及麦克风输入。用于这样的功能的装置可以集成到装置1600中，或连接到计算装置1600。在一个实施例中，用户通过提供音频命令来与计算装置1600相互作用，所述音频命令由处理器1610接收和处理。
显示子系统1630表示硬件(例如，显示装置)和软件(例如，驱动器)部件，该软件部件为用户提供可视的和/或触摸显示以与计算装置相互作用。显示子系统1630包括显示接口1632，该显示接口1632包括用于提供显示给用户的特定的屏幕或硬件装置。在一个实施例中，显示接口1632包括与处理器1610分离开的逻辑以执行与显示有关的至少某些处理。在一个实施例中，显示子系统1630包括将输入和输出两者提供给用户的触摸屏(触摸板)装置。
I/O控制器1640表示硬件装置和与和用户的相互作用有关的软件部件。I/O控制器1640用于管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。另外，I/O控制器1640示出了用于与装置1600连接的附加装置的连接点，其中，用户可以通过装置1600与系统相互作用。例如，可以附加到计算装置1600的装置可能包括：麦克风装置、扬声器或立体声系统、视频系统或其它的显示装置、键盘或小键盘装置、或用于与特定应用(例如读卡器或其它装置)一起使用的其它的I/O装置。
如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630相互作用。例如，通过麦克风或其它的音频设备的输入可以为计算装置1600的一个或多个应用或功能提供输入或命令。另外，可以提供声频输出来代替显示输出，或者除了显示输出以外还提供声频输出。在另一个示例中，如果显示子系统包括触摸屏，则显示装置也用作输入设备，其可以至少部分地由I/O控制器1640进行管理。在计算装置1600上还可以具有附加的按钮或开关以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640对诸如以下的装置进行管理：加速计、照相机、光传感器或其它的环境传感器、或者可以包含在计算装置1600中的其它的硬件。输入可以是直接用户相互作用的一部分，而且提供环境输入给系统以影响其操作(例如，过滤噪音，针对亮度检测调整显示，为照相机适用闪光或其它的特征)。
在一个实施例中，计算装置1600包括电源管理1650，该电源管理1650对电池电源用法、电池的充电和与节能操作有关的特征进行管理。存储器子系统1660包括用于在装置1600中存储信息的存储器设备。存储器可以包括非易失性(如果给存储器装置的电力中断的话，状态不改变)存储器装置和/或易失性(如果给存储器装置的电力中断的话，状态是不确定的)存储器装置。存储器1660可以存储：应用数据、用户数据、音乐、照片、文件或其它的数据，以及与计算装置1600的应用和功能的执行有关的系统数据(无论是长期的还是临时的)。
实施例的元件也提供为用于存储计算机可执行指令(例如，用于实现在本文中所论述的任意其它处理的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于，闪速存储器、光盘、CD-ROM、DVDROM、RAM、EPROM、EEPROM、磁卡或光卡、或其它类型的适用于存储电子或计算机可执行指令的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如，BIOS)下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)通过数据信号的方式从远程计算机(例如，服务器)传输到请求的计算机(例如，客户端)。
连接1670包括：硬件装置(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动器、协议堆栈)，用以使计算装置1600能够与外部装置通信。装置1600可以是分离装置，例如，其它的计算装置、无线接入点或基站，以及外围设备，例如，耳机、打印机或其它的装置。
连接1670可以包括多个不同的类型的连接。为了概括，以蜂窝连接1672和无线连接1674来说明计算装置1600。蜂窝连接1672通常指通过无线载体提供的蜂窝网络连接，例如通过GSM(全球移动通信系统)或其变换或其衍生物，CDMA(码分多址)或其变换或其衍生物、TDM(时分多路复用)或其变换或其衍生物、或其它的蜂窝服务标准所提供的。无线连接1674指不是蜂窝式的无线连接，并且可以包括个人局域网(例如，蓝牙、近场等)、局域网(例如Wi-Fi)和/或广域网(例如WiMax)或其它的无线通信。
外设连接1680包括硬件接口和连接器，以及软件部件(例如，驱动器、协议堆栈)，用以实现外设连接。会理解，计算装置1600可以是其它计算装置的外围设备(“至”1682)，并具有连接到它的外围设备(“自”1684)。计算装置1600通常具有“对接(docking)”连接器，用以连接到其它计算装置，用于诸如管理(例如，下载或/或上载、改变、同步)装置1600上的内容的目的。另外，对接连接器可以允许装置1600连接到特定外围设备，其允许计算装置1600控制例如到视听或其它系统的内容输出。
除了专用对接连接器或其它专用连接硬件以外，计算装置1600可以经由公共或基于标准的连接器实现外设连接1680。公共类型可以包括通用串行总线(USB)连接器(其可以包括任意数量的不同硬件接口)、包括MiniDisplayport(MDP)的DisplayPort、高清晰度多媒体接口(HDMI)、Firewire或其它类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其它实施例”的提及表示结合实施例说明的具体特征、结构或特性包括在至少一些实施例中，但未必在全部实施例中。“实施例”、“一个实施例”或“一些实施例”的多处出现不一定全都指代相同的实施例。如果说明书表述“可以”或“可能”包括部件、特征、结构或特性，则并非必须包括该具体部件、特征、结构或特性。如果说明书或权利要求提及“一”元件，则并非表示仅存在一个元件。如果说明书或权利要求提及“一另外的”元件，则并非排除有多于一个的另外的元件的情况。
此外，在一个或多个实施例中可以以任何适合的方式组合具体特征、结构、功能或特性。例如，第一实施例都可以与第二实施例结合，只要与两个实施例相关的具体特征、结构、功能或特性不是相互排斥的。
尽管已结合其特定实施例说明了本公开内容，但按照前述的说明，这些实施例的许多替换、修改和变化对于本领域普通技术人员来说将是显而易见的。本公开内容的实施例旨在包含所有属于所附权利要求的宽泛范围中的此类替换、修改和变化。
另外，为了说明或论述的简单，以便不使本公开内容模糊不清，在呈现的附图中可以示出或不示出到集成电路(IC)芯片和其它部件的公知的电力/接地连接。此外，可以以方框图形式示出布置，以便避免使本公开内容难以理解，并且考虑到相对于这种方框图布置的实现方式的具体细节与其中要实现本公开内容的平台极为相关的事实，即这种具体细节应完全在本领域技术人员的视野中。在阐述了具体细节(例如电路)以便说明本公开内容的示例性实施例的情况下，可以无需这些具体细节或借助其变化来实践本公开内容对于本领域技术人员来说应是显而易见的。从而应将说明认为是示例性而非限制性的。
下面的示例属于进一步的实施例。这些示例中的细节可以用在一个或多个实施例中的任何地方。这里描述的设备的所有可选特征也可以针对方法或步骤执行。
例如，在一个实施例中，芯片包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；以及均衡器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。
在一个实施例中，均衡器是并行输入输出(I/O)链路的一部分。在一个实施例中，第一阻抗能够与第二阻抗的控制独立地进行控制。在一个实施例中，所述芯片进一步包括：上拉驱动器补偿单元，其用于确定用于设置所述上拉驱动器的所述第一阻抗的代码，以及用于设置上拉精度以由所述均衡器对所述信号进行去加重的代码。在一个实施例中，所述芯片进一步包括：下拉驱动器补偿单元，其用于确定用于设置所述下拉驱动器的所述第二阻抗的代码，以及用于设置下拉精度以通过所述均衡器对所述信号进行去加重的代码。在一个实施例中，当所述上拉驱动器补偿单元确定用于设置所述上拉驱动器的第一阻抗的代码时，所述均衡器被禁用。在一个实施例中，当所述下拉驱动器补偿单元确定用于设置所述上拉驱动器的第二阻抗的代码时，所述均衡器被禁用。
在一个实施例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的所述代码之前，确定用于设置所述第一阻抗和所述第二阻抗的所述代码，并且其中，用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的所述代码是能够进行编程的。在一个实施例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元用于在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之后，再次确定用于设置所述第一阻抗和所述第二阻抗的代码。
在一个实施例中，当所述均衡器处于均衡模式时用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的所述代码，与当所述均衡器处于非均衡模式时用于所述上拉精度和所述下拉精度的代码是不同的。在一个实施例中，在均衡器处于非均衡模式或均衡模式的时间段期间，第一和第二阻抗基本上恒定。在一个实施例中，所述均衡器包括：与所述节点耦合的上拉部分；以及与所述节点耦合的下拉部分，其中，所述上拉部分和下拉部分能够利用与用于控制上拉驱动器和下拉驱动器的第一阻抗和第二阻抗的控制信号不同的控制信号进行控制。
在另一个示例中，处理器包括：并行输入-输出(I/O)链路的发送器，所述发送器具有上拉驱动器、下拉驱动器、和与所述上拉驱动器以及所述下拉驱动器耦合的均衡器；以及，上拉驱动器补偿单元和下拉驱动器补偿单元，用于分别确定用于所述上拉驱动器的第一阻抗和用于所述下拉驱动器的第二阻抗的代码，其中，当所述上拉驱动器补偿单元和所述下拉驱动器补偿单元确定用于所述第一阻抗和所述第二阻抗的代码时，所述均衡器被禁用。
在一个实施例中，第一阻抗能够独立于第二阻抗的控制而进行控制。在一个实施例中，所述均衡器用于被训练以对与所述上拉驱动器、下拉驱动器和所述均衡器耦合的节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。在一个实施例中，所述上拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的上拉精度的所述代码是能够进行编程的；并且所述下拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的下拉精度的所述代码是能够进行编程的。在一个实施例中，在均衡器处于非均衡模式或均衡模式的时间段期间，第一和第二阻抗基本上恒定。
在另一个示例中，方法包括：初始化分别用于上拉驱动器和下拉驱动器的非均衡代码；将基准信号设置为与所述上拉驱动器和所述下拉驱动器的目标阻抗值相对应；递增经初始化的所述上拉驱动器和所述下拉驱动器的非均衡代码以调整所述上拉驱动器和所述下拉驱动器的阻抗；确定分别与所述上拉驱动器和所述下拉驱动器相对应的所述阻抗是否基本上等于所述目标阻抗值；将所述基准信号设置为与均衡器的均衡精度水平相对应，所述均衡器与所述上拉驱动器和所述下拉驱动器耦合；以及当确定未符合所述均衡器的所述均衡精度水平时，递增用于所述均衡器的均衡代码。在一个实施例中，当确定分别与所述上拉驱动器和所述下拉驱动器相对应的所述阻抗是否基本上等于所述目标阻抗值时，所述均衡器被禁用，并且其中，在确定分别与所述上拉驱动和所述下拉驱动器相对应的所述阻抗基本上等于所述目标阻抗值之后启用所述均衡器。
在另一个示例中，系统包括：存储器单元；处理器，其与所述存储器单元耦合，所述处理器包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；以及，均衡器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定；无线接口，用于允许所述处理器与另一个装置进行通信；以及，显示单元。
在一个实施例中，均衡器是并行输入-输出(I/O)链路的一部分。在一个实施例中，第一阻抗能够独立于第二阻抗的控制而进行控制。在一个实施例中，在均衡器处于非均衡模式或均衡模式的时间段期间，第一和第二阻抗基本上恒定。
提供了摘要以允许读者确定本技术公开内容的本质和要点。本摘要是基于其不被用来限制权利要求书的范围或含义的认识而提出的。下述权利要求在此合并入具体实施方式部分中，每个权利要求自身可以成为一个独立的实施例。

Claims (18)

1.一种具有补偿阻抗的芯片，其特征在于，包括：
上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；
下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；
均衡器，其与所述上拉驱动器和所述下拉驱动器耦合以对所述节点上驱动的信号进行去加重；
上拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码；以及
下拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码。
2.如权利要求1所述的芯片，其特征在于，所述均衡器是并行输入-输出(I/O)链路的一部分。
3.如权利要求1所述的芯片，其特征在于，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。
4.如权利要求1所述的芯片，其特征在于，
所述上拉驱动器补偿单元还用于确定用于设置所述上拉驱动器的所述第一阻抗的代码。
5.如权利要求4所述的芯片，其特征在于，
所述下拉驱动器补偿单元还用于确定用于设置所述下拉驱动器的所述第二阻抗的代码。
6.如权利要求4所述的芯片，其特征在于，当所述上拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第一阻抗的代码时，所述均衡器被禁用。
7.如权利要求5所述的芯片，其特征在于，当所述下拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第二阻抗的代码时，所述均衡器被禁用。
8.如权利要求5所述的芯片，其特征在于，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之前确定用于设置所述第一阻抗和所述第二阻抗的代码，并且其中，用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码是能够进行编程的。
9.如权利要求5所述的芯片，其特征在于，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元用于在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之后，再次确定用于设置所述第一阻抗和所述第二阻抗的代码。
10.如权利要求5所述的芯片，其特征在于，当所述均衡器处于均衡模式时用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码，与当所述均衡器处于非均衡模式时用于所述上拉精度和所述下拉精度的代码是不同的。
11.如权利要求1所述的芯片，其特征在于，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。
12.如权利要求1所述的芯片，其特征在于，所述均衡器包括：
上拉部分，其与所述节点耦合；以及
下拉部分，其与所述节点耦合，其中，所述上拉部分和下拉部分能够利用与用于控制所述上拉驱动器和所述下拉驱动器的所述第一阻抗和所述第二阻抗的控制信号不同的控制信号进行控制。
13.一种处理器，其特征在于，包括：
并行输入-输出(I/O)链路的发送器，所述发送器具有上拉驱动器、下拉驱动器、以及与所述上拉驱动器和所述下拉驱动器耦合的均衡器；以及
上拉驱动器补偿单元和下拉驱动器补偿单元，用于分别确定用于所述上拉驱动器的第一阻抗和用于所述下拉驱动器的第二阻抗的代码，
其中，当所述上拉驱动器补偿单元和所述下拉驱动器补偿单元确定用于所述第一阻抗和所述第二阻抗的代码时，所述均衡器被禁用。
14.如权利要求13所述的处理器，其特征在于，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。
15.如权利要求13所述的处理器，其特征在于，所述均衡器用于对节点上驱动的信号进行去加重，所述节点与所述上拉驱动器、下拉驱动器和所述均衡器耦合。
16.如权利要求15所述的处理器，其特征在于，
所述上拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码是能够进行编程的；并且
所述下拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码是能够进行编程的。
17.如权利要求13所述的处理器，其特征在于，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。
18.一种包含处理器的系统，其特征在于，包括：
存储器单元；
处理器，其与所述存储器单元耦合，所述处理器包括根据权利要求1-12中的任一项所述的芯片；
无线接口，其用于使所述处理器能够与另一个装置进行通信；以及
显示单元。
CN201320823088.8U 2012-12-12 2013-12-12 具有补偿阻抗的芯片、处理器以及包含处理器的系统 Expired - Fee Related CN205071039U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/712,574 US9048824B2 (en) 2012-12-12 2012-12-12 Programmable equalization with compensated impedance
US13/712,574 2012-12-12

Publications (1)

Publication Number Publication Date
CN205071039U true CN205071039U (zh) 2016-03-02

Family

ID=50880286

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201320823088.8U Expired - Fee Related CN205071039U (zh) 2012-12-12 2013-12-12 具有补偿阻抗的芯片、处理器以及包含处理器的系统

Country Status (2)

Country Link
US (2) US9048824B2 (zh)
CN (1) CN205071039U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393576A (zh) * 2016-05-11 2017-11-24 三星电子株式会社 阻抗校准电路、包括其的半导体存储器设备及其操作方法
CN107544931A (zh) * 2016-06-27 2018-01-05 新汉股份有限公司 具有pci‑e增强器的电脑系统，及其pci‑e增强器的设定方法

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9985634B2 (en) 2010-05-20 2018-05-29 Kandou Labs, S.A. Data-driven voltage regulator
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9136690B1 (en) * 2011-08-30 2015-09-15 Xilinx, Inc. Front-end circuit with electro-static discharge protection
KR102008019B1 (ko) * 2012-06-29 2019-08-06 에스케이하이닉스 주식회사 임피던스 교정회로
US9755660B2 (en) * 2013-02-15 2017-09-05 Intel Corporation Apparatus for generating digital thermometer codes
JP2014187162A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置とそのトリミング方法
WO2014172377A1 (en) 2013-04-16 2014-10-23 Kandou Labs, S.A. Methods and systems for high bandwidth communications interface
EP2997704B1 (en) 2013-06-25 2020-12-16 Kandou Labs S.A. Vector signaling with reduced receiver complexity
KR102185284B1 (ko) * 2013-12-12 2020-12-01 삼성전자 주식회사 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
JP6317474B2 (ja) 2014-02-02 2018-04-25 カンドウ ラボズ ソシエテ アノニム 制約ｉｓｉ比を用いる低電力チップ間通信の方法および装置
EP3111607B1 (en) 2014-02-28 2020-04-08 Kandou Labs SA Clock-embedded vector signaling codes
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
EP3138253A4 (en) 2014-07-10 2018-01-10 Kandou Labs S.A. Vector signaling codes with increased signal to noise characteristics
US9432082B2 (en) 2014-07-17 2016-08-30 Kandou Labs, S.A. Bus reversable orthogonal differential vector signaling codes
CN106664272B (zh) 2014-07-21 2020-03-27 康杜实验室公司 从多点通信信道接收数据的方法和装置
WO2016019384A1 (en) 2014-08-01 2016-02-04 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US9369128B1 (en) * 2014-08-15 2016-06-14 Altera Corporation Circuits and methods for impedance calibration
US9490805B2 (en) * 2014-09-02 2016-11-08 Integrated Device Technology, Inc. Low power driver with programmable output impedance
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
US9419588B1 (en) 2015-02-21 2016-08-16 Integrated Device Technology, Inc. Output driver having output impedance adaptable to supply voltage and method of use
US9621160B2 (en) * 2015-03-05 2017-04-11 Micron Technology, Inc. Circuits for impedance adjustment having multiple termination devices with switchable resistances and methods of adjusting impedance
US9912498B2 (en) * 2015-03-05 2018-03-06 Micron Technology, Inc. Testing impedance adjustment
US9484916B1 (en) * 2015-03-16 2016-11-01 Altera Corporation Adaptive on-chip termination circuitry
US9614703B2 (en) * 2015-03-30 2017-04-04 Qualcomm Incorporated Circuits and methods providing high-speed data link with equalizer
US9407268B1 (en) 2015-04-29 2016-08-02 Integrated Device Technology, Inc. Low voltage differential signaling (LVDS) driver with differential output signal amplitude regulation
KR102372931B1 (ko) 2015-06-26 2022-03-11 칸도우 랩스 에스에이 고속 통신 시스템
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
WO2017132292A1 (en) 2016-01-25 2017-08-03 Kandou Labs, S.A. Voltage sampler driver with enhanced high-frequency gain
CN115085727A (zh) 2016-04-22 2022-09-20 康杜实验室公司 高性能锁相环
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
WO2017185070A1 (en) 2016-04-22 2017-10-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US10333741B2 (en) 2016-04-28 2019-06-25 Kandou Labs, S.A. Vector signaling codes for densely-routed wire groups
US10056903B2 (en) 2016-04-28 2018-08-21 Kandou Labs, S.A. Low power multilevel driver
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
JP2017216611A (ja) * 2016-06-01 2017-12-07 マイクロン テクノロジー， インク． 半導体装置
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10355690B2 (en) * 2016-09-28 2019-07-16 Intel Corporation High speed driver with adaptive termination impedance
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US9843324B1 (en) * 2016-11-10 2017-12-12 Qualcomm Incorporated Voltage-mode SerDes with self-calibration
KR102380216B1 (ko) 2016-11-29 2022-03-28 블랙모어 센서스 앤드 애널리틱스, 엘엘씨 포인트 클라우드 데이터 세트에서 객체의 분류를 위한 방법 및 시스템
KR102254466B1 (ko) 2016-11-30 2021-05-20 블랙모어 센서스 앤드 애널리틱스, 엘엘씨 광학 거리 측정 시스템을 이용한 자동적인 실시간 적응형 스캐닝 방법과 시스템
EP3548926B1 (en) 2016-11-30 2024-05-29 Aurora Operations, Inc. Method and system for adaptive scanning with optical ranging systems
JP2019537012A (ja) 2016-11-30 2019-12-19 ブラックモア センサーズ アンド アナリティクス インク． ドップラー検出および光チャープ距離検出のドップラー補正のための方法およびシステム
US10422880B2 (en) 2017-02-03 2019-09-24 Blackmore Sensors and Analytics Inc. Method and system for doppler detection and doppler correction of optical phase-encoded range detection
US9948300B1 (en) * 2017-03-20 2018-04-17 Micron Technology, Inc. Apparatuses and methods for partial bit de-emphasis
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10401495B2 (en) 2017-07-10 2019-09-03 Blackmore Sensors and Analytics Inc. Method and system for time separated quadrature detection of doppler effects in optical range measurements
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10496583B2 (en) 2017-09-07 2019-12-03 Kandou Labs, S.A. Low power multilevel driver for generating wire signals according to summations of a plurality of weighted analog signal components having wire-specific sub-channel weights
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US10128842B1 (en) 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
WO2019209727A1 (en) 2018-04-23 2019-10-31 Blackmore Sensors and Analytics Inc. Method and system for controlling autonomous vehicle using coherent range doppler optical sensors
US11822010B2 (en) 2019-01-04 2023-11-21 Blackmore Sensors & Analytics, Llc LIDAR system
US11137785B2 (en) 2020-02-11 2021-10-05 Taiwan Semiconductor Manufacturing Company Limited On-chip power regulation system for MRAM operation
KR20220019321A (ko) * 2020-08-10 2022-02-17 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US11587598B2 (en) * 2020-09-09 2023-02-21 Samsung Electronics Co., Ltd. Memory device for generating pulse amplitude modulation-based DQ signal and memory system including the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2305082B (en) * 1995-09-06 1999-10-06 At & T Corp Wave shaping transmit circuit
KR100506976B1 (ko) * 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
US7126378B2 (en) * 2003-12-17 2006-10-24 Rambus, Inc. High speed signaling system with adaptive transmit pre-emphasis
JP4428504B2 (ja) * 2003-04-23 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP4201128B2 (ja) * 2003-07-15 2008-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
US7005903B2 (en) 2003-12-02 2006-02-28 Intel Corporation Output buffer with adjustment of signal transitions
US20050127967A1 (en) * 2003-12-10 2005-06-16 Allen Andrew R. Method and apparatus for controlling slew
US7215144B2 (en) * 2004-05-20 2007-05-08 International Business Machines Corporation Pre-emphasis driver with constant impedance
US7148725B1 (en) 2004-06-04 2006-12-12 Intel Corporation Voltage clamp
US7295618B2 (en) * 2004-06-16 2007-11-13 International Business Machines Corporation Automatic adaptive equalization method and system for high-speed serial transmission link
US20060066350A1 (en) * 2004-09-27 2006-03-30 Chen Fred F Equalizing driver circuit and method of operating same
US7227382B1 (en) * 2005-02-01 2007-06-05 Advanced Micro Devices, Inc. Transmit based equalization using a voltage mode driver
JP2007036848A (ja) * 2005-07-28 2007-02-08 Ricoh Co Ltd ドライバ回路
US7307447B2 (en) * 2005-10-27 2007-12-11 International Business Machines Corporation Self series terminated serial link transmitter having segmentation for amplitude, pre-emphasis, and slew rate control and voltage regulation for amplitude accuracy and high voltage protection
US7446558B2 (en) * 2006-09-29 2008-11-04 Mediatek Inc. High speed IO buffer
US7579861B2 (en) * 2006-10-02 2009-08-25 Hynix Semiconductor Inc. Impedance-controlled pseudo-open drain output driver circuit and method for driving the same
US7692447B2 (en) * 2007-05-18 2010-04-06 International Business Machines Corporation Driver circuit
US20090167368A1 (en) 2007-12-27 2009-07-02 Chan Hong H Pre-driver circuit having a post-boost circuit
US7646215B2 (en) * 2008-03-24 2010-01-12 Sony Corporation Efficient method for implementing programmable impedance output drivers and programmable input on die termination on a bi-directional data bus
JP2009246725A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp インピーダンスの調整が可能な出力バッファを備えた半導体装置
KR20090121470A (ko) * 2008-05-22 2009-11-26 주식회사 하이닉스반도체 임피던스 교정 회로를 포함하는 반도체 메모리 장치
JP2010171781A (ja) * 2009-01-23 2010-08-05 Renesas Electronics Corp インピーダンス調整回路
KR101639762B1 (ko) * 2009-02-02 2016-07-14 삼성전자주식회사 출력 버퍼 회로 및 이를 포함하는 집적 회로
US9608630B2 (en) * 2009-05-06 2017-03-28 Micron Technology, Inc. Reference voltage circuits and on-die termination circuits, methods for updating the same, and methods for tracking supply, temperature, and/or process variation
KR101642831B1 (ko) * 2009-07-31 2016-07-26 삼성전자주식회사 등화기 및 이를 구비하는 반도체 메모리 장치
JP2011101266A (ja) * 2009-11-06 2011-05-19 Elpida Memory Inc 半導体装置及び情報処理システム
KR101045071B1 (ko) * 2009-11-30 2011-06-29 주식회사 하이닉스반도체 데이터 출력회로
JP5587135B2 (ja) * 2010-10-28 2014-09-10 ルネサスエレクトロニクス株式会社 無線通信用半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393576A (zh) * 2016-05-11 2017-11-24 三星电子株式会社 阻抗校准电路、包括其的半导体存储器设备及其操作方法
CN107393576B (zh) * 2016-05-11 2020-10-23 三星电子株式会社 阻抗校准电路、包括其的半导体存储器设备及其操作方法
CN107544931A (zh) * 2016-06-27 2018-01-05 新汉股份有限公司 具有pci‑e增强器的电脑系统，及其pci‑e增强器的设定方法
CN107544931B (zh) * 2016-06-27 2020-05-26 新汉股份有限公司 具有pci-e增强器的电脑系统，及其pci-e增强器的设定方法

Also Published As

Publication number Publication date
US20150270838A1 (en) 2015-09-24
US9048824B2 (en) 2015-06-02
US20140159769A1 (en) 2014-06-12

Similar Documents

Publication Publication Date Title
CN205071039U (zh) 具有补偿阻抗的芯片、处理器以及包含处理器的系统
CN105119609B (zh) 可重配置发射机
CN203733021U (zh) 稳压器及包括稳压器的系统
US9024665B2 (en) Transmitter with voltage and current mode drivers
US9152257B2 (en) Low swing voltage mode driver
US9552006B1 (en) Wideband low dropout voltage regulator with power supply rejection boost
CN107066069A (zh) 多电压识别（vid）功率架构、数字可合成低压差调节器及用于改善功率门可靠性的装置
CN105247827A (zh) 低功率均衡器及其训练
CN110383202A (zh) 可编程电源发生器
CN105917285A (zh) 与数字功率门驱动器集成的低压差电压调节器
CN105874404A (zh) 具有自适应增益的数字可综合低压差调节器
CN107004436A (zh) 用于提升源线电压以减少电阻式存储器中的泄漏的设备
CN107077446A (zh) 具有可编程的端接级别的动态总线反转
CN107077302A (zh) 可调整低摆动存储器接口
CN104715790A (zh) 用于耐高电压驱动器的装置
CN203444382U (zh) 低阻抗参考电压发生装置和系统
CN105247436A (zh) 具有前馈和反馈控制的电压调节器
US20180091333A1 (en) Apparatus and method for transmitting data signal based on various transmission modes
US8909959B2 (en) Voltage adjustment circuit for storage media
US20160134276A1 (en) Switch circuit for voltage
CN103430453A (zh) 耐高电压差动接收器
CN205302264U (zh) 一种程序下载器
CN104954005B (zh) 半导体装置的数据输出电路
CN108370237B (zh) 减轻放大器噼噗噪声
US20200091715A1 (en) Electronic circuit for outputting voltage based on a plurality of input voltages

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160302

Termination date: 20171212