CN105119609B - 可重配置发射机 - Google Patents

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Abstract

本发明描述了一种可重配置发射机，所述可重配置发射机包括：第一焊盘；第二焊盘；第一单端驱动器，所述第一单端驱动器耦合到所述第一焊盘；第二单端驱动器，所述第二单端驱动器耦合到所述第二焊盘；差分驱动器，所述差分驱动器耦合到所述第一焊盘和所述第二焊盘；以及逻辑单元，所述逻辑单元用以启用所述第一单端驱动器和所述第二单端驱动器，或用以启用所述差分驱动器。

Description

可重配置发射机
背景技术
现今的高速数字系统中存在范围广泛的存储器配置，以便满足特定平台的带宽、功率、容量、以及成本约束。例如，期望基于DDR4(双倍数据速率IV)和GDDR5(图形双倍数据速率V)的收发机满足服务器、客户端、制图、以及移动平台的需要。I/O(输入-输出)接口可以需要另外的面积和电路，以便结合单向数据传输来支持双向数据传输。
例如，当前DDR I/O驱动器主要被实现为具有无源线性化电阻器的单向推/拉器件。由于无源电阻器变化和低电阻密度，所述无源线性化电阻器增加了DDR I/O驱动器的显著面积(significant area)、焊盘电容、以及金属布线复杂度。电压模式驱动器的电源调节依赖于一定量的管芯上去耦合电容器。这也占用显著面积。使用相同I/O驱动器支持包括单向I/O接口和双向I/O接口的各个I/O标准可以导致大且复杂的设计。
附图说明
根据以下给出的具体实施方式并且根据本公开内容的各个实施例的附图将更充分地理解本公开内容的实施例，然而，附图不应将本公开内容限于具体实施例，而仅用于解释和理解。
图1示出了根据本公开内容的一个实施例的使用双模收发机的计算系统。
图2示出了根据本公开内容的一个实施例的双模收发机的框级架构。
图3示出了根据本公开内容的一个实施例的双模收发机的电路级架构。
图4示出了根据本公开内容的一个实施例的具有发射机2-抽头均衡控制和电流补偿的双模收发机的电路级架构。
图5A示出了根据本公开内容的一个实施例的具有DC耦合的差分驱动器配置的发射机和接收机模式。
图5B示出了根据本公开内容的一个实施例的具有AC耦合的差分驱动器配置的发射机和接收机模式。
图6是根据本公开内容的一个实施例的具有双模收发机的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
一些实施例描述了满足许多存储器接口(诸如DDR4、GDDR5、以及高速差分信号传输接口)的信号传输规范的双模收发机。在这里，双模指能够以单端大摆幅电压模式信号传输和差分低摆幅电压模式信号传输来操作的收发机。由于在通道损失、I/O电路架构、功率消耗要求以及系统级应用方面的各种的电信号传输特性，所述单端大摆幅信号传输适合于当前DDR4和GDDR5规范(下文被称为DDR模式)。对于在高速操作(例如，16Gb/s高速数据链路)时，所述差分低摆幅信号传输可以是更节能的。所述高速模式在下文被称为HSD模式。
在将来，具有高速串行I/O增强的差分信号传输将可能针对后DDR4和将来经缓冲的存储器解决方案继续I/O性能缩放。可满足所有这些存储器标准的信号传输要求的统一的存储器接口提供数个益处：降低的成本和设计时间、较大平台设计灵活性、以及从DDR4/GDDR5到高速差分存储器接口的更平滑转变。总体上，趋势是具有统一的收发机设计，以便支持若干存储器规范、遗留兼容性、以及性能可缩放性。
为了达到这些目的，I/O设计者必须克服数个信号传输规范中的显著差异、简化高电压容差技术并且使面积和由于可重配置性而引起的通道损失开销最小化。面积开销对于支持不同发射机输出摆幅、不同通道均衡、以及双向数据传输能力可能是显著的。当前，DDR驱动器主要由具有无源线性化电阻器的推/拉器件来实现。由于其高工艺变化和低电阻面积密度的性质，无源电阻器实施方式增加了硅面积、焊盘电容以及金属布线复杂度。同样，低摆幅高速电压模式驱动器可以需要一定量的管芯上去耦合电容器，以用于电源调节。
为了解决这些问题和其它问题，描述了可以以单向或双向模式操作的双模收发机的一些实施例。一些实施例仅仅使用薄栅极氧化物器件，同时向暴露至较高电源(即，高于由工艺技术节点支持的标称电源电平的电源电平)的器件提供电气过应力保护。一些实施例在驱动器中仅仅使用有源器件，即不使用无源线性化电阻器。取决于驱动的模式，一些实施例使用不同阶的预加强(均衡)。一些实施例使用电流补偿方案来降低电容器尺寸。
在一个实施例中，双模收发机可操作用于支持非同时双向数据传输。在这里，非同时双向数据传输指数据传输线路的端子中的任一个端子被指定为发射机并且然后另一端子将相应地是接收机，但是两个端子不可同时是发射机(或接收机)。
在一个实施例中，将对称后光标和前光标高速差分发射机数据路径分成两个单独的单端大摆幅后光标数据路径。例如，两个单独的单端数据路径是DDR顺从性数据路径(例如，3.2Gb/s 1.2V DDR4顺从性数据路径，或6.4Gb/s 1.5V GDDR5顺从性数据路径)，而高速差分数据路径(例如，25Gb/s 1V数据路径)是低摆幅差分数据路径。在一个实施例中，在接收机模式中，对发射机驱动器上推、下拉以及均衡开关器件进行偏置，使得通过打开/关闭驱动器引脚，所述发射机驱动器可以被配置为接收机终端和共模偏置生成器。
在一个实施例中，面积密集型无源电阻器被去除并且以互补型p-类型和n-类型二极管/三极管操作区器件的并联组合(相比于无源电阻器，其以较小面积实现了大摆幅和管芯上终端线性度)来替换。在一个实施例中，通过注入来自电源的数据依赖的电流来取消发射机摆幅控制调节器上的高频驱动器电流变化。
为了支持双模可重配置性并且降低由于此可重配置性特征引起的面积和功率开销，双模收发机的一些实施例具有共同的时钟电路、发射机均衡控制逻辑、串行化器、以及调节器，以便最大化电路再使用。在一个实施例中，双模收发机具有独立的发射机预驱动器、驱动器、以及接收机前端，以便满足DDR模式与HSD模式之间的显著信号传输差异。在一个实施例中，两个完全相同的均衡控制逻辑被提供为具有共同的数据流输入，使得可以设置两个均衡控制逻辑中的一个均衡控制逻辑以便生成光标/后光标信号，并且可以设置两个均衡控制逻辑中的另一个均衡控制逻辑以便生成光标/前光标信号。在一个实施例中，将这些均衡控制逻辑的输出(其为光标、后光标以及前光标信号)分配到HSD模式驱动器(例如，32-引脚HSD模式驱动器)，以用于多抽头(例如，3-抽头)线性均衡。在一个实施例中，HSD模式发射机针对其低摆幅电压模式驱动器摆幅控制和电源调节使用调节器。在一个实施例中，此调节器直接使用数字发射机电路电源并且在周围提供高电源噪声抑制比(例如，20dBPSRR)。
在一个实施例中，两个均衡控制逻辑具有相同的设置，以便生成用于较低抽头(例如，2-抽头)均衡的光标/后光标信号。在一个这种实施例中，至两个均衡控制逻辑的输入数据流是单独的数据流。在一个实施例中，将两个均衡控制逻辑的输出分配到其自己的DDR模式驱动器(例如，64-引脚DDR模式驱动器)。在这种实施例中，将整个发射机数据路径分成两个完全相同的数据路径，所述两个完全相同的数据路径承载用于两个单独的单端2-抽头DDR模式数据传输的两个独立的数据流。在一个实施例中，在DDR模式中，调节器被配置为用于高电压容差的VSSHI生成器，以便支持两个独立的DDR驱动器的高电压电源VDDQ(在这里也被称为第一电源)。
在一个实施例中，HSD模式驱动器包括数个完全相同的单元引脚(例如，32个完全相同的引脚)。在一个实施例中，每一个引脚完全是NMOS推-拉差分低摆幅电压模式驱动器。在一个实施例中，NMOS均衡开关被安置在每一驱动器引脚的互补型差分输出之间。在发射机模式中，可以通过将光标、后光标以及前光标信号适当分配到全部32个单元驱动器引脚来实现发射机终端控制和3-抽头差分均衡器(应当注意的是，差分均衡可以消除驱动器中的重复电流消耗，以便提高功率效率，但是其可能需要高速逻辑来驱动均衡开关和推-拉器件)。在一个实施例中，推-拉器件和均衡开关器件两者都是发射机终端的部分。在一个实施例中，可以打开差分驱动器中的均衡开关器件，以作为在接收机模式中的差分接收机终端。在一个实施例中，借助AC耦合通道，可以打开差分驱动器中的几个推-拉器件，以便支持接收机共模电压生成。
在某些工艺、温度以及电源电压条件下，HSD模式发射机可以使用用于提供发射机终端(例如，50Ohm发射机终端)而待被打开的驱动器单元的的‘N’个引脚(例如，小于或等于32)。如果这些‘N’个引脚中的‘a’数目个引脚受到后光标信号的控制，并且‘N’个引脚中的‘b’数目个引脚受到前光标信号的控制，则引脚中的N-a-b数目个引脚受到光标信号的控制。后光标均衡系数‘α’是0.5·a/N，并且前光标均衡系数‘β’是0.5·b/N。在HDS模式发射机中，终端和均衡控制分辨率分别是log2(N)和log2(2N)。在一个实施例中，包括复用器、AND门以及XNOR门的均衡控制逻辑由类似的共源共栅CMOS逻辑合并和实现，以便匹配门延迟并且降低串行化器的输入处的定时变化。
HSD模式驱动器电流消耗可以是数据依赖的并且与均衡系数设置有关。此数据依赖的驱动器电流可以在差分驱动器电源下呈现高频自感应噪声，所述高频自感应噪声为调节器输出。调节器可以依赖于巨大的去耦合电容器，以便降低此自感应噪声的影响。在一个实施例中，采用数据依赖的电流补偿方案来减轻HSD模式摆幅控制调节器上的高频驱动器电流变化的问题。由于每当均衡开关输入切换时都发生电流变化(ΔI)并且变化幅度与均衡系数成比例，所以在一个实施例中，再使用均衡开关输入信号来启用每一个驱动器引脚中的电流路径。在一个实施例中，补偿方案通过减轻调节器负载中的高频电流变化能够实现显著的调节器输出电容器降低。
在一个实施例中，DDR模式大摆幅驱动器完全由薄栅极氧化物器件来实现。在这种实施例中，全有源DDR模式大摆幅驱动器在不使用面积密集型无源电阻器的情况下使用互补型P/N、二极管/三极管区器件的并联组合来实现驱动器/管芯上终端(ODT)线性度。在一个实施例中，互补型有源电阻器可以在宽广电压范围(例如，VDDQ DDR4输出摆幅范围的50％至95％)上实现非常低的电阻变化(例如，小于±10％电阻变化)。DDR模式发射机可以使用用于提供发射机终端(例如，50Ohm发射机终端)而待被打开的驱动器单元的‘N’个引脚(例如，小于或等于64)。在DDR模式发射机中，终端和均衡控制分辨率都为log2(N)。
在一个实施例中，互补型有源电阻器和共源共栅三极管区器件的组合在DDR模式与HSD模式之间没有任何额外电源或偏置电压重构的情况下还能够实现高电压容差(HVT)。在一个实施例中，仅仅使用薄栅极氧化物器件来使预驱动器共源共栅和电平位移也能够实现高电压容差。在一个实例中，借助独立的64-引脚上推(PU)和下拉(PD)阻抗控制，每一个单端DDR模式驱动器可以满足针对推/拉阻抗匹配、分辨率以及范围要求的DDR4规范。通过消除无源电阻器，一些实施例可以显著地降低由于电阻器工艺变化和低电阻密度引起的面积开销。例如，在22nm CMOS工艺中，DDR模式驱动器面积效率提高相对于使用线性化电阻器的设计好2倍(2x)。在一个实施例中，HSD模式摆幅控制调节器被配置为针对在DDR模式中用于HVT的电平位移器(LS)的VSSHI(＝VDDQ-1V)生成器。
在下面的描述中，讨论了许多细节，以便提供对本公开内容的实施例的更彻底的解释。然而，对于本领域的技术人员将显而易见的是，本公开内容的实施例可在没有这些具体细节的情况下得以实施。在其它情形中，以框图形式(而不是详细地)示出了已知结构和器件，以便避免模糊本公开内容的实施例。
应当注意的是，在实施例的相对应的附图中，借助线条表示信号。一些线条可以较粗以便指示更多组成信号路径，和/或在一端或多端具有箭头以便指示主要的信息流动方向。这种指示不旨在为限制性的。相反，线条结合一个或多个示范性实施例使用，以便促进对电路或逻辑单元的更容易的理解。如由设计需要或偏好所指示的任一个所表示的信号可以实际上包括可以按任一方向行进并且可以借助任何合适类型的信号方案来实现的一个或多个信号。
遍及说明书并且在权利要求书中，术语“连接”意指所连接的物件之间的直接电连接，而无任何中间器件。术语“耦合”意指所连接的物件之间的直接电连接或通过一个或多个无源或有源中间器件的间接连接。术语“电路”意指被布置彼此合作以便提供期望的功能的一个或多个无源和/或有源组件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“所述”的意思包括复数引用。“在……中”的意思包括“在……中”和“在……上”。
术语“缩放”通常指将设计(原理图和版图)从一种工艺技术转换成另一种工艺技术。术语“缩放”通常还指减小相同技术节点内版图和器件的尺寸。术语“缩放”还可以指相对于另一个参数(例如，电源电平)调整(例如，减慢)信号频率。术语“大致上”、“接近”、“近似”、“近似于”和“大约”通常指在目标值的+/-20％内。
除非另外规定，使用“第一”、“第二”以及“第三”等序数形容词来描述共同对象仅仅指示正在参考相似对象的不同情形，而不旨在暗示如此描述的对象必须按给定的顺序，无论是在时间上、空间上、在排序上还是以任何其它方式。
为了实施例，晶体管是金属氧化物半导体(MOS)晶体管，金属氧化物半导体(MOS)晶体管包括漏极、源级、栅极以及体端子。晶体管还包括三栅极晶体管和FinFET晶体管、环绕式栅极圆柱形晶体管或如碳纳米管或自旋电子器件的实现晶体管功能的其它器件。源极和漏极端子可以是完全相同的端子，并且在本文中可互换地使用。本领域技术人员将意识到的是，可以使用例如双极结型晶体管—BJT PNP/NPN、BiCMOS、CMOS、eFET等的其它晶体管，而不脱离本公开内容的范围。术语“MN”指示n-类型晶体管(例如，NMOS、NPN BJT等)，并且术语“MP”指示p-类型晶体管(例如，PMOS、PNP BJT等)。
图1示出了根据本公开内容的一个实施例的使用了双模收发机的计算系统100。在一个实施例中，计算系统100包括各自分别具有双模收发机102和104的处理器/存储器101和处理器/存储器103、传输线路(TL)(即，TL1和TL2)。在一个实施例，双模收发机102包括耦合到TL1的第一焊盘；以及耦合到TL2的第二焊盘。在一个实施例中，双模收发机102包括耦合到第一焊盘的第一单端驱动器(例如，DDR4或GDDR5顺从性驱动器)；以及耦合到第二焊盘的第二单端驱动器(例如，另一个DDR4或GDDR5顺从性驱动器)。在一个实施例中，双模收发机包括耦合到第一焊盘和第二焊盘的用于差分信号传输的差分驱动器(例如，具有高于16Gb/s的数据传输速度的差分驱动器)；以及用以启用用于差分预驱动器/驱动器的整个数据路径或将数据路径分成用于第一独立单端预驱动器/驱动器和第二独立单端预驱动器/驱动器的两个数据路径的逻辑单元。
图2示出了根据本公开内容的一个实施例的双模收发机102的框级架构200。应当指出的是，图2中具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
在一个实施例中，架构200包括双模TX(发射机)201、双模RX(接收机)202、以及时钟单元。在一个实施例中，双模TX 201包括第一焊盘和第二焊盘、第一单端预驱动器/驱动器(例如，DDR4或GDDR5顺从性驱动器)、第二单端预驱动器/驱动器(例如，另一个DDR4或GDDR5顺从性驱动器)、差分预驱动器/驱动器(例如，高速低摆幅驱动器)、调节器、单端-至-差分1(S2D 1)、均衡器复用器1(EQ MUX 1)、逻辑1、串行化器1、S2D 2、EQ MUX 2、逻辑2、串行化器2、数据生成器1、数据生成器2、以及TX时钟(CLK)缓冲器。
在一个实施例中，双模收发机200包括：第一电源节点，其用以向该第一单端预驱动器/驱动器和第二单端预驱动器/驱动器提供第一电源VDDQ(例如，1.2V或1.5V)；以及第二电源节点，其用以向除了第一单端预驱动器/驱动器和第二单端预驱动器/驱动器以及差分驱动器之外的整个收发机提供第二电源VCC(例如，1V)，其中，第一电源的电压电平(例如，针对DDR4的1.2V和针对GDDR5的1.5V)高于第二电源的电压电平(例如，1V)。
在一个实施例中，双模收发机200还包括调节器，所述调节器可以被配置为向差分驱动器电源节点(即，第三电源节点)VS提供来自第二电源节点VCC的经调节的电流，或提供来自第一电源VDDQ的用于高电压容差的偏置电压VSSHI。在一个实施例中，双模收发机200根据均衡数据的逻辑电平再使用现有的逻辑控制，以便启用从第二电源VCC到调节器输出VS(其为差分驱动器电源节点)的电流路径。在这种实施例中，通过向差分驱动器电源VS(在这里也被称为第三电源)注入数据依赖的电流来取消发射机摆幅控制调节器上的高频数据依赖的驱动器电流变化。此电流补偿方案可以容许去耦合电容器的尺寸降低。
在一个实施例中，当启用第一单端预驱动器/驱动器和第二单端预驱动器/驱动器时，禁用差分预驱动器/驱动器(即三态)。在这里，虚线信号路径是当启用第一单端预驱动器/驱动器和第二单端预驱动器/驱动器时的路径(即，第二模式信号路径)，而实线信号路径是当启用差分预驱动器/驱动器时的路径(即，第一模式信号路径)。在这种实施例中，第一单端预驱动器/驱动器和第二单端预驱动器/驱动器驱动第一焊盘和第二焊盘上的相应的信号OUTP和OUTN。在一个实施例中，当启用第一单端预驱动器/驱动器和第二单端预驱动器/驱动器时，来自数据生成器1的数据1和来自数据生成器2的数据2分别被提供作为第一单端预驱动器/驱动器和第二单端预驱动器/驱动器的输入。在一个实施例中，S2D 1、EQMUX 1、以及逻辑1将2-抽头预加强均衡(即，单个姿态光标(pose-cursor))应用于数据1，以便向第一单端预驱动器/驱动器提供D1(n)和D1(n-1)数据流，其中，‘n’是整数。在这种实施例中，S2D 2、EQ MUX 2、以及逻辑2将2-抽头预加强均衡(即，单个姿态光标)应用于数据2，以便向第二单端预驱动器/驱动器提供D2(n)和D2(n-1)数据流，其中，‘n’是整数。
在一个实施例中，当启用差分预驱动器/驱动器时，禁用第一单端预驱动器/驱动器和第二单端预驱动器/驱动器。在此实施例中，采用实线数据路径替代虚线信号路径。在这种实施例中，禁用数据生成器2，并且数据生成器1用于为S2D、EX MUX以及逻辑单元1和S2D、EX MUX以及逻辑单元2提供差分数据(DData)。在一个实施例中，由S2D 1、EX MUX 1以及逻辑单元1和S2D 2、EX MUX 2以及逻辑单元2针对数据执行较高阶预加强均衡，以便驱动差分预驱动器/驱动器。例如，EQ MUX 1和S2D 1逻辑单元1和EQ MUX 2和S2D 2逻辑单元2利用差分均衡来应用3-抽头预加强(即，一个前光标和一个后光标)。在此实施例中，串行化器1向差分预驱动器/驱动器提供作为第一输入的经串行化的输出D(n)和D(n-1)，而串行化器2向差分预驱动器/驱动器提供作为第二输入的经串行化的输出D(n)和D(n+1)。
在一个实施例中，第一单端预驱动器/驱动器和第二单端预驱动器/驱动器在第一电源VDDQ下操作，而差分预驱动器和电路的剩余部分在第二电源VCC上操作，其中，第一电源具有高于第二电源的电压电平的电压电平。在这种实施例中，第一单端驱动器和第二单端驱动器输出比差分驱动器的信号摆幅更高的摆幅信号。在一个实施例中，调节器分别为差分驱动器和单端预驱动器/驱动器提供经调节的电压VS和VSSHI。在一个实施例中，当禁用差分驱动器时，其晶体管中的一些晶体管经VSSHI偏置，以便免受来自第一电源的电气过应力(EOS)。在一个实施例中，当禁用第一单端预驱动器/驱动器和第二单端预驱动器/驱动器时，其晶体管中的一些晶体管经VSSHI偏置，以便使其免受来自第一电源的潜在EOS。
在一个实施例中，时钟单元提供发射机时钟(TX CLK)和接收机时钟(RX CLK)。在一个实施例中，时钟单元包括锁相环(PLL)、延迟锁定环(DLL)、倍频器(Mult.)、以及相位插值器(PI)(例如，四个PI)。在一个实施例中，PLL是LC-PLL(电感器-电容器PLL)。在其它实施例中，可以使用其它类型的PLL。在一个实施例中，来自倍频器的输出是发射机的时钟源，并且每一个PI生成针对其相对应的接收机的时钟信号。在此例子中，四条巷道被示出为巷道[0]至巷道[3]。每一个巷道包括双模收发机。在这里，双模TX 201和双模RX 202在巷道[0]中。标记为“TX CLK”和“RX CLK”的框包括向其相应的发射机和接收机提供Tclk和Rclk的占空比校正和时钟缓冲器。双模RX 202包括从TL1和TL2接收数据并且生成用于下游处理的Rdata双模接收机。
图3示出了根据本公开内容的一个实施例的双模发射机驱动器的电路级架构300。应当指出的是，图3中具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
在一个实施例中，架构300中的所有晶体管都是薄栅极氧化物晶体管。在一个实施例中，通过使器件共源共栅并且提供适当的栅极偏置以限制晶体管的栅极、源极、以及漏极中的任何两个端子之间的电压差来实现高电压容差。在一个实施例中，仅仅使用有源器件实现终端，以便降低面积和焊盘电容。在这里，差分驱动器中的上推、下拉以及均衡开关NMOS器件示出了用于小摆幅差分发射机模式的终端电路。第一上推(PU)和第一下拉(PD)驱动器示出了用于大摆幅单端发射机模式的终端电路。在此例子中，示出了第一PU预驱动器、第一PD预驱动器、第一PU驱动器、以及第一PD驱动器的64个单元引脚；并且示出了差分驱动器的32个单元引脚。图3中标记为“信号1/信号2”(例如，VDDQ/DPU)的信号指分别当启用差分驱动器时和当启用第一单端驱动器和第二单端驱动器时所提供的信号。例如，当启用差分驱动器时，则向器件提供信号1，以及当启用第一单端驱动器和第二单端驱动器时，则向器件提供信号2。
在一个实施例中，第一PU驱动器包括p-类型器件MP1、MP2、MP3、以及MP4；以及n-类型器件MNN1。在一个实施例中，MP1、MP3、以及MNN1串联耦合，使得MP1的源极端子耦合到第一电源VDDQ，而MNN1的源极端子耦合到第一焊盘(其提供信号OUTP)。在一个实施例中，因为MP3经偏置为ON(MP3位于三极管区中)，所以MNN1是二极管连接型晶体管。在这种实施例中，MP3的栅极端子由VS或VSSHI偏置(取决于是否打开了差分驱动器或是否打开了第一单端驱动器和第二单端驱动器)。在这里，MP3和MP4是在其三极管区中操作并且向所述设计提供高电压容差的共源共栅器件。在一个实施例中，VS或VSSHI由调节器生成。在一个实施例中，MP3、MP4、以及MNN1一起形成用于PU终端的线性化电阻器。
在一个实施例中，由第一PU预驱动器向驱动晶体管MP1和MP2提供PU数据DPU(例如，在0.2V至1.2V的范围内)。在一个实施例中，当启用差分驱动器时，MP1和MP2的栅极端子由VDDQ驱动，以便关闭第一PU驱动器，而MP3和MP4的栅极端子由用于高电压容差的VS驱动。在一个实施例中，当禁用差分驱动器并且启用第一单端驱动器和第二单端驱动器时，则MP1和MP2的栅极端子由DPU驱动，而MP3和MP4的栅极端子由用于高电压容差的VSSHI(例如，0.2V)驱动。
在一个实施例中，第一PD驱动器包括：n-类型器件MN1、MN2、MN3、以及MN4；以及p-类型器件MPP1。在一个实施例中，MN1、MN3、以及MPP1串联耦合，使得MN1的源极端子耦合到地，而MPP1的源极端子耦合到第一焊盘(其提供信号OUTP)。在一个实施例中，因为MN3经偏置为ON(MN3位于三极管区中)，所以MPP1是二极管连接型晶体管。在这种实施例中，MN3的栅极端子由VCC(即，第二电源，例如，1V)偏置。在这里，MN3和MN4是在其三极管区中操作并且向所述设计提供高电压容差的共源共栅器件。在一个实施例中，MN3、MN4、以及MPP1一起形成PD终端的线性化电阻器。
在一个实施例中，由第一PD预驱动器向驱动晶体管MN1和MN2提供PD数据DPD(例如，在0V至1V的范围内)。在一个实施例中，当启用差分驱动器时，MN1和MN2的栅极端子由地(gnd)驱动以便使第一PD驱动器开启OFF，而MN3和MN4的栅极端子由用于高电压容差的VCC驱动。在一个实施例中，当禁用差分驱动器并且启用第一单端驱动器和第二单端驱动器时，MN1和MN2的栅极端子由DPD驱动，而MN3和MN4的栅极端子由用于高电压容差的VCC(例如，1V)驱动。在一个实施例中，独立的PU和PD控制容许第一单端驱动器和第二单端驱动器两者满足各个I/O接口标准的要求，包括终端值、线性度、推-拉匹配和摆幅要求。
图3中示出了两个绘图，所述两个绘图示出了来自第一PU和PD驱动器的高度线性的终端电阻。左手边的绘图示出了当第一焊盘上的输出电压改变时针对第一PD和PU驱动器的在第一焊盘处测量的DC电流(IDC)。右手边的绘图示出了当第一焊盘上的输出电压改变时第一单端驱动器的终端电阻(以Ohms计算)。在此绘图中，在第一驱动器输出操作电压从0.6V到1.15V变化期间，终端电阻变化在10％内。
第一PU和PD驱动器有数个技术效果。例如，互补型P/N三极管和二极管耦合型器件在没有用于高电压容差的额外偏置的情况下能够实现电阻线性化；与常规无源终端方案相比降低了；降低了电阻工艺变化；以及降低了第一焊盘和第二焊盘上的电容。
在一个实施例中，第一PU预驱动器包括p-类型器件MPu1、MPu2、以及MPu3；n型器件MNu1、MNu2、MNu3、以及MNu4；以及两个反相器i1和i2。在一个实施例中，反相器i1和反相器i2由VCC(即，第二电源)供电。当启用第一单端驱动器时，则反相器i1接收作为数据DPU向第一PU驱动器提供的数据DFD。在此实施例中，MNu2的栅极端子由VCC偏置，MPu1和MPu2的源极端子由VDDQ偏置，以及MNu2和MNu4的源极端子由VSSHI偏置。在一个实施例中，当启用差分驱动器时，通过假设VDDQ-VCC<|VTP|(即，薄栅极氧化物PMOS阈值电压)，通过MPu3将MPu1的栅极端子耦合到VCC以便使MPu1开启OFF。在一个实施例中，晶体管MPu1、MPu2、MNu1、MNu2、和MNu2、以及MNu4；以及反相器i2一起实现共源共栅电平位移器(LS)，所述共源共栅电平位移器(LS)仅仅使用薄栅极氧化物器件能够实现高电压容差。在这里，MNu1和MNu2是共源共栅器件。
在一个实施例中，第一PD预驱动器包括一连串的反相器(inv1、inv2和inv3)，所述一连串的反相器(inv1、inv2和inv3)向第一PD驱动器提供输入并且匹配第一PU预驱动器的延迟。在一个实施例中，反相器由第二电源VCC供电。在一个实施例中，inv1接收VCC(当启用差分驱动器时)或DFD(当启用第一单端驱动器和第二单端驱动器时)并且向第一PD驱动器提供gnd或DPD。在一个实施例中，调节器包括放大器(AMP)，所述放大器(AMP)由第二电源VCC供电并且根据参考电压VREF生成VS或VSSHI，其中，CD是去耦合电容器。在其它实施例中，可使用用于调节器的其它实施方式。
在一个实施例中，差分驱动器分别驱动第一焊盘和第二焊盘上的差分输出(即，差分信号OUTP和OUTN)。在一个实施例中，差分驱动器包括n-类型器件MN11、MN12、MN13、MN14、MN15、MN16、MN17、以及MN18；以及共模电容器CCM，如所示出的。在这里，MN11和MN12是上拉器件；MN13和MN14是下推器件；当启用差分驱动器时，MN15和MN16始终为ON；MN17和MN18是均衡开关，所述均衡开关用以借助上推和下拉器件对信号OUTP和OUTN执行差分均衡。在一个实施例中，当禁用差分驱动器时，MN13和MN14在Vcc下被偏置并且变成用于高电压容差的共源共栅器件，并且MN15和MN16在地处被偏置以便关断下拉路径。在一个实施例中，当启用差分驱动器时，MN17和MN18由DSW控制，否则当启用第一单端驱动器和第二单端驱动器时，MN17和MN18的栅极端子耦合到VSSHI。在一个实施例中，当启用差分驱动器时，所述差分驱动器接收数据DP和DN。在一个实施例中，当禁用差分驱动器时，所述差分驱动器接收信号VSSHI、VCC、以及gnd，如所示出的。在一个实施例中，当收发机处于差分接收机模式时，如图5A-B中所示出地对差分驱动器进行配置。
图4示出了根据本公开内容的一个实施例的具有发射机均衡控制和电流补偿的电路400。应当指出的是，图4具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
电路400示出了根据一个实施例的用于借助差分预加强来实现均衡逻辑功能的可配置逻辑框。在一个实施例中，电路400包括图1中的EQ MUX1、逻辑1、以及串行化器1的实施方式，图1中的EQ MUX 1、逻辑1、以及串行化器1向差分驱动器提供信号输入。在一个实施例中，EQ MUX 1和逻辑1功能由并联共源共栅CMOS电路合并，所述并联共源共栅CMOS电路以大致匹配的延迟实现AND、缓冲(BUF)、以及XNOR功能，以便满足2:1串行化器定时限制。根据一个实施例，图4中示出了AND/BUF和XNOR电路。在这里，信号名称或逻辑功能上方的横线指示取反(inverse)。
由于安置在2:1串行化器之前的这些逻辑电路是基于信号流的，所以数据下标记号由分别意指‘偶数’、‘奇数’或‘偶数或奇数’数据流的‘E’、‘O’、或‘E/O’突出显示。图4中的逻辑真值表基于均衡启用信号EQEN示出了这些共源共栅CMOS电路的输入与输出之间的逻辑关系。通过迫使DO(n-1)和DE(n-1)的S2D输出接地可以将XNOR输出设置为VSS(即，电路的接地电压)，如图4中所示出的。在AND/BUF电路中，控制信号FDEN用于切换AND门与BUFFER之间的此逻辑功能。在一个实施例中，由于第一驱动器和第二驱动器是单端的，所以其均衡逻辑功能不同于差分驱动器。在一个实施例中，FDEN信号提供共源共栅逻辑的可重配置性，以便支持单端均衡和差分均衡两者。
当FDEN＝1时，逻辑支持第一驱动器和第二驱动器均衡。当FDEN＝0，逻辑支持差分驱动器均衡。在一个实施例中，每一个差分驱动器单元引脚中的NMOS器件中的所有NMOS器件都可以由‘TERM’信号关闭。例如，当TERM＝1时，差分驱动器单元引脚输入由来自串行化器和预驱动器的信号来控制(即，此单元引脚为ON)。如果TERM＝0，差分驱动器单元引脚中的NMOS器件全部关闭(即，此单元引脚处于三态或处于高阻抗状态)。在一个实施例中，通过借助外部(例如，管芯外)设备单独地开启或关闭每一个差分驱动器引脚，可以将差分驱动器中的整个发射机/接收机终端校准到期望值。
根据一个实施例，基于发射机终端校准结果，可以借助与每一个差分驱动器单元引脚相对应的每一个发射机数据路径分片由EQEN适当设置均衡系数。例如，如果需要针对发射机终端打开‘N’个单元引脚并且在EQEN＝1的情况下差分驱动器引脚中的‘a’个引脚由其逻辑分片控制，则均衡系数为0.5·a/N。
差分驱动器电流消耗(I驱动器)是数据依赖的并且与均衡系数设置有关。如图4中所示出的，在数据转变状态中，驱动器电流消耗高于在非数据转变状态中的驱动器电流消耗。此数据依赖的驱动器电流在驱动器电源VS下呈现高频自感应噪声，驱动器电源VS是调节器输出。通常，由于电流变化ΔI＝CD·(dVS/dt)，调节器必须依赖于巨大的去耦合电容器CD来最小化此自感应噪声对VS的影响。
在一个实施例中，采用数据依赖的电流补偿方案来减轻由于调节器输出VS上的高频驱动器电流变化引起的问题。根据一个实施例，由于每当均衡开关(即，位于OUTP与OUTN之间的器件)输入切换时都发生电流变化(ΔI)并且变化幅度与均衡系数(0.5·a/N)成比例，所以再使用均衡开关输入信号来针对每一个驱动器引脚中的补偿电流(ICOM)启用PMOS开关‘SWc’。在此实施例中，调节器支持DC电流IREG，IREG是最小驱动器所需电流，如图4中所示出，并且由于数据转变状态引起的任何另外的电流由来自‘a’个驱动器引脚的补偿电流来供给，所述‘a’个驱动器引脚由DSW控制。根据一个实施例，从调节器的角度，电流变化由于补偿电流而变得小得多，因此去耦合电容器要求相应地变得更低。此补偿方案可以将调节器输出电容器尺寸降低至少50％。在一个实施例中，可以由5-位分辨率电流DAC(数字-至-模拟转换器)来调整ICOM的强度，以便优化数据依赖的自感应噪声的取消。在一个实施例中，S2D 2、EQ MUX 2、逻辑2以及串行化器2具有相同的电路框细节，如图4中所示出的。一些差异是：DO(n-1)和DE(n-1)由DO(n+1)和DE(n+1)替代；第一预驱动器和第一驱动器由第二预驱动和第二驱动器替代；‘a’和‘N/2-a’由‘b’和‘N/2-b’替代。
图5A示出了根据本公开内容的一个实施例的具有DC耦合的差分驱动器配置的具有发射机和接收机模式的系统500。图5B示出了根据本公开内容的一个实施例的具有AC耦合的差分驱动器配置的发射机和接收机模式的系统520。应当指出的是，图5A-B中具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
在图5A中，差分驱动器包括‘Y’个完全相同的单元引脚；‘N’个引脚打开；‘Y-N’个引脚关闭；‘N’小于或等于‘Y’，其中，‘Y’和‘N’是整数。在一个实施例中，每一个引脚完全是NMOS推-拉差分低摆幅电压模式驱动器。在一个实施例中，NMOS均衡开关安置在每一个驱动器引脚的互补型差分输出之间。在一个实施例中，推-拉器件和均衡开关器件两者都是发射机终端的部分。在一个实施例中，借助DC耦合通道，可以打开‘N’个均衡开关引脚，以作为接收机模式中的差分接收机终端，并且关闭推-拉器件的Y个引脚(例如，32个引脚)(即三态)，如图5A中所示出的。借助AC耦合通道(经由电容器CAC1和CAC2)，如图5B中所示出的，可以打开(N-2)个均衡开关引脚，以作为接收机模式中的差分接收机终端，并且可以打开推-拉器件的一个引脚，以便支持接收机共模电压生成。
图6是根据本公开内容的一个实施例的具有双模收发机的智能设备或计算机系统或SoC(片上系统)。应当指出的是，图6中具有与任何其它图中的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的方式的任何方式来操作或运行，但不限于此。
图6示出了其中可使用平面接口连接器的移动设备的实施例的框图。在一个实施例中，计算设备1600表示移动计算设备，诸如计算平板、移动电话或智能电话、具有无线能力的电子阅读器、或其它无线移动设备。应当理解的是，通常，示出了某些组件，但是计算设备1600中未示出这种设备中的所有组件。
在一个实施例中，计算设备1600包括第一处理器1610装置，第一处理器1610装置具有参考实施例所描述的双模收发机。计算设备1600的其它框还可以包括具有参考实施例所描述的双模收发机的装置。本公开内容的各个实施例还可以在1670内包括诸如无线接口之类的网络接口，使得可以将系统实施例并入到例如手机或个人数字助理的无线设备中。
在一个实施例中，处理器1610(和处理器1690)可以包括一个或多个物理设备，诸如微处理器、应用程序处理器、微控制器、可编程逻辑设备、或其它处理构件。处理器1690可以是可选的。由处理器1610执行的处理操作包括操作平台或操作系统的执行，在所述操作平台或操作系统上执行应用程序和/或设备功能。处理操作包括与人工用户或与其它设备的I/O(输入/输出)有关的操作、与功率管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，音频子系统1620表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)部件。音频功能可以包括扬声器和/或耳机输出以及麦克风输入。可以将用于这种功能的设备集成到计算设备1600中或连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令来与计算设备1600进行交互。
显示子系统1630表示为用户提供视觉显示和/或触觉显示以便与计算设备1600进行交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统1630包括显示接口1632，显示接口1632包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑，所述逻辑用以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
I/O控制器1640表示与与用户的交互有关的硬件设备和软件组件。I/O控制器1640可操作用于管理是音频子系统1620和/或显示子系统1630的部分的硬件。另外，I/O控制器1640示出了用于连接到计算设备1600的另外的设备的连接点，用户可通过所述连接点与系统进行交互。例如，可以附接到计算设备1600的设备可包括麦克风设备、扬声器或立体音响系统、视频系统或其它显示设备、键盘或小键盘设备，或供诸如读卡器或其它设备之类的特定应用使用的其它I/O设备。
如以上所提到的，I/O控制器1640可以与音频子系统1620和/或显示子系统1630进行交互。例如，通过麦克风或其它音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。另外，可以提供音频输出以替代显示输出，或除显示输出之外可以提供音频输出。在另一例子中，如果显示子系统1630包括触摸屏，则显示设备还充当输入设备，其可以至少部分地由I/O控制器1640管理。在计算设备1600上还可以存在另外的按钮或开关，以便提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理诸如加速度计、相机、光传感器或其它环境传感器之类的设备或可以包括在计算设备1600中的其它硬件。输入可以是直接用户交互的部分，以及向系统提供环境输入以便影响其操作(诸如针对噪声进行过滤、针对亮度检测调整显示、针对相机应用闪光灯、或其它特征)。
在一个实施例中，计算设备1600包括功率管理1650，功率管理1650管理电池用电量、电池的充电、以及与节电操作有关的特征。存储器子系统1660包括用于将信息存储在计算设备1600中的存储器设备。存储器可以包括非易失性(如果中断至存储器设备的电力，状态不改变)和/或易失性(如果中断至存储器设备的电力，状态不确定)存储器设备。存储器子系统1660可以存储应用程序数据、用户数据、音乐、照片、文件、或其它数据、以及与计算设备1600的应用程序和功能的执行有关的系统数据(无论长期的还是临时的)。
还提供了实施例的元件，以作为用于存储计算机可执行指令(例如，用以实现本文所论述的任何其它过程的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或适合于存储电子指令或计算机可执行指令的其它类型的机器可读介质。例如，可以下载本公开内容的实施例，以作为可以经由通信链路通过数据信号(例如，调制解调器或网络连接)从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)的计算机程序(例如，BIOS)。
连接1670包括用以使得计算设备1600能够与外部设备进行通信的硬件设备(例如，无线的和/或有线的连接器和通信硬件)和软件组件(例如，驱动器、协议栈)。计算设备1600可为独立的设备，诸如其它计算设备、无线接入点或基站、以及诸如耳机、打印机、或其它设备之类的外围设备。
连接1670可以包括多个不同类型的连接。概括来说，计算设备1600示出为具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信系统)或变形或衍生物、CDMA(码分多址)或变形或衍生物，TDM(时分复用)或变形或衍生物、或其它蜂窝式服务标准提供。无线连接(或无线接口)1674指非蜂窝的无线连接并且可以包括个域网(诸如蓝牙、近场等)、局域网(诸如Wi-Fi)、和/或广域网(诸如WiMax)、或其它无线通信。
外围设备连接1680包括用以进行外围设备连接的硬件接口和连接器以及软件组件(例如，驱动器、协议栈)。应当理解的是，计算设备1600可以都是连接到另一个计算设备的外围设备(“到”1682)，也可以使外围设备(“从”1684)连接至计算设备1600。计算设备1600通常具有“对接”连接器，所述“对接”连接器用以出于诸如管理(例如，下载和/或上传、改变、同步化)计算设备1600上的内容的目的而连接到其它计算设备。另外，对接连接器可以容许计算设备1600连接到某些外围设备，所述某些外围设备容许计算设备1600控制例如到视听系统或其它系统的内容输出。
除私有对接连接器或其它私有连接硬件之外，计算器件1600可以经由通用连接器或基于标准的连接器进行外围设备连接1680。通用类型可以包括通用串行总线(USB)连接器(其可包括若干不同硬件接口中的任何硬件接口)、包括了迷你显示端口(MiniDisplayPort)(MDP)的显示端口、高清多媒体接口(HDMI)、火线、或其它类型。
在本说明书中对“实施例”、“一个实施例”、“一些实施例”或“其它实施例”的提及意指结合实施例所描述的特定特征、结构、或特性包括在至少一些实施例中，并不必包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不必全部指代相同实施例。如果本说明书陈述“可以”、“可”、“能够”包括组件、特征、结构、或特性，则不需要包括特定组件、特征、结构、或特性。如果本说明书或权利要求书提及“一”或“一个”元件，并不意指元件中仅仅存在一个元件。如果本说明书或权利要求书提及“另外的”元件，则并不排除多于一个的另外的元件。
此外，可以在一个或多个实施例中以任何适合的方式来组合特定特征、结构、功能、或特性。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能、或特性并不相互排斥的任何位置，第一实施例可以与第二实施例组合。
另外，为了简化说明和论述，并且以便不模糊本公开内容，到集成电路(IC)芯片和其它组件的已知的电力/地连接可以或可以不示出在所介绍的图中。此外，为了避免模糊本公开内容，并且还鉴于关于这种框图布置的实施方式的细节高度依赖于待在其内实现的本公开内容的平台(即，这种细节应当很好地在本领域技术人员的认知范围内)的事实，可以以框图形式示出布置。在阐述具体细节(例如，电路)以便描述本公开内容的示例性实施例的情况下，对于本领域的技术人员将显而易见的是，本公开内容可以在没有这些具体细节或具有这些具体细节的变形的情况下得以实施。从而，所述描述被认为是示例性的，而非限制性的。
下面的例子涉及其它实施例。例子中的细节可以在一个或多个实施例中在任何位置使用。本文所描述的装置的所有可选特征还可以针对方法或过程来实现。
例如，提供一种装置，所述装置包括：第一焊盘；第二焊盘；第一单端驱动器，所述第一单端驱动器耦合到第一焊盘；第二单端驱动器，所述第二单端驱动器耦合到第二焊盘；差分驱动器，所述差分驱动器耦合到第一焊盘和第二焊盘；以及逻辑单元，所述逻辑单元用以启用第一单端驱动器和第二单端驱动器，或用以启用差分驱动器。在一个实施例中，装置还包括：第一电源节点，所述第一电源节点用以向第一单端驱动器和第二单端驱动器提供第一电源；以及第二电源节点，所述第二电源节点用以向差分预驱动器提供第二电源，其中，第一电源的电压电平高于第二电源的电压电平。
在一个实施例中，所述装置还包括：第三电源节点；以及开关，所述开关可操作用于引起从第二电源节点到第三电源节点的电流路径。在一个实施例中，所述装置还包括：调节器，所述调节器用以向第三电源节点提供经调节的电流。在一个实施例中，所述装置还包括逻辑，所述逻辑用以根据用于驱动差分驱动器中的均衡开关的数据的逻辑电平来控制开关，以便引起开关将第二电源节点耦合到第三电源节点。
在一个实施例中，所述装置还包括：第一数据生成逻辑，第一数据生成逻辑用以为第一单端驱动器提供第一数据；以及第二数据生成逻辑，第二数据生成逻辑用以为第二单端驱动器提供第二数据。在一个实施例中，逻辑单元包括用于均衡的复用器。在一个实施例中，第一单端驱动器和第二单端驱动器可操作用于分别驱动第一焊盘和第二焊盘上的信号，使得信号的摆幅高于由差分驱动器生成的摆幅。在一个实施例中，第一单端驱动器和第二单端驱动器中的每一个单端驱动器包括不依赖于无源电阻器的上推驱动器和下拉驱动器。
在一个实施例中，第一单端驱动器和第二单端驱动器中的每一个单端驱动器包括薄栅极氧化物器件。在一个实施例中，上推驱动器和下拉驱动器包括具有二极管连接型器件和三极管区器件的共源共栅器件。在一个实施例中，所述装置还包括：第一均衡器，所述第一均衡器耦合到第一单端驱动器和差分驱动器；以及第二均衡器，所述第二均衡器耦合到第二单端驱动器和差分驱动器。在一个实施例中，第一均衡器和第二均衡器可操作用于向差分驱动器提供比第一单端驱动器和第二单端驱动器更高阶的均衡。在一个实施例中，第一单端驱动器和第二单端驱动器是DDR顺从性驱动器。
在另一例子中，提供了一种双模驱动器，所述双模驱动器包括：第一单端DDR顺从性驱动器和第二单端DDR顺从性驱动器；以及差分驱动器，其中，第一单端DDR顺从性驱动器和第二单端DDR顺从性驱动器可操作用于驱动具有比由差分驱动器所驱动的信号更大摆幅的信号。在一个实施例中，根据技术方案15所述的双模驱动器还包括：第一均衡器，所述第一均衡器耦合到第一单端驱动器和差分驱动器；以及第二均衡器，所述第二均衡器耦合到第二单端驱动器和差分驱动器。
在一个实施例中，差分驱动器以及第一单端驱动器和第二单端驱动器两者可操作用于在以发射机模式操作时提供发射机终端，并且在以接收机模式操作时提供接收机终端。在一个实施例中，所述双模驱动器还包括：第一电源节点；第二电源节点，所述第二电源节点耦合到差分预驱动器；第三电源节点，所述第三电源节点用以从第二电源节点接收由调节器生成的电源；开关，所述开关可操作用于引起从第二电源节点到第三电源节点的电流路径；逻辑，所述逻辑用以根据用于驱动差分驱动器中的均衡开关的数据的逻辑电平来控制开关，以便引起从第二电源节点到第三电源节点的电流路径；以及N-位电流数字-至-模拟转换器，所述N-位电流数字-至-模拟转换器用以控制从第二电源节点注入到第三电源节点的电流强度。
在另一例子中，提供一种系统，所述系统包括：存储器；以及处理器，所述处理器耦合到存储器，所述处理器和存储器包括根据以上所描述的装置的可重配置收发机。在一个实施例中，所述系统还包括：无线接口，所述无线接口用于允许处理器与另一个器件进行通信。在一个实施例中，所述系统还包括显示单元。
提供摘要，摘要将容许读者弄清本技术公开内容的性质和要点。提交的摘要理解为其将不用于限制权利要求书的范围或意义。下面的权利要求书并入到具体实施方式中，其中每一项权利要求本身作为独立实施例。

Claims (20)

1.一种可重配置发射机，包括：
第一焊盘；
第二焊盘；
第一单端驱动器，所述第一单端驱动器耦合到所述第一焊盘；
第二单端驱动器，所述第二单端驱动器耦合到所述第二焊盘；
差分驱动器，所述差分驱动器耦合到所述第一焊盘和所述第二焊盘；以及
逻辑单元，所述逻辑单元用以启用所述第一单端驱动器和所述第二单端驱动器，或用以启用所述差分驱动器；
第一电源节点，所述第一电源节点用以向所述第一单端驱动器和所述第二单端驱动器提供第一电源；以及
第二电源节点，所述第二电源节点独立于所述第一电源节点，其中，所述第二电源节点用以向所述差分驱动器提供第二电源，
其中，所述第一单端驱动器和所述第二单端驱动器以及所述差分驱动器包括共源共栅晶体管。
2.根据权利要求1所述的可重配置发射机，其中，所述第一电源的电压电平高于所述第二电源的电压电平。
3.根据权利要求1所述的可重配置发射机，还包括：
第三电源节点；以及
开关，所述开关可操作用于引起从所述第二电源节点到所述第三电源节点的电流路径。
4.根据权利要求3所述的可重配置发射机，还包括：
调节器，所述调节器用以向所述第三电源节点提供经调节的电流。
5.根据权利要求3所述的可重配置发射机，还包括均衡逻辑，所述均衡逻辑用以根据用于驱动所述差分驱动器中的均衡开关的数据的逻辑电平来控制所述开关，以便引起所述开关将所述第二电源节点耦合到所述第三电源节点。
6.根据权利要求1所述的可重配置发射机，还包括：
第一数据生成逻辑，所述第一数据生成逻辑用以为所述第一单端驱动器提供第一数据；以及
第二数据生成逻辑，所述第二数据生成逻辑用以为所述第二单端驱动器提供第二数据。
7.根据权利要求1所述的可重配置发射机，其中，所述逻辑单元包括用于均衡的复用器。
8.根据权利要求1所述的可重配置发射机，其中，所述第一单端驱动器和所述第二单端驱动器可操作用于分别驱动所述第一焊盘和所述第二焊盘上的信号，使得所述信号的摆幅高于由所述差分驱动器生成的摆幅。
9.根据权利要求1所述的可重配置发射机，其中，所述第一单端驱动器和所述第二单端驱动器中的每一个单端驱动器包括不依赖于无源电阻器的上推驱动器和下拉驱动器。
10.根据权利要求1所述的可重配置发射机，其中，所述第一单端驱动器和所述第二单端驱动器中的每一个单端驱动器包括薄栅极氧化物器件。
11.根据权利要求9所述的可重配置发射机，其中，所述上推驱动器和所述下拉驱动器包括具有二极管连接型器件和三极管区器件的共源共栅器件。
12.根据权利要求1所述的可重配置发射机，还包括：
第一均衡器，所述第一均衡器耦合到所述第一单端驱动器和所述差分驱动器；以及
第二均衡器，所述第二均衡器耦合到所述第二单端驱动器和所述差分驱动器。
13.根据权利要求12所述的可重配置发射机，其中，所述第一均衡器和所述第二均衡器可操作用于向所述差分驱动器提供比所述第一单端驱动器和所述第二单端驱动器更高阶的均衡。
14.根据权利要求1所述的可重配置发射机，其中，所述第一单端驱动器和所述第二单端驱动器是DDR顺从性驱动器。
15.一种双模驱动器，包括：
第一单端DDR顺从性驱动器和第二单端DDR顺从性驱动器；以及
差分驱动器，其中，所述第一单端DDR顺从性驱动器和所述第二单端DDR顺从性驱动器可操作用于驱动具有比由所述差分驱动器所驱动的信号更大摆幅的信号；
第一电源节点，所述第一电源节点用以向所述第一单端DDR顺从性驱动器和所述第二单端DDR顺从性驱动器提供第一电源；以及
第二电源节点，所述第二电源节点独立于所述第一电源节点，其中，所述第二电源节点用以向所述差分驱动器提供第二电源，
其中，所述第一单端DDR顺从性驱动器和所述第二单端DDR顺从性驱动器以及所述差分驱动器包括共源共栅晶体管。
16.根据权利要求15所述的双模驱动器，还包括：
第一均衡器，所述第一均衡器耦合到所述第一单端驱动器和所述差分驱动器；以及
第二均衡器，所述第二均衡器耦合到所述第二单端驱动器和所述差分驱动器。
17.根据权利要求15所述的双模驱动器，其中，所述差分驱动器以及所述第一单端驱动器和所述第二单端驱动器两者可操作用于在以发射机模式操作时提供发射机终端，并且在以接收机模式操作时提供接收机终端。
18.根据权利要求15所述的双模驱动器，还包括：
第一电源节点；
第二电源节点，所述第二电源节点耦合到所述差分预驱动器；
第三电源节点，所述第三电源节点用以从所述第二电源节点接收由调节器生成的电源；
开关，所述开关可操作用于引起从所述第二电源节点到所述第三电源节点的电流路径；
逻辑，所述逻辑用以根据用于驱动所述差分驱动器中的均衡开关的数据的逻辑电平来控制所述开关，以便引起从所述第二电源节点到所述第三电源节点的所述电流路径；以及
N-位电流数字-至-模拟转换器，所述N-位电流数字-至-模拟转换器用以控制从所述第二电源节点注入到所述第三电源节点的电流强度。
19.一种使用双模驱动器的系统，包括：
存储器；
处理器，所述处理器耦合到所述存储器，所述处理器和存储器包括根据权利要求15至18中的任一项所述的双模驱动器；以及
无线接口，所述无线接口用于允许所述处理器与另一个器件进行通信。
20.一种使用可重配置发射机的系统，包括：
存储器；
处理器，所述处理器耦合到所述存储器，所述处理器和存储器包括根据权利要求1至14中的任一项所述的可重配置发射机；以及
无线接口，所述无线接口用于允许所述处理器与另一个器件进行通信。
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