DE202015001286U1

DE202015001286U1 - Umkonfigurierbarer Sender

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Publication number: DE202015001286U1
Application number: DE202015001286.8U
Authority: DE
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2014-03-18
Filing date: 2015-02-16
Publication date: 2015-08-17
Anticipated expiration: 2025-02-17
Also published as: CN207518573U; WO2015142436A1; US10216680B2; CN105119609B; TW201701168A; US9582454B2; US20170168969A1; TWI590068B; TWI544338B; US10664430B2; US20150269112A1; US11126581B2; CN205283520U; CN105119609A; DE102015001917A1; US20200356516A1; US20190155780A1; TW201546622A

Abstract

Vorrichtung, die Folgendes umfasst: eine erste Kontaktstelle; eine zweite Kontaktstelle; einen ersten unsymmetrischen Treiber, der mit der ersten Kontaktstelle gekoppelt ist; einen zweiten unsymmetrischen Treiber, der mit der zweiten Kontaktstelle gekoppelt ist; einen Differentialtreiber, der mit der ersten und der zweiten Kontaktstelle gekoppelt ist; und eine Logikeinheit, um den ersten und den zweiten unsymmetrischen Treiber zu aktivieren oder um den Differentialtreiber zu aktivieren.

Description

HINTERGRUND
Ein breiter Bereich von Speicherkonfigurationen existiert in heutigen digitalen Hochgeschwindigkeitssystemen, um plattformspezifische Bandbreiten-, Leistungs-, Kapazitäts- und Kosteneinschränkungen zu erfüllen. Beispielsweise wird erwartet, dass auf DDR4 (Doppeldatenrate IV) und GDDR5 (Graphikdoppeldatenrate V) basierende Sender/Empfänger die Bedürfnisse von Server-, Client- Graphik- und mobilen Plattformen erfüllen. E/A-Schnittstellen (Eingabe/Ausgabe-Schnittstellen) können zusätzliche Fläche und Schaltungen erfordern, um eine bidirektionale Datenübertragung in Kombination mit einer unidirektionalen Datenübertragung zu unterstützen.
Derzeitige DDR-E/A-Treiber werden beispielsweise hauptsächlich als unidirektionale Gegentaktvorrichtungen mit passiven Linearisierungswiderständen implementiert. Aufgrund einer Variation von passiven Widerständen und einer niedrigen Widerstandsdichte erhöhen die passiven Linearisierungswiderstände signifikant die Fläche, die Kontaktstellenkapazität und die Metallleitungskomplexität für die DDR-E/A-Treiber. Die Zufuhrregulierung eines Spannungsmodustreibers beruht auf einer gewissen Menge von Entkopplungskondensatoren auf dem Chip. Dies nimmt auch signifikante Fläche ein. Um verschiedene E/A-Standards, einschließlich unidirektionaler und bidirektionaler E/A-Schnittstellen, zu unterstützen, kann die Verwendung desselben E/A-Treibers zu einer großen und komplexen Konstruktion führen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Ausführungsformen der Offenbarung sind aus der nachstehend gegebenen ausführlichen Beschreibung und aus den begleitenden Zeichnungen von verschiedenen Ausführungsformen der Erfindung vollständiger verständlich, die jedoch nicht zur Begrenzung der Offenbarung auf die spezifischen Ausführungsformen aufgefasst werden sollten, sondern nur zur Erläuterung und zum Verständnis dienen.
1 stellt ein Rechensystem unter Verwendung eines Doppelmodus-Sender/Empfängers gemäß einer Ausführungsform der Offenbarung dar.
2 stellt eine Blockebenenarchitektur des Doppelmodus-Sender/Empfängers gemäß einer Ausführungsform der Offenbarung dar.
3 stellt eine Schaltungsebenenarchitektur des Doppelmodus-Sender/Empfängers gemäß einer Ausführungsform der Offenbarung dar.
4 stellt eine Schaltungsebenenarchitektur des Doppelmodus-Sender/Empfängers mit einer Senderentzerrungssteuerung mit 2 Abgriffen und einer Stromkompensation gemäß einer Ausführungsform der Offenbarung dar.
5A stellt Sender- und Empfängermodi der Differentialtreiberkonfigurationen mit Gleichstromkopplung gemäß einer Ausführungsform der Offenbarung dar.
5B stellt Sender- und Empfängermodi der Differentialtreiberkonfigurationen mit Wechselstromkopplung gemäß einer Ausführungsform der Offenbarung dar.
6 ist eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System auf einem Chip) mit dem Doppelmodus-Sender/Empfänger gemäß einer Ausführungsform der Offenbarung.
AUSFÜHRLICHE BESCHREIBUNG
Einige Ausführungsformen beschreiben einen Doppelmodus-Sender/Empfänger, der Signalisierungsspezifikationen von vielen Speicherschnittstellen wie z. B. DDR4, GDDR5 und Hochgeschwindigkeits-Differentialsignalisierungsschnittstellen erfüllt. Hier bezieht sich der Doppelmodus auf den Sender/Empfänger, der in der Lage ist, in einer unsymmetrischen Spannungsmodussignalisierung mit großem Hub und differentiellen Spannungsmodussignalisierung mit niedrigem Hub zu arbeiten. Aufgrund der Vielfalt von elektrischen Signalisierungseigenschaften hinsichtlich des Kanalverlusts, der E/A-Schaltungsarchitekturen, Leistungsverbrauchsanforderungen und Systemebenenanwendungen ist die unsymmetrische Signalisierung mit großem Hub für aktuelle DDR4- und GDDR5-Spezifikationen (nachstehend als DDR-Modus bezeichnet) geeignet. Die differentielle Signalisierung mit niedrigem Hub kann leistungseffizienter sein, wenn mit hohen Geschwindigkeiten (z. B. Hochgeschwindigkeits-Datenverbindungen mit 16 GB/s) gearbeitet wird. Der Hochgeschwindigkeitsmodus wird nachstehend als HSD-Modus bezeichnet.
In der Zukunft setzt die differentielle Signalisierung mit seriellen Hochgeschwindigkeits-E/A-Verbesserungen potentiell die E/A-Leistung, die für gepufferte Speicherlösungen nach DDR4 und zukünftige gepufferte Speicherlösungen skaliert, fort. Eine vereinheitlichte Speicherschnittstelle, die die Signalisierungsanforderungen von allen diesen Speicherstandards erfüllen kann, bietet mehrere Vorteile: verringerte Kosten und Konstruktionszeit, größere Plattformkonstruktionsflexibilität und einen reibungsloseren Übergang von DDR4/GDDR5 auf eine differentielle Hochgeschwindigkeits-Speicherschnittstelle. Insgesamt besteht der Trend, eine vereinheitlichte Sender/Empfänger-Konstruktion zu haben, um mehrere Speicherspezifikationen, Altlastkompatibilität und Leistungsskalierbarkeit zu unterstützen.
Um diese Ziele zu erreichen, müssen E/A-Konstrukteure signifikante Unterschiede in mehreren Signalisierungsspezifikationen überwinden, Hochspannungs-Toleranztechniken vereinfachen und den Flächen- und Kanalverlustaufwand aufgrund der Umkonfigurierbarkeit minimieren. Der Flächenaufwand könnte signifikant sein, um verschiedene Senderausgangshübe, eine unterschiedlich Kanalentzerrung und eine bidirektionale Datenübertragungsfähigkeit zu unterstützen. Derzeit werden DDR-Treiber hauptsächlich durch Gegentaktvorrichtungen mit passiven Linearisierungswiderständen implementiert. Die passive Widerstandsimplementierung erhöht die Siliziumfläche, die Kontaktstellenkapazität und die Metallleitungskomplexität aufgrund der Art ihrer hohen Prozessvariation und niedrigen Widerstandsflächendichte. Ein Hochgeschwindigkeits-Spannungsmodustreiber mit niedrigem Hub kann auch eine bestimmte Menge an Entkopplungskondensator auf dem Chip für die Zufuhrregulierung erfordern.
Um diese und andere Probleme zu lösen, werden einige Ausführungsformen des Doppelmodus-Sender/Empfängers beschrieben, die in unidirektionalen oder bidirektionalen Modi arbeiten können. Einige Ausführungsformen verwenden nur Vorrichtungen mit dünnem Gateoxid, während sie einen Schutz vor elektrischer Überlastung für Vorrichtungen vorsehen, die höheren Leistungsversorgungen ausgesetzt sind (d. h. Leistungsversorgungspegel, die höher sind als nominale Leistungsversorgungspegel, die vom Prozesstechnologieknoten unterstützt werden). Einige Ausführungsformen verwenden nur aktive Vorrichtungen in den Treibern, d. h. keine passiven Linearisierungswiderstände werden verwendet. Einige Ausführungsformen verwenden eine unterschiedliche Ordnung von Präemphasen (Entzerrung) in Abhängigkeit vom Ansteuermodus. Einige Ausführungsformen verwenden ein Stromkompensationsschema, um die Kondensatorgröße zu verringern.
In einer Ausführungsform ist der Doppelmodus-Sender/Empfänger betriebsfähig, um eine nicht gleichzeitige bidirektionale Datenübertragung zu unterstützen. Hier bezieht sich die nicht gleichzeitige bidirektionale Datenübertragung darauf, dass einer der Anschlüsse der Datenübertragungsleitung als Sender zugewiesen ist und dann der andere Anschluss entsprechend der Empfänger ist, aber die zwei Anschlüsse können nicht gleichzeitig Sender (oder Empfänger) sein.
In einer Ausführungsform wird ein symmetrischer Nachläufer- und Vorläufer-Hochgeschwindigkeits-Differentialsenderdatenpfad in zwei individuelle unsymmetrische Nachläuferdatenpfade mit großem Hub aufgeteilt. Die zwei individuellen unsymmetrische m Datenpfade sind beispielsweise mit DDR kompatible Datenpfade (z. B. mit 3,2 GB/s 1,2 V DDR4 kompatible Datenpfade oder mit 6,4 GB/s 1,5 V GDDR5 kompatible Datenpfade), während der Hochgeschwindigkeits-Differentialdatenpfad (z. B. 25 GB/s 1 V Datenpfad) der Differentialdatenpfad mit niedrigem Hub ist. In einer Ausführungsform werden die Sendertreiber-Hochsetz/Heruntersetz- und Entzerrungsschaltervorrichtungen derart vorgespannt, dass durch EIN/AUS-Schalten von Treiberzweigen der Sendertreiber als Empfängerabschluss und als Gleichtakt-Vorspannungsgenerator konfiguriert werden kann.
In einer Ausführungsform werden flächenintensive passive Widerstände entfernt und durch eine parallele Kombination von komplementären Dioden/Trioden-Betriebsbereichsvorrichtungen vom p-Typ und vom n-Typ ersetzt, die einen großen Hub und Abschlusslinearität auf dem Chip mit weniger Fläche im Vergleich zu passiven Widerständen erreichen. In einer Ausführungsform wird die Hochfrequenz-Treiberstromvariation am Sender-Hubsteuerregulierer durch Einspeisen eines von Daten abhängigen Stroms von der Leistungsversorgung aufgehoben.
Um die Doppelmodus-Umkonfigurierbarkeit zu unterstützen und den Flächen- und Leistungsaufwand aufgrund dieses Umkonfigurierbarkeitsmerkmals zu verringern, weisen einige Ausführungsformen des Doppelmodus-Sender/Empfängers eine gemeinsame Taktungsschaltung, eine gemeinsame Senderentzerrungssteuerlogik, einen gemeinsamen Serialisierer und einen gemeinsamen Regulierer auf, um die Schaltungswiederverwendung zu maximieren. In einer Ausführungsform weist der Doppelmodus-Sender/Empfänger separate Sendervortreiber, Treiber und Empfängervorderenden auf, um eine signifikante Signalisierungsdifferenz zwischen dem DDR-Modus und dem HSD-Modus zu erfüllen. In einer Ausführungsform werden zwei identische Entzerrungssteuerlogiken mit einem gemeinsamen Datenstromeingang versehen, so dass eine der zwei Entzerrungssteuerlogiken zum Erzeugen von Läufer/Nachläufer-Signalen festgelegt werden kann und die andere der zwei Entzerrungssteuerlogiken zum Erzeugen von Läufer/Vorläufersignalen festgelegt werden kann. In einer Ausführungsform werden die Ausgaben dieser Entzerrungssteuerlogiken, die Läufer-, Nachläufer- und Vorläufersignale sind, zu einem HSD-Modus-Treiber (z. B. einem HSD-Modus-Treiber mit 32 Zweigen) für lineare Entzerrung mit Mehrfachabgriff (z. B. 3-Abgriff) verteilt. In einer Ausführungsform verwendet der HSD-Modus-Sender einen Regulierer für seine Spannungsmodustreiber-Hubsteuerung mit niedrigem Hub und Versorgungsregulierung. In einer Ausführungsform verwendet dieser Regulierer direkt die Versorgung der digitalen Senderschaltung und liefert ein Hochleistungs-Versorgungsrauschunterdrückungsverhältnis (z. B. 20 dB PSRR) umher.
In einer Ausführungsform weisen die zwei Entzerrungssteuerlogiken dieselbe Einstellung auf, um Läufer/Nachläufer-Signale für die Entzerrung des unteren Abgriffs (z. B. 2-Abgriff) zu erzeugen. In einer solchen Ausführungsform sind die Eingangsdatenströme in die zwei Entzerrungssteuerlogiken individuelle Datenströme. In einer Ausführungsform werden die Ausgaben der zwei Entzerrungssteuerlogiken zu ihren eigenen DDR-Modus-Treibern (z. B. DDR-Modus-Treiber mit 64 Zweigen) verteilt. In einer solchen Ausführungsform ist der ganze Senderdatenpfad in zwei identische Datenpfade aufgeteilt, die zwei unabhängige Datenströme für zwei individuelle unsymmetrische DDR-Modus-Datenübertragungen mit 2 Abgriffen übertragen. In einer Ausführungsform ist im DDR-Modus der Regulierer als V_SSHI-Generator für Hochspannungstoleranz konfiguriert, um eine Hochspannungsversorgung V_DDQ (hier auch als erste Leistungsversorgung bezeichnet) der zwei unabhängigen DDR-Treiber zu unterstützen.
In einer Ausführungsform umfasst der HSD-Modus-Treiber mehrere identische Einheitszweige (z. B. 32 identische Zweige). In einer Ausführungsform ist jeder Zweig ein vollständiger NMOS-Gegentakt-Differential-Spannungsmodustreiber mit niedrigem Nub. In einer Ausführungsform sind NMOS-Entzerrungsschalter zwischen den komplementären Differentialausgängen jedes Treiberzweiges angeordnet. Im Sendermodus können die Senderabschlusssteuerung und der Differentialentzerrer mit 3 Abgriffen durch korrektes Verteilen von Läufer-, Nachläufer- und Vorläufersignalen zu den ganzen 32 Einheitstreiberzweigen implementiert werden (Es ist zu beachten, dass die Differentialentzerrung einen doppelten Stromverbrauch im Treiber beseitigen kann, um die Leistungseffizienz zu verbessern, aber eine Hochgeschwindigkeitslogik erfordern kann, um die Entzerrungsschalter und Gegentaktvorrichtungen anzusteuern). In einer Ausführungsform sind sowohl die Gegentakt- als auch die Entzerrungsschaltervorrichtungen ein Teil des Senderabschlusses. In einer Ausführungsform können die Entzerrungsschaltervorrichtungen im Differentialtreiber als Differentialempfängerabschluss im Empfängermodus eingeschaltet werden. In einer Ausführungsform mit einem Wechselstrom-gekoppelten Kanal können einige Gegentaktvorrichtungen im Differentialtreiber eingeschaltet werden, um die Empfänger-Gleichtakt-Spannungserzeugung zu unterstützen.
Unter bestimmten Prozess-, Temperatur- und Versorgungsspannungsbedingungen kann der HSD-Modus-Sender ”N” Zweige (z. B. weniger als oder gleich 32) der Treibereinheit verwenden, die zum Vorsehen des Senderabschlusses eingeschaltet werden sollen (z. B. Senderabschluss von 50 Ohm). Wenn eine Anzahl ”a” von diesen ”N” Zweigen durch das Nachläufersignal gesteuert wird und eine Anzahl ”b” von ”N” Zweigen durch das Vorläufersignal gesteuert wird, dann wird eine Anzahl N-a-b von Zweigen durch das Läufersignal gesteuert. Der Nachläufer-Entzerrungskoeffizient ”α” ist 0,5·a/N, und die Vorläufer-Entzerrungskoeffizienten ”β” sind 0,5·b/N. Die Abschluss- und Entzerrungssteuerlösungen sind log₂(N) bzw. log₂(2N) im HSD-Modus-Sender. In einer Ausführungsform werden die Entzerrungssteuerlogiken, einschließlich des Multiplexers, UND-Gatters und XNOR-Gatters, durch ähnliche Kaskoden-CMOS-Logiken fundiert und implementiert, um die Gatterverzögerungen anzupassen und Zeitablaufvariationen am Eingang des Serialisierers zu verringern.
Der HSD-Modus-Treiber-Stromverbrauch kann von Daten abhängen und auf die Entzerrungskoeffizienteneinstellungen bezogen sein. Dieser von Daten abhängige Treiberstrom kann ein selbstinduziertes Hochfrequenzrauschen an der Differentialtreiberversorgung wiedergeben, das die Reguliererausgabe ist. Der Regulierer kann auf einem riesigen Entkopplungskondensator beruhen, um die Auswirkung dieses selbstinduzierten Rauschens zu verringern. In einer Ausführungsform wird ein von Daten abhängiges Stromkompensationsschema verwendet, um das Problem der Hochfrequenz-Treiberstromvariation am HSD-Modus-Hubsteuerregulierer zu milder. Da die Stromvariation (ΔI) auftritt, sobald der Entzerrungsschaltereingang umschaltet, und die Variationsamplitude zu Entzerrungskoeffizienten proportional ist, wird in einer Ausführungsform das Entzerrungsschalter-Eingangssignal wiederverwendet, um einen Strompfad in jedem Treiberzweig zu ermöglichen. In einer Ausführungsform ermöglicht das Kompensationsschema eine signifikante Reguliererausgangskondensatorverringerung durch Milder von Hochfrequenz-Stromvariationen in der Reguliererlast.
In einer Ausführungsform wird der DDR-Modus-Treiber mit großem Hub vollständig durch Vorrichtungen mit dünnem Gateoxid implementiert. In einer solchen Ausführungsform verwendet der ganz aktive DDR-Modus-Treiber mit großem Hub eine parallele Kombination von komplementären P/N-Dioden/Trioden-Bereich-Vorrichtungen, um eine Linearität des Treibers/Abschlusses auf dem Chip (ODT) ohne Verwendung von flächenintensiven passiven Widerständen zu erreichen. In einer Ausführungsform kann der komplementäre aktive Widerstand eine sehr niedrige Widerstandsvariation (z. B. weniger als ±10% Widerstandsvariation) über einen breiten Spannungsbereich (z. B., 50% bis 95% von V_DDQ-DDR4 Ausgangshubbereich) erreichen. Der DDR-Modus-Sender kann ”N” Zweige (z. B. weniger als oder gleich 64) der Treibereinheit verwenden, die zum Vorsehen eines Senderabschlusses (z. B. Senderabschluss von 50 Ohm) eingeschaltet werden sollen. Die Abschluss- und Entzerrungssteuerlösungen sind beide log₂(N) im DDR-Modus-Sender.
In einer Ausführungsform ermöglicht die Kombination des komplementären aktiven Widerstandes und der Kaskoden-Triodenbereich-Vorrichtungen auch Hochspannungstoleranz (HVT) ohne zusätzliche Versorgungs- oder Vorspannungsumkonfiguration zwischen dem DDR-Modus und dem HSD-Modus. In einer Ausführungsform ermöglichen Kaskoden- und Pegelumsetzvortreiber eine Hochspannungstoleranz unter Verwendung ebenso von nur Vorrichtungen mit dünnem Gateoxid. In einem Beispiel mit unabhängigen Hochsetz-(PU) und Herabsetz-(PD)-Impedanzsteuerungen mit 64 Zweigen kann jeder unsymmetrische DDR-Modus-Treiber die DDR4-Spezifikation für Gegentaktimpedanzanpassungs-, Auflösungs- und Bereichsanforderungen erfüllen. Durch Beseitigen von passiven Widerständen können einige Ausführungsformen signifikant den Flächenaufwand aufgrund von Widerstandsprozessvariation und niedriger Widerstandsdichte verringern. In einem CMOS-Prozess mit 22 nm ist beispielsweise die DDR-Modus-Treiber-Flächeneffizienzverbesserung besser als 2× in Bezug auf eine Konstruktion unter Verwendung von Linearisierungswiderständen. In einer Ausführungsform ist der HSD-Modus-Hubsteuerregulierer als V_SSHI-(= V_DDQ – 1 V)Generator für die Pegelumsetzer (LS), die für HVT im DDR-Modus verwendet werden, konfiguriert.
In der folgenden Beschreibung werden zahlreiche Details erörtert, um für eine gründlichere Erläuterung von Ausführungsformen der vorliegenden Offenbarung zu sorgen. Für den Fachmann auf dem Gebiet ist jedoch ersichtlich, dass die Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen sind gut bekannte Strukturen und Vorrichtungen vielmehr in Blockdiagrammform als im Einzelnen gezeigt, um es zu vermeiden, die Ausführungsformen der vorliegenden Offenbarung unklar zu machen.
Es ist zu beachten, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien können dicker sein, um konstitutivere Signalpfade anzugeben, und/oder weisen Pfeile an einem oder mehreren Enden auf, um die primäre Informationsflussrichtung anzugeben. Solche Angaben sollen nicht begrenzend sein. Vielmehr werden die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um ein leichteres Verständnis einer Schaltung oder einer Logikeinheit zu erleichtern. Irgendein dargestelltes Signal, wie durch Konstruktionsbedürfnisse oder Konstruktionsvorlieben vorgegeben, kann tatsächlich ein oder mehrere Signale umfassen, die in beiden Richtungen laufen können und mit irgendeinem geeigneten Typ von Signalschema implementiert werden können.
In der ganzen Patentbeschreibung und in den Ansprüchen bedeutet der Begriff ”verbunden” eine direkte elektrische Verbindung zwischen den Dingen, die verbunden sind, ohne irgendwelche Zwischenvorrichtungen. Der Begriff ”gekoppelt” bedeutet entweder eine direkte elektrische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung über eine oder mehrere passive oder aktive Zwischenvorrichtungen. Der Begriff ”Schaltung” bedeutet eine oder mehrere passive und/oder aktive Komponenten, die angeordnet sind, um miteinander zusammenzuwirken, um eine gewünschte Funktion bereitzustellen. Der Begriff ”Signal” bedeutet mindestens ein Stromsignal, Spannungssignal und/oder Daten/Takt-Signal. Die Bedeutung von ”ein”, ”eine” und ”der” umfasst Pluralreferenzen. Die Bedeutung von ”in” umfasst ”in” und ”auf”.
Der Begriff ”Skalierung” bezieht sich im Allgemeinen auf die Umsetzung einer Konstruktion (schematisch und Anordnung) von einer Prozesstechnologie in eine andere Prozesstechnologie. Der Begriff ”Skalierung” bezieht sich im Allgemeinen auch auf die Verkleinerung der Anordnung und von Vorrichtungen innerhalb desselben Technologieknotens. Der Begriff ”Skalierung” kann sich auch auf die Einstellung (z. B. Verlangsamung) einer Signalfrequenz relativ zu einem anderen Parameter beziehen, beispielsweise den Leistungsversorgungspegel. Die Begriffe ”im Wesentlichen”, ”nahe”, ”ungefähr”, ”nahezu” und ”etwa” beziehen sich im Allgemeinen auf innerhalb +/20% eines Zielwerts.
Wenn nicht anders angegeben, gibt die Verwendung der Ordnungsadjektive ”erste”, ”zweite” und ”dritte” usw., um ein gemeinsames Objekt zu beschreiben, lediglich an, dass auf verschiedene Fälle von gleichen Objekten Bezug genommen wird, und soll nicht implizieren, dass die so beschriebenen Objekte in einer gegebenen Sequenz, entweder zeitlich, räumlich, in der Rangordnung oder in irgendeiner anderen Weise vorliegen müssen.
Für die Zwecke der Ausführungsformen sind die Transistoren Metalloxid-Halbleiter-Transistoren (MOS-Transistoren), die Drain-, Source-, Gate- und Volumenanschlüsse umfassen. Die Transistoren umfassen auch Dreifach-Gate- und FinFET-Transistoren, zylindrische Transistoren mit allseitigem Gate oder andere Vorrichtungen, die eine Transistorfunktionalität implementieren, wie Kohlenstoffnanoröhren oder Spintronik-Vorrichtungen. Die Source- und Drainanschlüsse können identische Anschlüsse sein und werden hier austauschbar verwendet. Der Fachmann auf dem Gebiet erkennt, dass andere Transistoren, beispielsweise Bipolar-Sperrschichttransistoren – BJT PNP/NPN, BiCMOS, CMOS, eFET usw. verwendet werden können, ohne vom Schutzbereich der Offenbarung abzuweichen. Der Begriff ”MN” gibt einen Transistor vom n-Typ (z. B. NMOS, NPN, BJT usw.) an und der Begriff ”MP” gibt einen Transistor vom p-Typ (z. B. PMOS, PNP, BJT usw.) an.
1 stellt ein Rechensystem 100 unter Verwendung eines Doppelmodus-Sender/Empfängers gemäß einer Ausführungsform der Offenbarung dar. In einer Ausführungsform umfasst das Rechensystem 100 einen Prozessor/Speicher 101 und einen Prozessor/Speicher 103 mit jeweils den Doppelmodus-Sender/Empfängern 102 bzw. 104, Übertragungsleitungen (TL), d. h. TL1 und TL2. In einer Ausführungsform umfasst der Doppelmodus-Sender/Empfänger 102 eine erste Kontaktstelle, die mit TL1 gekoppelt ist; und eine zweite Kontaktstelle, die mit TL2 gekoppelt ist. In einer Ausführungsform umfasst der Doppelmodus-Sender/Empfänger 102 einen ersten unsymmetrischen Treiber (z. B. einen mit DDR4 oder GDDR5 kompatiblen Treiber), der mit der ersten Kontaktstelle gekoppelt ist; und einen zweiten unsymmetrischen Treiber (z. B. einen anderen mit DDR4 oder GDDR5 kompatiblen Treiber) zur zweiten Kontaktstelle. In einer Ausführungsform umfasst der Doppelmodus-Sender/Empfänger einen Differentialtreiber (z. B. den Differentialtreiber mit einer Datenübertragungsgeschwindigkeit, die höher ist als 16 GB/s), der mit der ersten und der zweiten Kontaktstelle zur Differentialsignalisierung gekoppelt ist; und eine Logikeinheit, um einen ganzen Datenpfad für den Differential-Vortreiber/Treiber zu ermöglichen oder den Datenpfad für den ersten und den zweiten unabhängigen unsymmetrischen Vortreiber/Treiber zweizuteilen.
2 stellt eine Blockebenenarchitektur 200 des Doppelmodus-Sender/Empfängers 102 gemäß einem Ausführungsbeispiel der Offenbarung dar. Es wird darauf hingewiesen, dass jene Elemente von 2 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht darauf begrenzt sind.
In einer Ausführungsform umfasst die Architektur 200 einen Doppelmodus-TX (Sender) 201, einen Doppelmodus-RX (Empfänger) 202 und eine Takteinheit. In einer Ausführungsform umfasst der Doppelmodus-TX 201 eine erste und eine zweite Kontaktstelle, einen ersten unsymmetrischen Vortreiber/Treiber (z. B. mit DDR4 oder GDDR5 kompatiblen Treiber), einen zweiten unsymmetrischen Vortreiber/Treiber (z. B. einen anderen mit DDR4 oder GDDR5 kompatiblen Treiber), einen Differential-Vortreiber/Treiber (z. B. einen Hochgeschwindigkeitstreiber mit niedrigem Hub), einen Regulierer, unsymmetrisch zu differential 1 (S2D 1), einen Entzerrer-Multiplexer 1 (EQ MUX 1), eine Logik 1, einen Serialisierer 1, S2D 2, EQ MUX 2, eine Logik 2, einen Serialisierer 2, einen Datengenerator 1, einen Datengenerator 2 und TX-Taktpuffer (CLK-Puffer).
In einer Ausführungsform umfasst der Doppelmodus-Sender/Empfänger 200 Folgendes: einen ersten Leistungsversorgungsknoten, um eine erste Leistungsversorgung, V_DDQ (z. B. 1,2 V oder 1,5 V) zum ersten und zum zweiten unsymmetrischen Vortreiber/Treiber zu liefern; und einen zweiten Leistungsversorgungsknoten, um eine zweite Leistungsversorgung,, V_CC (z. B. 1 V), zum ganzen Sender/Empfänger abgesehen vom ersten und vom zweiten unsymmetrischen Vortreiber/Treiber und Differentialtreiber zu liefern, wobei der Spannungspegel der ersten Leistungsversorgung (z. B. 1,2 V für DDR4 und 1,5 V für GDDR5) höher ist als der Spannungspegel der zweiten Leistungsversorgung (z. B. 1 V).
In einer Ausführungsform umfasst der Doppelmodus-Sender/Empfänger 200 ferner einen Regulierer, der dazu konfiguriert sein kann, einen regulierten Strom vom zweiten Leistungsversorgungsknoten, V_CC, zum Differentialtreiber-Leistungsversorgungsknoten (d. h. zum dritten Leistungsversorgungsknoten), V_S, zu liefern oder eine Vorspannung, VSSHI, für die Hochspannungstoleranz von der ersten Leistungsversorgung, V_DDQ, zu liefern. In einer Ausführungsform verwendet der Doppelmodus-Sender/Empfänger 200 eine existierende Logiksteuerung gemäß dem Logikpegel von Entzerrungsdaten wieder, um den Strompfad von der zweiten Leistungsversorgung, V_CC, zum Reguliererausgang, V_S, zu ermöglichen, der der Differentialtreiber-Leistungsversorgungsknoten ist. In einer solchen Ausführungsform wird eine von Daten abhängige Hochfrequenz-Treiberstromvariation am Sender-Hubsteuerregulierer durch Einspeisen eines von Daten abhängigen Stroms in die Differentialtreiber-Leistungsversorgung, V_S, aufgehoben (hier auch als dritte Leistungsversorgung bezeichnet). Dieses Stromkompensationsschema kann die Größenverringerung der Entkopplungskondensatoren ermöglichen.
In einer Ausführungsform, wenn der erste und der zweite unsymmetrische Vortreiber/Treiber aktiviert werden, dann wird der Differential-Vortreiber/Treiber deaktiviert (d. h. in drei Zustände gesetzt). Hier ist der Strichlinien-Signalpfad der Pfad, wenn der erste und der zweite unsymmetrische Vortreiber/Treiber aktiviert werden (d. h. Signalpfade im zweiten Modus), während der Signalpfad in einer durchgezogenen Linie der Pfad ist, wenn der Differential-Vortreiber/Treiber aktiviert wird (d. h. Signalpfad im ersten Modus). In einer solchen Ausführungsform steuern der erste und der zweite unsymmetrische Vortreiber/Treiber jeweilige Signale OUT_P und OUT_N an den ersten und zweiten Kontaktstellen. In einer Ausführungsform, wenn der erste und der zweite unsymmetrische Vortreiber/Treiber aktiviert werden, werden Daten1 vom Datengenerator 1 und Daten2 vom Datengenerator 2 als Eingaben für den ersten bzw. den zweiten unsymmetrischen Vortreiber/Treiber geliefert. In einer Ausführungsform wenden S2D 1, EQ MUX 1, und die Logik 1 eine Präemphasenentzerrung mit 2 Abgriffen (d. h. Einzelstellungsläufer) auf Daten 1 an, um Datenströme D₁(n) und D₁(n – 1) zum ersten unsymmetrischen Vortreiber/Treiber zu liefern, wobei ”n” eine ganze Zahl ist. In einer solchen Ausführungsform wenden S2D 2, EQ MUX 2, und die Logik 2 eine Präemphasenentzerrung mit 2 Abgriffen (d. h. Einzelstellungsläufer) auf Daten2 an, um Datenströme D₂(n) und D₂(n – 1) zum zweiten unsymmetrischen Vortreiber/Treiber zu liefern, wobei ”n” eine ganze Zahl ist.
In einer Ausführungsform, wenn der Differential-Vortreiber/Treiber aktiviert wird, werden der erste und der zweite unsymmetrische Vortreiber/Treiber deaktiviert. In dieser Ausführungsform wird der durchgezogene Datenpfad anstelle des Strichlinien-Signalpfades genommen. In einer solchen Ausführungsform wird der Datengenerator 2 deaktiviert und der Datengenerator 1 wird verwendet, um Differentialdaten (DData) für S2D, EX MUX und die Logikeinheiten 1 und 2 zu liefern. In einer Ausführungsform wird eine Präemphasenentzerrung höherer Ordnung durch S2D, EX MUX und die Logikeinheiten 1 und 2 für Daten durchgeführt, um den Differential-Vortreiber/Treiber anzusteuern. EQ MUX und die S2D-Logikeinheiten 1 und 2 wenden beispielsweise eine Präemphase mit 3 Abgriffen (d. h. einen Vorläufer und einen Nachläufer) mit Differentialentzerrung an. In dieser Ausführungsform liefert der Serialisierer 1 serialisierte Ausgaben D(n) und D(n – 1) als erste Eingabe in den Differential-Vortreiber/Treiber, während der Serialisierer 2 serialisierte Ausgaben D(n) und D(n + 1) als zweite Eingabe in den Differential-Vortreiber/Treiber liefert.
In einer Ausführungsform arbeiten der erste und der zweite unsymmetrische Vortreiber/Treiber mit einer ersten Leistungsversorgung V_DDQ während der Differential-Vortreiber und der Rest der Schaltungen mit einer zweiten Leistungsversorgung V_CC arbeiten, wobei die erste Leistungsversorgung einen Spannungspegel aufweist, der höher ist als der Spannungspegel der zweiten Leistungsversorgung. In einer solchen Ausführungsform geben der erste und der zweite unsymmetrische Treiber ein Signal mit höherem Hub aus als der Signalhub des Differentialtreibers. In einer Ausführungsform liefert der Regulierer regulierte Spannungen V_S und V_SSHI für den Differentialtreiber bzw. die unsymmetrischen Vortreiber/Treiber. In einer Ausführungsform, wenn der Differentialtreiber deaktiviert wird, werden einige seiner Transistoren durch V_SSHI vorgespannt, um sie vor einer elektrischen Überlastung (EOS) von der ersten Leistungsversorgung zu schützen. In einer Ausführungsform, wenn der erste und der zweite unsymmetrische Vortreiber/Treiber deaktiviert werden, werden einige seiner Transistoren durch VSSHI vorgespannt, um sie vor einer potentiellen EOS von der ersten Leistungsversorgung zu schützen.
In einer Ausführungsform liefert die Takteinheit einen Sendertakt (TX CLK) und einen Empfängertakt (RX CLK). In einer Ausführungsform umfasst die Takteinheit einen Phasenregelkreis (PLL), einen Verzögerungsregelkreis (DLL), einen Frequenzmultiplizierer (Mult.) und Phaseninterpolatoren (PIs) (z. B. vier PIs). In einer Ausführungsform ist der PLL ein LC-PLL (Induktor-Kondensator-PLL). In anderen Ausführungsformen können andere Typen von PLLs verwendet werden. In einer Ausführungsform ist die Ausgabe aus dem Frequenzmultiplizierer die Taktquelle der Sender und jeder PI erzeugt das Taktsignal für seinen entsprechenden Empfänger. In diesem Beispiel sind vier Bahnen als Bahn[0] bis Bahn [3] gezeigt. Jede Bahn umfasst einen Doppelmodus-Sender/Empfänger. Hier befinden sich der Doppelmodus-TX 201 und Doppelmodus-RX 202 in der Bahn[0]. Die mit ”TX CLK” und ”RX CLK” bezeichneten Blöcke umfassen eine Tastverhältniskorrektur und Taktpuffer, die Tclk und Rclk zu ihrem jeweiligen Sender und Empfänger liefern. Der Doppelmodus-RX 202 umfasst einen Doppelmodus-Empfänger, der Daten von TL1 und TL2 empfängt und Rdata für die Stromabwärtsverarbeitung erzeugt.
3 stellt eine Schaltungsebenenarchitektur 300 der Doppelmodus-Sender/Empfänger-Treiber gemäß einer Ausführungsform der Offenbarung dar. Es wird darauf hingewiesen, dass jene Elemente von 3 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht darauf begrenzt sind.
In einer Ausführungsform sind alle Transistoren in der Architektur 300 Transistoren mit dünnem Gateoxid. In einer Ausführungsform wird eine Hochspannungstoleranz durch Kaskodenvorrichtungen und Vorsehen einer geeigneten Gatevorspannung ermöglicht, um die Spannungsdifferenz zwischen beliebigen zwei Anschlüssen des Gates, der Source und des Drain der Transistoren zu begrenzen. In einer Ausführungsform wird ein Abschluss unter Verwendung von nur aktiven Vorrichtungen implementiert, um die Fläche und die Kontaktstellenkapazität zu verringern. Hier stellen Hochsetz-, Herabsetz- und Entzerrungsschalter-NMOS-Vorrichtungen im Differentialtreiber die Abschlussschaltungen für den Differentialsendermodus mit kleinem Hub dar. Erste Hochsetz-(PU) und erste Herabsetz-(PD)Treiber stellen die Abschlussschaltung für den unsymmetrischen Sendermodus mit großem Hub dar. In diesem Beispiel sind 64 Einheitszweige eines ersten PU-Vortreibers, ersten PD-Vortreibers, ersten PU-Treibers und ersten PD-Treibers gezeigt; und 32 Einheitszweige eines Differentialtreibers sind gezeigt. Signale in 3, die als ”Signal1/Signal2” bezeichnet sind, z. B. V_DDQ/D_PU, beziehen sich auf Signale, die geliefert werden, wenn der Differentialtreiber aktiviert ist und wenn der erste bzw. der zweite unsymmetrische Treiber aktiviert sind. Wenn beispielsweise der Differentialtreiber aktiviert ist, dann wird das Signal1 zu den Vorrichtungen geliefert, und wenn der erste und der zweite unsymmetrische Treiber aktiviert sind, dann wird das Signal2 zu den Vorrichtungen geliefert.
In einer Ausführungsform umfasst der erste PU-Treiber Vorrichtungen vom p-Typ MP1, MP2, MP3 und MP4; und eine Vorrichtung vom n-Typ MNN1. In einer Ausführungsform sind MP1, MP3 und MNN1 in Reihe gekoppelt, so dass der Sourceanschluss von MP1 mit der ersten Leistungsversorgung V_DDQ gekoppelt ist, während der Sourceanschluss von MNN1 mit der ersten Kontaktstelle (die das Signal OUT_P liefert) gekoppelt ist. In einer Ausführungsform ist MNN1 ein als Diode verbundener Transistor, da MP3 so vorgespannt ist, dass er eingeschaltet ist, was im Triodenbereich liegt. In einer solchen Ausführungsform ist der Gateanschluss von MP3 durch entweder V_S oder V_SSHI (in Abhängigkeit davon, ob der Differentialtreiber eingeschaltet ist oder der erste und der zweite unsymmetrische Treiber eingeschaltet sind) vorgespannt. Hier sind MP3 und MP4 Kaskodenvorrichtungen, die in ihren Triodenbereichen arbeiten und eine Hochspannungstoleranz für die Konstruktion schaffen. In einer Ausführungsform wird V_S oder V_SSHI durch den Regulierer erzeugt. In einer Ausführungsform bilden MP3, MP4 und MNN1 zusammen den Linearisierungswiderstand für den PU-Abschluss.
In einer Ausführungsform werden PU-Daten D_PU (z. B. im Bereich von 0,2 V bis 1,2 V) durch den ersten PU-Vortreiber zu den Ansteuertransistoren MP und MP2 geliefert. In einer Ausführungsform, wenn der Differentialtreiber aktiviert ist, werden die Gateanschlüsse von MP1 und MP2 durch V_DDQ angesteuert, um den ersten PU-Treiber auszuschalten, während die Gateanschlüsse von MP3 und MP4 durch V_S für Hochspannungstoleranz angesteuert werden. In einer Ausführungsform, wenn der Differentialtreiber deaktiviert ist und der erste und der zweite unsymmetrische Treiber aktiviert sind, dann werden die Gateanschlüsse von MP1 und MP2 durch D_PU angesteuert, während die Gateanschlüsse von MP3 und MP4 durch VSSHI (z. B. 0,2 V) für Hochspannungstoleranz angesteuert werden.
In einer Ausführungsform umfasst der erste PD-Treiber Vorrichtungen vom n-Typ MN1, MN2, MN3 und MN4; und eine Vorrichtung vom p-Typ MPP1. In einer Ausführungsform sind MN1, MN3 und MPP1 in Reihe gekoppelt, so dass der Sourceanschluss von MN1 mit Masse gekoppelt ist, während der Sourceanschluss von MPP1 mit der ersten Kontaktstelle (die das Signal OUT_P liefert) gekoppelt ist. In einer Ausführungsform ist MPP1 ein als Diode verbundener Transistor, da MN3 so vorgespannt ist, dass er eingeschaltet ist, wer sich im Triodenbereich befindet. In einer solchen Ausführungsform ist der Gateanschluss von MN3 durch V_CC (d. h. die zweite Leistungsversorgung, z. B. 1 V) vorgespannt. Hier sind MN3 und MN4 Kaskodenvorrichtungen, die in ihren Triodenbereichen arbeiten, die eine Hochspannungstoleranz für die Konstruktion schaffen. In einer Ausführungsform bilden MN3, MN4 und MPP1 zusammen den Linearisierungswiderstand für den PD-Abschluss.
In einer Ausführungsform werden PD-Daten D_PD (z. B. im Bereich von 0 V bis 1 V) durch den ersten PD-Vortreiber zu den Ansteuertransistoren MN1 und MN2 geliefert. In einer Ausführungsform, wenn der Differentialtreiber aktiviert ist, werden die Gateanschlüsse von MN1 und MN2 durch Masse (gnd) angesteuert, um den PD-Treiber auszuschalten, während die Gateanschlüsse von MN3 und MN4 durch V_CC für Hochspannungstoleranz angesteuert werden. In einer Ausführungsform, wenn der Differentialtreiber deaktiviert ist und der erste und der zweite unsymmetrische Treiber aktiviert sind, dann werden die Gateanschlüsse von MN1 und MN2 durch D_PD angesteuert, während die Gateanschlüsse von MN3 und MN4 durch V_CC (z. B. 1 V) für Hochspannungstoleranz angesteuert werden. In einer Ausführungsform ermöglichen unabhängige PU- und PD-Steuerungen, dass sowohl der erste als auch der zweite unsymmetrische Treiber die Anforderungen für verschiedene E/A-Schnittstellenstandards erfüllen, einschließlich Abschlusswert, Linearität, Gegentaktanpassung und Hubanforderungen.
Zwei Diagramme sind in 3 gezeigt, die einen sehr linearen Abschlusswiderstand von den ersten PU- und PD-Treibern darstellen. Das Diagramm auf der linken Seite zeigt den Gleichstrom (I_DC), der an der ersten Kontaktstelle gemessen wird, für die ersten PD- und PU-Treiber, wenn die Ausgangsspannung an der ersten Kontaktstelle sich ändert. Das Diagramm auf der rechten Seite zeigt den Abschlusswiderstand (in Ohm) des ersten unsymmetrischen Treibers, wenn sich die Ausgangsspannung an der ersten Kontaktstelle ändert. In diesem Diagramm liegt während des Ausgangsbetriebsspannungsbereichs des ersten Treibers von 0,6 V bis 1,15 V die Abschlusswiderstandsvariation innerhalb 10%.
Es bestehen mehrere technische Effekte der ersten PU- und PD-Treiber. Die komplementären P/N-Trioden und Dioden-gekoppelten Vorrichtungen ermöglichen beispielsweise eine Widerstandslinearisierung ohne zusätzliche Vorspannung für Hochspannungstoleranz; die Fläche und die Metallleitung werden gegenüber herkömmlichen passiven Abschlussschemen verringert; die Widerstandsprozessvariation wird verringert; und die Kapazität an der ersten und der zweite Kontaktstelle wird verringert.
In einer Ausführungsform umfasst der erste PU-Vortreiber Vorrichtungen vom p-Typ MPu1, MPu2 und MPu3; Vorrichtungen vom n-Typ MNu1, MNu2, MNu3 und MNu4; und zwei Inverter i1 und i2. In einer Ausführungsform werden die Inverter i1 und i2 durch V_CC (d. h. die zweite Leistungsversorgung) gespeist. Wenn der erste unsymmetrische Treiber aktiviert wird, dann empfängt der Inverter i1 Daten D_FD, die als Daten D_PU zum ersten PU-Treiber geliefert werden. In dieser Ausführungsform wird der Gateanschluss von MNu2 durch V_CC vorgespannt, die Sourceanschlüsse von MPu1 und MPu2 werden durch V_DDQ vorgespannt und die Sourceanschlüsse von MNu2 und MNu4 werden durch VSSHI vorgespannt. In einer Ausführungsform, wenn der Differentialtreiber aktiviert wird, wird der Gateanschluss von MPu1 mit V_CC durch MPu3 gekoppelt, um MPu1 auszuschalten, indem V_DDQ – V_CC < |V_TP| (d. h. die Schwellenspannung des PMOS mit dünnem Gateoxid) angenommen wird. In einer Ausführungsform implementieren die Transistoren MPu1, MPu2, MNu1, MNu2 und MNu2 und MNu4; und der Inverter i2 zusammen einen Kaskodenpegelumsetzer (LS), der eine Hochspannungstoleranz unter Verwendung von nur Vorrichtungen mit dünnem Gateoxid ermöglicht. Hier sind MNu1 und MNu2 Kaskodenvorrichtungen.
In einer Ausführungsform umfasst der erste PD-Vortreiber eine Kette von Invertern (inv1, inv2 und inv3), die eine Eingabe in den ersten PD-Treiber liefern und die Verzögerung des ersten PU-Vortreibers anpassen. In einer Ausführungsform werden die Inverter durch die zweite Leistungsversorgung V_CC gespeist. In einer Ausführungsform empfängt inv1 V_CC (wenn der Differentialtreiber aktiviert ist) oder D_FD (wenn der erste und der zweite unsymmetrische Treiber aktiviert sind) und liefert gnd oder D_PD zum ersten PD-Treiber. In einer Ausführungsform umfasst der Regulierer einen Verstärker (AMP), der durch die zweite Leistungsversorgung V_CC gespeist wird und V_S oder V_SSH1 gemäß der Referenzspannung V_REF erzeugt, wobei C_D ein Entkopplungskondensator ist. In anderen Ausführungsformen können andere Implementierungen für den Regulierer verwendet werden.
In einer Ausführungsform steuert der Differentialtreiber eine Differentialausgabe an der ersten bzw. der zweiten Kontaktstelle an (d. h. Differentialsignale OUT_P und OUT_N). In einer Ausführungsform umfasst der Differentialtreiber Vorrichtungen vom n-Typ MN11, MN12, MN13, MN14, MN15, MN16, MN17 und MN18; und einen Gleichtaktkondensator C_CM, wie gezeigt. Hier sind MN11 und MN12 Hochsetzvorrichtungen; MN13 und MN14 sind Herabsetzvorrichtungen; MN15 und MN16 sind immer eingeschaltet, wenn der Differentialtreiber aktiviert ist; MN17 und MN18 sind Entzerrungsschalter, um eine Differentialentzerrung mit den Hochsetz- und Herabsetzvorrichtungen an den Signalen OUT_P und OUT_N durchzuführen. In einer Ausführungsform, wenn der Differentialtreiber deaktiviert ist, werden MN13 und MN14 mit V_CC vorgespannt und werden zu Kaskodenvorrichtungen für Hochspannungstoleranz und MN15 und MN16 werden mit Masse vorgespannt, um die Herabsetzpfade auszuschalten. In einer Ausführungsform werden MN17 und MN18 durch D_SW gesteuert, wenn der Differentialtreiber aktiviert ist, ansonsten werden die Gateanschlüsse von MN17 und MN18 mit VSSHI gekoppelt, wenn der erste und der zweite unsymmetrische Treiber aktiviert sind. In einer Ausführungsform, wenn der Differentialtreiber aktiviert ist, empfängt er Daten D_P und D_N. In einer Ausführungsform, wenn der Differentialtreiber deaktiviert ist, empfängt er Signale V_SSHI, V_CC und gnd, wie gezeigt. In einer Ausführungsform, wenn der Sender/Empfänger sich im Differentialempfängermodus befindet, ist der Differentialtreiber konfiguriert, wie in 5A–B gezeigt.
4 stellt eine Schaltung 400 mit Senderentzerrungssteuerung und Stromkompensation gemäß einer Ausführungsform der Offenbarung dar. Es wird darauf hingewiesen, dass jene Elemente von 4 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in einer Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht darauf begrenzt sind.
Die Schaltung 400 stellt einen konfigurierbaren Logikblock, der verwendet wird, um die Entzerrungslogikfunktionen mit Differentialpräemphase zu implementieren, gemäß einer Ausführungsform dar. In einer Ausführungsform umfasst die Schaltung 400 die Implementierung des EQ MUX 1, der Logik 1 und der Serialisierer 1 von 1, die Signaleingaben in den Differentialtreiber vorsehen. In einer Ausführungsform werden die Funktionalitäten von EQ MUX 1 und der Logik 1 durch die parallelen Kaskoden-CMOS-Schaltungen fundiert, die UND-, PUFFER-(BUF) und XNOR-Funktionen mit im Wesentlichen angepassten Verzögerungen verwirklichen, um 2:1 Serialisierer-Zeitsteuereinschränkungen zu erfüllen. Die UND/BUF- und XNOR-Schaltungen sind in 4 gemäß einer Ausführungsform gezeigt. Hier gibt der Balken über dem Signalnamen oder der Logikfunktion ein Inverses an.
Da diese Logikschaltungen, die vor den 2:1-Serialisierern angeordnet sind, auf dem Signalfluss basieren, sind die Datenbezeichnungen mit tiefgestelltem Index hervorgehoben durch ”E”, ”O”, oder ”E/O”, was einen ”geraden”, ”ungeraden” bzw. ”geraden oder ungeraden” Datenstrom bedeutet. Die Logikwahrheitstabelle in 4 zeigt die Logikbeziehung zwischen den Eingängen und dem Ausgang dieser Kaskoden-CMOS-Schaltungen auf der Basis des Entzerrungsfreigabesignals EQ_EN. Der XNOR-Ausgang kann auf VSS (d. h. die Massespannung der Schaltung) gesetzt werden, indem der S2D-Ausgang von D_o(n – 1) und D_E(n – 1) auf die Masse gezwungen wird, wie in 4 gezeigt. In der UND/BUF-Schaltung wird ein Steuersignal FD_EN verwendet, um diese Logikfunktion zwischen dem UND-Gatter und dem PUFFER umzuschalten. Da in einer Ausführungsform der erste und der zweite Treiber unsymmetrisch sind, ist ihre Entzerrungslogikfunktionalität vom Differentialtreiber verschieden. In einer Ausführungsform schafft das FD_EN-Signal die Umkonfigurierbarkeit der Kaskodenlogik, um sowohl unsymmetrische als auch Differentialentzerrungen zu unterstützen.
Wenn FD_EN = 1, unterstützt die Logik die Entzerrung des ersten und des zweiten Treibers. Wenn FD_EN = 0, unterstützt die Logik die Differentialtreiberentzerrung. In einer Ausführungsform kann jede NMOS-Vorrichtung in jedem Differentialtreiber-Einheitszweig durch das 'TERM'-Signal ausschalten. Wenn beispielsweise TERM = 1, wird der Differentialtreiber-Einheitszweigeingang durch das Signal vom Serialisierer und Vortreiber gesteuert (d. h. dieser Einheitszweig ist eingeschaltet). Wenn TERM = 0, werden die NMOS-Vorrichtungen im Differentialtreiber-Einheitszweig alle ausgeschaltet (d. h. dieser Einheitszweig wird in drei Zustande oder in den Zustand mit hoher Impedanz gesetzt). In einer Ausführungsform kann durch individuelles Ein- oder Ausschalten jedes Differentialtreiberzweigs mit einer externen Ausrüstung (z. B. außerhalb des Chips) der ganze Sender/Empfänger-Abschluss im Differentialtreiber auf einen gewünschten Wert kalibriert werden.
Auf der Basis des Senderabschluss-Kalibrierungsergebnisses können Entzerrungskoeffizienten durch EQ_EN mit jedem Senderdatenpfadabschnitt, der jedem Differentialtreiber-Einheitszweig entspricht, gemäß einer Ausführungsform zweckmäßig festgelegt werden. Wenn beispielsweise ”N” Einheitszweige für den Senderabschluss eingeschaltet werden müssen und ”a” Zweige von Differentialtreiberzweigen durch ihre Logikabschnitte mit EQ_EN = 1 gesteuert werden, dann sind die Entzerrungskoeffizienten 0,5·a/N.
Der Differentialtreiber-Stromverbrauch (I_Driver) hängt von Daten ab und steht mit den Entzerrungskoeffizienteneinstellungen in Beziehung. Wie in 4 gezeigt, ist im Datenübergangzustand der Treiberstromverbrauch höher als jener in den Nicht-Datenübergangszuständen. Dieser von Daten abhängige Treiberstrom gibt das selbstinduzierte Hochfrequenzrauschen an der Treiberversorgung V_S, die der Reguliererausgang ist, wieder. Gewöhnlich muss sich der Regulierer auf einen riesigen Entkopplungskondensator, C_D, verlassen, um die Auswirkung dieses selbstinduzierten Rauschens auf V_S zu minimieren, da die Stromvariation ΔI = C_D·(dV_S/dt) ist.
In einer Ausführungsform wird ein von Daten abhängiges Stromkompensationsschema verwendet, um das Problem aufgrund der Hochfrequenz-Treiberstromvariation am Reguliererausgang V_S zu milder. Da die Stromvariation (ΔI) aufritt, sobald der Eingang des Entzerrungsschalters (d. h. die Vorrichtungseinstellung, die zwischen OUT_P und OUT_N sitzt) umschaltet, und die Variationsamplitude zu den Entzerrungskoeffizienten (0,5·a/N) proportional ist, wird das Entzerrungsschalter-Eingangssignal gemäß einer Ausführungsform wiederverwendet, um den PMOS-Schalter 'SWc' für den Kompensationsstrom (I_COM) in jedem Treiberzweig zu aktivieren. In einer solchen Ausführungsform unterstützt der Regulierer den Gleichstrom I_REG, der der minimale erforderliche Treiberstrom ist, wie in 4 gezeigt, und irgendein zusätzlicher Strom aufgrund von Datenübergangszuständen wird durch die Kompensationsströme von den ”a” Treiberzweigen geboten, die durch D_SW gesteuert werden. Vom Reguliererstandpunkt wird die Stromvariation aufgrund des Kompensationsstroms viel kleiner, so dass die Entkopplungskondensator-Anforderung gemäß einer Ausführungsform entsprechend niedriger wird. Dieses Kompensationsschema kann die Reguliererausgangskondensatorgröße um mindestens 50% verringern. In einer Ausführungsform kann die Stärke von I_COM durch einen 5-Bit-Auflösungsstrom-DAC (Digital-Analog-Umsetzer) eingestellt werden, um die Aufhebung des von Daten abhängigen selbstinduzierten Rauschens zu optimieren. In einer Ausführungsform weisen S2D 2, EQ MUX 2, die Logik 2 und der Serialisierer 2 dieselben Schaltungslockdetails auf, wie in 4 gezeigt. Einige Unterschiede sind: D_O(n – 1) und D_E(n – 1) sind durch D_O(n + 1) und D_E(n + 1) ersetzt; der erste Vortreiber und der erste Treiber sind durch den zweiten Vortreiber und zweiten Treiber ersetzt, ”a” und ”N/2 – a” sind durch ”b” und ”N/2 – b” ersetzt.
5A stellt ein System 500 mit Sender- und Empfängermodi der Differentialtreiber-Konfigurationen mit Gleichstromkopplung gemäß einer Ausführungsform der Offenbarung dar. 5B stellt ein System 520 mit Sender- und Empfängermodi der Differentialtreiber-Konfigurationen mit Wechselstromkopplung gemäß einer Ausführungsform der Offenbarung dar. Es wird darauf hingewiesen, dass jene Elemente von 5A–B mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht darauf begrenzt sind.
In 5A umfasst der Differentialtreiber ”Y” identische Einheitszweige; ”N” Zweige sind eingeschaltet; ”Y – N” Zweige sind ausgeschaltet; ”N” ist geringer als oder gleich ”Y”, wobei ”Y” und ”N” ganze Zahlen sind. In einer Ausführungsform ist jeder Zweig ein vollständiger NMOS-Gegentakt-Differentialspannungsmodustreiber mit niedrigem Hub. In einer Ausführungsform sind NMOS-Entzerrungsschalter zwischen den komplementären Differentialausgängen jedes Treiberzweigs angeordnet. In einer Ausführungsform sind sowohl Gegentakt- als auch Entzerrungsschaltervorrichtungen Teile des Senderabschlusses. In einer Ausführungsform mit einem Gleichstrom-gekoppelten Kanal können die ”N” Entzerrungsschalterzweige als Differentialempfängerabschluss im Empfängermodus eingeschaltet werden und Y Zweige (z. B. 32 Zweige) der Gegentaktvorrichtungen werden ausgeschaltet (d. h. in drei Zustände gesetzt), wie in 5A gezeigt. Mit einem Wechselstromgekoppelten Kanal (über Kondensatoren C_AC1 und C_AC2), wie in 5B gezeigt, können die (N – 2) Entzerrungsschalterzweige als Differentialempfängerabschluss im Empfängermodus eingeschaltet werden und ein Zweig der Gegentaktvorrichtungen kann eingeschaltet werden, um die Empfänger-Gleichtaktspannungserzeugung zu unterstützen.
6 ist eine intelligente Vorrichtung oder ein Computersystem oder ein SoC (System auf einem Chip) mit dem Doppelmodus-Sender/Empfänger gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 6 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht darauf begrenzt sind.
6 stellt ein Blockdiagramm einer Ausführungsform einer mobilen Vorrichtung dar, in der Schnittstellen-Verbindungselemente mit flacher Oberfläche verwendet werden könnten. In einer Ausführungsform stellt die Rechenvorrichtung 1600 eine mobile Rechenvorrichtung wie z. B. ein Rechen-Tablet, ein Mobiltelefon oder ein Smartphone, einen drahtlos fähigen elektronischen Leser oder eine andere drahtlose mobile Vorrichtung dar. Selbstverständlich sind bestimmte Komponenten im Allgemeinen gezeigt und nicht alle Komponenten einer solchen Vorrichtung sind in der Rechenvorrichtung 1600 gezeigt.
In einer Ausführungsform umfasst die Rechenvorrichtung 1600 eine Vorrichtung eines ersten Prozessors 1610 mit einem mit Bezug auf Ausführungsformen beschriebenen Doppelmodus-Sender/Empfänger. Andere Blöcke der Rechenvorrichtung 1600 können auch eine Vorrichtung mit einem mit Bezug auf Ausführungsformen beschriebenen Doppelmodus-Sender/Empfänger umfassen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzschnittstelle innerhalb 1670 wie z. B. eine drahtlose Schnittstelle umfassen, so dass eine Systemausführungsform in eine drahtlose Vorrichtung, beispielsweise ein Mobiltelefon oder einen persönlichen digitalen Assistenten, eingegliedert sein kann.
In einer Ausführungsform kann der Prozessor 1610 (und der Prozessor 1690) eine oder mehrere physikalische Vorrichtungen wie z. B. Mikroprozessoren, Anwendungsprozessoren, Microcontroller, programmierbare Logikvorrichtungen oder andere Verarbeitungsmittel umfassen. Der Prozessor 1690 kann optional sein. Die Verarbeitungsoperationen, die vom Prozessor 1610 durchgeführt werden, umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf dem Anwendungen und/oder Vorrichtungsfunktionen ausgeführt werden. Die Verarbeitungsoperationen umfassen Operationen in Bezug auf E/A (Eingabe/Ausgabe) mit einem menschlichen Benutzer oder mit anderen Vorrichtungen, Operationen in Bezug auf das Leistungsmanagement und/oder Operationen in Bezug auf die Verbindung der Rechenvorrichtung 1600 mit einer anderen Vorrichtung. Die Verarbeitungsoperationen können auch Operationen in Bezug auf Audio-E/A und/oder Anzeige-E/A umfassen.
In einer Ausführungsform umfasst die Rechenvorrichtung 1600 ein Audiountersystem 1620, das Hardware- (z. B. Audiohardware und Audioschaltungen) und Software- (z. B. Treiber, Codecs) Komponenten darstellt, die mit dem Schaffen von Audiofunktionen für die Rechenvorrichtung verbunden sind. Die Audiofunktionen können eine Lautsprecher- und/oder Kopfhörerausgabe sowie Mikrophoneingabe umfassen. Vorrichtungen für solche Funktionen können in die Rechenvorrichtung 1600 integriert sein oder mit der Rechenvorrichtung 1600 verbunden sein. In einer Ausführungsform wirkt ein Benutzer mit der Rechenvorrichtung 1600 durch Liefern von Audiobefehlen zusammen, die vom Prozessor 1610 empfangen und verarbeitet werden.
Das Anzeigeuntersystem 1630 stellt Hardware- (z. B. Anzeigevorrichtungen) und Software-(z. B. Treiber)Komponenten dar, die eine visuelle und/oder taktile Anzeige für einen Benutzer vorsehen, um mit der Rechenvorrichtung 1600 zusammenzuwirken. Das Anzeigeuntersystem 1630 umfasst eine Anzeigeschnittstelle 1632, die den speziellen Bildschirm oder die Hardwarevorrichtung umfasst, die verwendet wird, um für den Benutzer eine Anzeige bereitzustellen. In einer Ausführungsform umfasst die Anzeigeschnittstelle 1632 eine Logik separat vom Prozessor 1610, um mindestens eine gewisse Verarbeitung in Bezug auf die Anzeige durchzuführen. In einer Ausführungsform umfasst das Anzeigeuntersystem 1630 eine Berührungsbildschirm-(oder eine Berührungsfeld-)Vorrichtung, die sowohl Ausgabe als auch Eingabe für einen Benutzer bereitstellt.
Eine E/A-Steuereinheit 1640 stellt Hardwarevorrichtungen und Softwarekomponenten in Bezug auf die Zusammenwirkung mit einem Benutzer dar. Die E/A-Steuereinheit 1640 ist betriebsfähig, um Hardware zu managen, die ein Teil des Audiountersystems 1620 und/oder des Anzeigeuntersystems 1630 ist. Außerdem stellt die E/A-Steuereinheit 1640 einen Verbindungspunkt für zusätzliche Vorrichtungen dar, die mit der Rechenvorrichtung 1600 verbinden, durch die ein Benutzer mit dem System zusammenwirken könnte. Vorrichtungen, die an der Rechenvorrichtung 1600 angebracht werden können, könnten beispielsweise Mikrophonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen oder andere E/A-Vorrichtungen für die Verwendung mit spezifischen Anwendungen wie z. B. Kartenlesern oder anderen Vorrichtungen umfassen.
Wie vorstehend erwähnt, kann die E/A-Steuereinheit 1640 mit dem Audiountersystem 1620 und/oder dem Anzeigeuntersystem 1630 zusammenwirken. Die Eingabe durch ein Mikrophon oder eine andere Audiovorrichtung kann beispielsweise eine Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 1600 vorsehen. Außerdem kann eine Audioausgabe anstelle von oder zusätzlich zur Anzeigeausgabe bereitgestellt werden. Wenn das Anzeigeuntersystem 1630 in einem anderen Beispiel einen Berührungsbildschirm umfasst, kann die Anzeigevorrichtung auch als Eingabevorrichtung wirken, die zumindest teilweise durch die E/A-Steuereinheit 1640 gemanagt werden kann. Es können auch zusätzliche Tasten oder Schalter an der Rechenvorrichtung 1600 vorhanden sein, um E/A-Funktionen vorzusehen, die von der E/A-Steuereinheit 1640 gemanagt werden.
In einer Ausführungsform managt die E/A-Vorrichtung 1640 Vorrichtungen wie z. B. Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder eine andere Hardware, die in der Rechenvorrichtung 1600 enthalten sein kann. Die Eingabe kann ein Teil einer direkten Benutzerzusammenwirkung sowie das Vorsehen einer Umgebungseingabe in das System sein, um seine Operationen (wie z. B. Filtern für Rauschen, Einstellen von Anzeigen für Helligkeitsdetektion, Anwenden eines Blitzes für eine Kamera oder andere Merkmale) zu beeinflussen.
In einer Ausführungsform umfasst die Rechenvorrichtung 1600 ein Leistungsmanagement 1650, das die Batterieleistungsnutzung, die Aufladung der Batterie und Merkmale in Bezug auf einen Leistungssparbetrieb managt. Das Speicheruntersystem 1660 umfasst Speichervorrichtungen zum Speichern von Informationen in der Rechenvorrichtung 1600. Der Speicher kann nichtflüchtige (der Zustand ändert sich nicht, wenn die Leistung für die Speichervorrichtung unterbrochen wird) und/oder flüchtige (der Zustand ist unbestimmt, wenn die Leistung für die Speichervorrichtung unterbrochen wird) Speichervorrichtungen umfassen. Das Speicheruntersystem 1660 kann Anwendungsdaten, Benutzerdaten, Musik, Photos, Dokumente oder andere Daten sowie Systemdaten (ob langfristig oder vorübergehend) in Bezug auf die Ausführung der Anwendungen und Funktionen der Rechenvorrichtung 1600 speichern.
Elemente von Ausführungsformen sind auch als maschinenlesbares Medium (z. B. Speicher 1660) zum Speichern der computerausführbaren Befehle (z. B. Befehle zum Implementieren von beliebigen anderen hier erörterten Prozessen) vorgesehen. Das maschinenlesbare Medium (z. B. Speicher 1600) kann umfassen, ist jedoch nicht begrenzt auf einen Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, einen Phasenänderungsspeicher (PCM) oder andere Typen von maschinenlesbaren Medien, die zum Speichern von elektronischen oder computerausführbaren Befehlen geeignet sind. Ausführungsformen der Offenbarung können beispielsweise als Computerprogramm (z. B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z. B. einem Server) zu einem anfordernden Computer (z. B. einem Client) über Datensignale über eine Kommunikationsverbindung (z. B. ein Modem oder eine Netzverbindung) übertragen werden kann.
Die Konnektivität 1670 umfasst Hardwarevorrichtungen (z. B. drahtlose und/oder verdrahtete Verbindungselemente und Kommunikationshardware) und Softwarekomponenten (z. B. Treiber, Protokollstapel), um zu ermöglichen, dass die Rechenvorrichtung 1600 mit externen Vorrichtungen kommuniziert. Die Rechenvorrichtung 1600 könnte separate Vorrichtungen wie z. B. andere Rechenvorrichtungen, drahtlose Zugangspunkte oder Basisstationen sowie Peripheriegeräte wie z. B. Headsets, Drucker oder andere Vorrichtungen sein.
Die Konnektivität 1670 kann mehrere verschiedene Typen von Konnektivität umfassen. Zur Verallgemeinerung ist die Rechenvorrichtung 1600 mit einer zellularen Konnektivität 1672 und drahtlosen Konnektivität 1674 dargestellt. Die zellulare Konnektivität 1672 bezieht sich im Allgemeinen auf die zellulare Netzkonnektivität, die durch drahtlose Träger bereitgestellt wird, wie z. B. über GSM (globales System für Mobilkommunikationen) oder Variationen oder Ableitungen, CDMA (Codemehrfachzugriff) oder Variationen oder Ableitungen, TDM (Zeitmultiplexen) oder Variationen oder Ableitungen oder andere zellulare Dienststandards bereitgestellt. Die drahtlose Konnektivität (oder die drahtlose Schnittstelle) 1674 bezieht sich auf die drahtlose Konnektivität, die nicht zellular ist, und kann persönliche Netze (z. B. Bluetooth, Nahfeld usw.) lokale Netze (z. B. Wi-Fi) und/oder weiträumige Netze (z. B. WiMax) oder andere drahtlose Kommunikationen umfassen.
Die peripheren Verbindungen 1680 umfassen Hardware-Schnittstellen und Verbindungselemente sowie Softwarekomponenten (z. B. Treiber, Protokollstapel), um periphere Verbindungen herzustellen. Selbstverständlich könnte die Rechenvorrichtung 1600 sowohl eine periphere Vorrichtung (”zu” 1682) zu anderen Rechenvorrichtungen sein sowie periphere Vorrichtungen (”von” 1684), die damit verbunden sind, aufweisen. Die Rechenvorrichtung 1600 weist üblicherweise ein ”Kopplungs”-Verbindungselement zum Verbinden mit anderen Rechenvorrichtungen für Zwecke wie z. B. Managen (z. B. Herunterladen und/oder Hochladen, Ändern, Synchronisation) Inhalt auf der Rechenvorrichtung 1600 auf. Außerdem kann ein Kopplungsverbindungselement ermöglichen, dass die Rechenvorrichtung 1600 mit bestimmten Peripheriegeräten verbindet, die ermöglichen, dass die Rechenvorrichtung 1600 die Inhaltsausgabe beispielsweise zu audiovisuellen oder anderen Systemen steuert.
Zusätzlich zu einem firmeneigenen Kopplungsverbindungselement oder einer anderen firmeneigenen Verbindungshardware kann die Rechenvorrichtung 1600 periphere Verbindungen 1680 über übliche oder Standardbasis-Verbindungselemente herstellen. Übliche Typen können ein Verbindungselement eines universellen seriellen Busses (USB) (das irgendeine von einer Anzahl von verschiedenen Hardwareschnittstellen umfassen kann), Anzeigeanschluss, einschließlich Minianzeigeanschluss (MDP), hochauflösende Multimedia-Schnittstelle (HDMI), Firewire oder andere Typen umfassen.
Die Bezugnahme in der Patentbeschreibung auf ”eine Ausführungsform”, ”eine einzelne Ausführungsform”, einige Ausführungsformen” oder ”andere Ausführungsformen” bedeutet, dass ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft, die in Verbindung mit den Ausführungsformen beschrieben ist, in zumindest einigen Ausführungsformen, aber nicht notwendigerweise allen Ausführungsformen enthalten ist. Die verschiedenen Erscheinungen ”einer Ausführungsform”, ”einer einzelnen Ausführungsform” oder ”einiger Ausführungsformen” beziehen sich nicht notwendigerweise alle auf dieselben Ausführungsformen. Wenn die Patentbeschreibung angibt, dass eine Komponente, ein Merkmal, eine Struktur oder eine Eigenschaft enthalten sein ”kann”, ”dürfte” oder ”könnte”, muss diese spezielle Komponente, dieses spezielle Merkmal, diese spezielle Struktur oder diese spezielle Eigenschaft nicht enthalten sein. Wenn die Patentbeschreibung oder der Anspruch auf ”ein” Element Bezug nimmt, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn die Patentbeschreibung oder die Ansprüche sich auf ”ein zusätzliches” Element beziehen, schließt dies nicht aus, dass mehr als eines des zusätzlichen Elements vorhanden ist.
Ferner können die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften in irgendeiner geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Eine erste Ausführungsform kann beispielsweise mit einer zweiten Ausführungsform kombiniert werden, wo immer die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften, die den zwei Ausführungsformen zugeordnet sind, sich nicht gegenseitig ausschließen.
Außerdem können gut bekannte Leistungs-/Masse-Verbindungen mit integrierten Schaltungschips (IC-Chips) und anderen Komponenten innerhalb der dargestellten Figuren der Einfachheit der Erläuterung und Erörterung halber und um die Offenbarung nicht unklar zu machen, gezeigt oder nicht gezeigt sein. Ferner können Anordnungen in Blockdiagrammform gezeigt sein, um es zu vermeiden, die Offenbarung unklar zu machen, und auch angesichts der Tatsache, dass Besonderheiten in Bezug auf die Implementierung von solchen Blockdiagrammanordnungen stark von der Plattform abhängen, in der die vorliegende Offenbarung implementiert werden soll (d. h. solche Besonderheiten sollten durchaus innerhalb des Bereichs eines Fachmanns auf dem Gebiet liegen). Wenn spezifische Details (z. B. Schaltungen) dargelegt sind, um Beispielausführungsformen der Offenbarung zu beschreiben, sollte für den Fachmann auf dem Gebiet ersichtlich sein, dass die Offenbarung ohne oder mit Veränderung dieser spezifischen Details ausgeführt werden kann. Die Beschreibung soll folglich als erläuternd anstatt begrenzend betrachtet werden.
Die folgenden Beispiele betreffen weitere Ausführungsformen. Besonderheiten in den Beispielen können irgendwo in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale der hier beschriebenen Vorrichtung können auch in Bezug auf ein Verfahren oder einen Prozess implementiert werden.
Eine Vorrichtung wird beispielsweise geschaffen, die Folgendes umfasst: eine erste Kontaktstelle; eine zweite Kontaktstelle; einen ersten unsymmetrischen Treiber, der mit der ersten Kontaktstelle gekoppelt ist; einen zweiten unsymmetrischen Treiber, der mit der zweiten Kontaktstelle gekoppelt ist; einen Differentialtreiber, der mit der ersten und der zweiten Kontaktstelle gekoppelt ist; und eine Logikeinheit, um den ersten und den zweiten unsymmetrischen Treiber zu aktivieren oder um den Differentialtreiber zu aktivieren. In einer Ausführungsform umfasst die Vorrichtung ferner Folgendes: einen ersten Leistungsversorgungsknoten, um eine erste Leistungsversorgung zum ersten und zum zweiten unsymmetrischen Treiber zu liefern, und einen zweiten Leistungsversorgungsknoten, um eine zweite Leistungsversorgung zum Differentialvortreiber zu liefern, wobei der Spannungspegel der ersten Leistungsversorgung höher ist als der Spannungspegel der zweiten Leistungsversorgung.
In einer Ausführungsform umfasst die Vorrichtung ferner Folgendes: einen dritten Leistungsversorgungsknoten; und einen Schalter, der betätigbar ist, um einen Strompfad vom zweiten Leistungsversorgungsknoten zum dritten Leistungsversorgungsknoten zu bewirken. In einer Ausführungsform umfasst die Vorrichtung ferner Folgendes: einen Regulierer, um einen regulierten Strom zum dritten Leistungsversorgungsknoten zu liefern. In einer Ausführungsform umfasst die Vorrichtung ferner eine Logik, um den Schalter zu steuern, um zu bewirken, dass der Schalter den zweiten Leistungsversorgungsknoten mit dem dritten Leistungsversorgungsknoten koppelt, gemäß dem Logikpegel von Daten, die verwendet werden, um Entzerrungsschalter im Differentialtreiber anzusteuern.
In einer Ausführungsform umfasst die Vorrichtung ferner Folgendes: eine erste Datenerzeugungslogik, um erste Daten für den ersten unsymmetrischen Treiber zu liefern; und eine zweite Datenerzeugungslogik, um zweite Daten für den zweiten unsymmetrischen Treiber zu liefern. In einer Ausführungsform umfasst die Logikeinheit einen Multiplexer zur Entzerrung. In einer Ausführungsform sind der erste und der zweite unsymmetrische Treiber betriebsfähig, um Signale an der ersten bzw. der zweiten Kontaktstelle anzusteuern, so dass die Hübe der Signale höher sind als Hübe, die durch den Differentialtreiber erzeugt werden. In einer Ausführungsform umfasst jeder des ersten und des zweiten unsymmetrischen Treibers einen Hochsetztreiber und einen Herabsetztreiber unabhängig von passiven Widerständen.
In einer Ausführungsform umfasst jeder des ersten und des zweiten unsymmetrischen Treibers Vorrichtungen mit dünnem Gateoxid. In einer Ausführungsform umfassen die Hochsetz- und Herabsetztreiber Kaskodenvorrichtungen mit als Diode verbundenen Vorrichtungen und Triodenbereichsvorrichtungen. In einer Ausführungsform umfasst die Vorrichtung ferner Folgendes: einen ersten Entzerrer, der mit dem ersten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist; und einen zweiten Entzerrer, der mit dem zweiten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist. In einer Ausführungsform sind der erste und der zweite Entzerrer betriebsfähig, um eine Entzerrung höherer Ordnung für den Differentialtreiber als den ersten und den zweiten unsymmetrischen Treiber vorzusehen. In einer Ausführungsform sind der erste und der zweite unsymmetrische Treiber mit DDR kompatible Treiber.
In einem anderen Beispiel wird ein Doppelmodustreiber geschaffen, der Folgendes umfasst: erste und zweite unsymmetrische mit DDR kompatible Treiber; und einen Differentialtreiber, wobei der erste und der zweite unsymmetrische mit DDR kompatible Treiber betriebsfähig sind, um Signale mit Hüben anzusteuern, die größer sind als Signale, die durch den Differentialtreiber angesteuert werden. In einer Ausführungsform umfasst der Doppelmodustreiber von Anspruch 15 ferner Folgendes: einen ersten Entzerrer, der mit dem ersten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist; und einen zweiten Entzerrer, der mit dem zweiten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist.
In einer Ausführungsform sind sowohl der Differentialtreiber als auch der erste und der zweite unsymmetrische Treiber betriebsfähig, um einen Senderabschluss bereitzustellen, wenn sie im Sendermodus arbeiten, und einen Empfängerabschluss bereitzustellen, wenn sie im Empfängermodus arbeiten. In einer Ausführungsform umfasst der Doppelmodustreiber ferner Folgendes: einen ersten Leistungsversorgungsknoten; einen zweiten Leistungsversorgungsknoten, der mit dem Differentialvortreiber gekoppelt ist; einen dritten Leistungsversorgungsknoten, um eine Leistungsversorgung vom zweiten Leistungsversorgungsknoten zu empfangen, die durch einen Regulierer erzeugt wird; einen Schalter, der betätigbar ist, um einen Strompfad vom zweiten Leistungsversorgungsknoten zum dritten Leistungsversorgungsknoten zu bewirken; eine Logik, um den Schalter zu steuern, um den Strompfad vom zweiten Leistungsversorgungsknoten zum dritten Leistungsversorgungsknoten gemäß dem Logikpegel von Daten zu bewirken, die verwendet werden, um Entzerrungsschalter im Differentialtreiber anzusteuern; und einen N-Bit-Strom-Digital-Analog-Umsetzer, um die Stromstärke zu steuern, die vom zweiten Leistungsversorgungsknoten in den dritten Leistungsversorgungsknoten eingespeist wird.
In einem anderen Beispiel wird ein System geschaffen, das Folgendes umfasst: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor und der Speicher einen umkonfigurierbaren Sender/Empfänger gemäß der vorstehend beschriebenen Vorrichtung umfassen. In einer Ausführungsform umfasst das System ferner Folgendes: eine drahtlose Schnittstelle zum Ermöglichen, dass der Prozessor mit einer anderen Vorrichtung kommuniziert. In einer Ausführungsform umfasst das System ferner eine Anzeigeeinheit.
Eine Zusammenfassung wird bereitgestellt, die dem Leser ermöglicht, die Art und den Kern der technischen Offenbarung festzustellen. Die Zusammenfassung wird mit dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Schutzbereich oder die Bedeutung der Ansprüche zu begrenzen. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung integriert, wobei jeder Anspruch für sich selbst als separate Ausführungsform steht.

Claims

Vorrichtung, die Folgendes umfasst: eine erste Kontaktstelle; eine zweite Kontaktstelle; einen ersten unsymmetrischen Treiber, der mit der ersten Kontaktstelle gekoppelt ist; einen zweiten unsymmetrischen Treiber, der mit der zweiten Kontaktstelle gekoppelt ist; einen Differentialtreiber, der mit der ersten und der zweiten Kontaktstelle gekoppelt ist; und eine Logikeinheit, um den ersten und den zweiten unsymmetrischen Treiber zu aktivieren oder um den Differentialtreiber zu aktivieren.
Vorrichtung nach Anspruch 1, die ferner Folgendes umfasst: einen ersten Leistungsversorgungsknoten, um eine erste Leistungsversorgung zum ersten und zum zweiten unsymmetrischen Treiber zu liefern; und einen zweiten Leistungsversorgungsknoten, um eine zweite Leistungsversorgung zum Differentialvortreiber zu liefern, wobei der Spannungspegel der ersten Leistungsversorgung höher ist als der Spannungspegel der zweiten Leistungsversorgung.
Vorrichtung nach Anspruch 2, die ferner Folgendes umfasst: einen dritten Leistungsversorgungsknoten; und einen Schalter, der betätigbar ist, um einen Strompfad vom zweiten Leistungsversorgungsknoten zum dritten Leistungsversorgungsknoten zu bewirken.
Vorrichtung nach Anspruch 3, die ferner Folgendes umfasst: einen Regulierer, um einen regulierten Strom zum dritten Leistungsversorgungsknoten zu liefern.
Vorrichtung nach Anspruch 3 oder 4, die ferner eine Logik umfasst, um den Schalter zu steuern, um zu bewirken, dass der Schalter den zweiten Leistungsversorgungsknoten mit dem dritten Leistungsversorgungsknoten koppelt, gemäß einem Logikpegel von Daten, die verwendet werden, um Entzerrungsschalter im Differentialtreiber anzusteuern.
Vorrichtung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: eine erste Datenerzeugungslogik, um erste Daten für den ersten unsymmetrischen Treiber zu liefern; und eine zweite Datenerzeugungslogik, um zweite Daten für den zweiten unsymmetrischen Treiber zu liefern.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Logikeinheit einen Multiplexer zur Entzerrung umfasst.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste und der zweite unsymmetrische Treiber betriebsfähig sind, um Signale an der ersten bzw. der zweiten Kontaktstelle derart anzusteuern, dass die Hübe der Signale höher sind als Hübe, die durch den Differentialtreiber erzeugt werden.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei jeder des ersten und des zweiten unsymmetrischen Treibers einen Hochsetztreiber und einen Heruntersetztreiber unabhängig von passiven Widerständen umfasst.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei jeder des ersten und des zweiten unsymmetrischen Treibers Vorrichtungen mit dünnem Gateoxid umfasst.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Hochsetz- und Heruntersetztreiber Kaskodenvorrichtungen mit als Diode verbundenen Vorrichtungen und Triodenbereichsvorrichtungen umfassen.
Vorrichtung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: einen ersten Entzerrer, der mit dem ersten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist; und einen zweiten Entzerrer, der mit dem zweiten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist.
Vorrichtung nach Anspruch 12, wobei der erste und der zweite Entzerrer betriebsfähig sind, um eine Entzerrung höherer Ordnung für den Differentialtreiber als für den ersten und den zweiten unsymmetrischen Treiber bereitzustellen.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste und der zweite unsymmetrische Treiber mit DDR kompatible Treiber sind.
Doppelmodustreiber, der Folgendes umfasst: einen ersten und einen zweiten unsymmetrischen mit DDR kompatiblen Treiber; und einen Differentialtreiber, wobei der erste und der zweite unsymmetrische mit DDR kompatible Treiber betriebsfähig sind, um Signale mit Hüben anzusteuern, die größer sind als Signale, die vom Differentialtreiber angesteuert werden.
Doppelmodustreiber nach Anspruch 15, der ferner Folgendes umfasst: einen ersten Entzerrer, der mit dem ersten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist; und einen zweiten Entzerrer, der mit dem zweiten unsymmetrischen Treiber und dem Differentialtreiber gekoppelt ist.
Doppelmodustreiber nach Anspruch 15 oder 16, wobei sowohl der Differentialtreiber als auch der erste und der zweite unsymmetrische Treiber betriebsfähig sind, um einen Senderabschluss bereitzustellen, wenn sie im Sendermodus arbeiten, und einen Empfängerabschluss bereitzustellen, wenn sie im Empfängermodus arbeiten.
Doppelmodustreiber nach einem der Ansprüche 15 bis 17, der ferner Folgendes umfasst: einen ersten Leistungsversorgungsknoten; einen zweiten Leistungsversorgungsknoten, der mit dem Differentialvortreiber gekoppelt ist; einen dritten Leistungsversorgungsknoten, um eine Leistungsversorgung vom zweiten Leistungsversorgungsknoten zu empfangen, die von einem Regulierer erzeugt wird; einen Schalter, der betätigbar ist, um einen Strompfad vom zweiten Leistungsversorgungsknoten zum dritten Leistungsversorgungsknoten zu bewirken; eine Logik, um den Schalter zu steuern, um den Strompfad vom zweiten Leistungsversorgungsknoten zum dritten Leistungsversorgungsknoten gemäß einem Logikpegel von Daten zu bewirken, die verwendet werden, um Entzerrungsschalter im Differentialtreiber anzusteuern; und einen N-Bit-Strom-Digital-Analog-Umsetzer, um die Stromstärke zu steuern, die vom zweiten Leistungsversorgungsknoten in den dritten Leistungsversorgungsknoten eingespeist wird.
System, das Folgendes umfasst: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor und der Speicher einen Doppelmodustreiber nach einem der Ansprüche 15 bis 18 umfassen; und eine drahtlose Schnittstelle zum Ermöglichen, dass der Prozessor mit einer anderen Vorrichtung kommuniziert.
System nach Anspruch 19, das ferner eine Anzeigeeinheit umfasst.
System nach Anspruch 20, wobei die Anzeigeeinheit ein Berührungsbildschirm ist.
System, das Folgendes umfasst: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor und der Speicher einen umkonfigurierbaren Sender/Empfänger mit einer Vorrichtung nach einem der Ansprüche 1 bis 14 umfassen; und eine drahtlose Schnittstelle zum Ermöglichen, dass der Prozessor mit einer anderen Vorrichtung kommuniziert.
System nach Anspruch 22, das ferner eine Anzeigeeinheit umfasst.
System nach Anspruch 23, wobei die Anzeigeeinheit ein Berührungsbildschirm ist.