JP2012249236A - 半導体集積回路装置、電子装置、及び無線通信端末 - Google Patents

Abstract

【課題】Ｐ−Ｐ型データ伝送を行う電子装置及びＰ−ＭＰ型データ伝送を行う電子装置の両方において好適に利用可能な半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置１０は、伝送路４１及び４２を駆動するドライバ回路１００と、ドライブ回路１００の出力に結合される出力端子１０３及び１０４を有する。半導体集積回路装置１０は、さらに、伝送路４１及び４２を直列終端することができるように前記ドライバ回路と前記出力端子の間に配置されドライバ回路１００と出力端子１０３及び１０４の間に直列に配置され、インピーダンスを調整可能な直列終端回路１０１及び１０２を有する。
【選択図】図３

Description

本発明は、半導体集積回路装置およびそれを用いた電子装置および無線通信端末に関する。

近年、携帯電話端末等の電子機器においてマルチメディア対応が進み、データ処理制御用半導体集積回路装置としてのホストプロセッサ（ホストＩＣ（Integrated Circuit）あるいはホスト装置）とカメラデバイス、ディスプレイデバイス等のペリフェラルデバイス（スレーブＩＣ、周辺ＩＣあるいは周辺装置）との間でデータの転送を行う必要が生じている。携帯電話端末内部のデータ転送に対応する技術としては、ＭＩＰＩ（Mobile Industry Processor Interface）アライアンスが策定したＭ-ＰＨＹ等が知られている。また、その他のデータ伝送技術として、ＬＶＤＳ（Low voltage differential signaling）、ＰＰｍＬ（Point-to-Point mini-ＬＶＤＳ）、Ａｄｖａｎｃｅｄ ＰＰｍＬ、及びｅＤＰ（Embedded DisplayPort）等が知られている。

特許文献１及び２には、伝送路を含む装置が開示されている。

特開２００２−２９７２７４号公報 特開２００９−１３０５００号公報

本願の発明者等は、無線通信端末等に用いられるペリフェラルデバイス（カメラデバイス、ディスプレイデバイス等）およびそれらを制御する半導体集積回路装置の開発を行う際にさまざまな課題を見出した。本願で開示される各実施の形態は、前記無線通信端末等に用いて好適な半導体集積回路装置および前記半導体集積回路装置を用いた良質な電子装置を提供する。

さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。

本明細書に開示される一つの態様は半導体集積回路装置を含み、当該半導体集積回路装置は可変インピーダンス回路を有する。

本明細書に開示される他の態様は、可変インピーダンス回路を有する半導体集積回路と前記半導体集積回路によって制御されるモジュールを含む。

電子装置に用いて好適な半導体集積回路装置を提供することができる。

また、前記半導体集積回路装置を用いた良質な電子装置を提供することができる。

（ａ）及び（ｂ）は、本発明の実施の形態１に係る無線通信端末の構成例を示す外観図である。 本発明の実施の形態１に係る無線通信端末の構成例を示すブロック図である。 図２に示した電子装置１の構成例を示すブロック図である。 図３に示した差動ドライバ１００の構成例を示す図である。 図３に示した直列終端回路１０１の第１の構成例を示す図である。 図３に示した直列終端回路１０１の第２の構成例を示す図である。 図３に示した直列終端回路１０１の第３の構成例を示す図である。 比較例に係る無線通信端末の構成を示すブロック図である。 図２に示した電子装置１の他の構成例を示すブロック図である。 本発明の実施の形態２に係る電子装置２の構成例を示すブロック図である。 本発明の実施の形態３に係る無線通信端末の構成例を示すブロック図である。 図１１に示した電子装置３の構成例を示すブロック図である。 図１２に示したシステム状態制御部１２６によって行われる制御手順の具体例を示すフローチャートである。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。

＜発明の実施の形態１＞
本実施の形態に係る無線通信端末５００は、ホストＩＣ１０と、当該ホストＩＣ１０によって制御される第１及び第２のペリフェラルデバイス２０及び３０を有する。ホストＩＣ１０は、例えば、半導体集積回路装置、ホストプロセッサ、又はアプリケーションプロセッサである。ペリフェラルデバイス２０及び３０は、例えば、カメラデバイス、又はディスプレイデバイスである。図１は、無線通信端末５００の構成例を示す外観図である。また、図２は、無線通信端末５００の構成例を示す機能ブロック図である。なお、図１及び２の構成例では、無線通信端末５００が折り畳み式の携帯電話端末である場合について示している。しかしながら、無線通信端末５００は、スマートフォン、携帯ゲーム端末、タブレットＰＣ（personal Computer）、ノートＰＣ等のその他の無線通信端末であってもよい。以下では、無線通信端末５００の構成及び機能に関して図１及び２を用いて説明する。

図１（ａ）は、折り畳み式携帯電話端末としての無線通信端末５００の閉状態（折り畳み状態）を示している。図１（ｂ）は、無線通信端末５００の開状態を示している。無線通信端末５００は、第１の筐体５０１と第２の筐体５０２がヒンジ５０３を介して連結された構造を有する。図１（ａ）及び（ｂ）の例では、第１の筐体５０１には複数の操作ボタンが配置されている。一方、第２の筐体５０２は、２つのディスプレイデバイス２０Ａ及び３０Ａと、２つのカメラデバイス２０Ｂ及び３０Ｂを有する。ディスプレイデバイス２０Ａ及び３０Ａは、ＬＣＤ（Liquid crystal display）、又はＯＬＥＤ（Organic light-emitting diode）ディスプレイ等である。ここで、ディスプレイデバイス２０Ａ及びカメラデバイス２０Ｂは、後に詳述する第１のペリフェラルデバイス２０の具体例である。また、ディスプレイデバイス３０Ａ及びカメラデバイス３０Ｂは、後に詳述する第２のペリフェラルデバイス３０の具体例である。

ディスプレイデバイス２０Ａは、その表示面が第２の筐体５０２の内側の主面（前面）に位置するように配置されている。つまり、ディスプレイデバイス２０Ａは、開状態とされた端末５００をユーザーが操作する際に当該ユーザーによって視認されるメインディスプレイである。一方、ディスプレイデバイス３０Ａは、その表示面が第２の筐体５０２の外側の主面（背面）に位置するように配置されたサブディスプレイである。

カメラデバイス２０Ｂは、そのレンズユニットが第２の筐体５０２の外側の主面（背面）に位置するように配置されたメインカメラである。一方、カメラデバイス３０Ｂは、そのレンズユニットが第２の筐体５０２の内側の主面（前面）に位置するように配置されたサブカメラである。

続いて、無線通信端末５００の内部構造に関して図２を用いて説明する。アプリケーションプロセッサＩＣ１０Ａは、所謂マイクロプロセッサであり、ＷＥＢブラウザ、メーラ等の種々のアプリケーションプログラムを実行することでマルチメディア処理を行う。アプリケーションプロセッサＩＣ１０Ａは、後に詳述するホストＩＣ１０の具体例である。

図２の構成例は、さらに、パワーマネジメントＩＣ５０、発振回路５３、ベースバンドＩＣ５４、ＲＦ（Radio frequency） ＩＣ５５等を含む。パワーマネジメントＩＣ５０は、バッテリを管理し、アプリケーションプロセッサＩＣ１０Ａ、ディスプレイデバイス２０Ａ及び３０Ａ等の各部にＤＣ電源電圧を供給する。パワーマネジメントＩＣ５０は、省電力化を達成するため、無線通信端末５００の動作状態に応じて各部への電源電圧の供給を停止することを含む電源管理を実行する。また、パワーマネジメントＩＣ５０は、ＤＣジャック５１へのオーディオ出力、ＵＳＢインタフェース５２の提供などを行う。

図２の例では、アプリケーションプロセッサＩＣ１０Ａからディスプレイデバイス２０Ａ及び３０Ａへの画像データ信号の転送が行われる。本実施の形態では、この画像データ信号の転送を行うために、アプリケーションプロセッサＩＣ１０Ａとディスプレイデバイス２０Ａ及び３０Ａとの間が、Point-to-Multipoint（以下Ｐ−ＭＰ）接続される。なお、Ｐ−ＭＰ型は、（ａ）１つのドライバと複数のレシーバが伝送路を介して接続されるデータ伝送形態、（ｂ）複数のドライバと１つのレシーバが伝送路を介して接続されるデータ伝送形態、又は（ｃ）複数のドライバと複数のレシーバが伝送路を介して接続されるデータ伝送形態、を意味する。図２の例では、２つのディスプレイデバイス２０Ａ及び３０Ａ（２つのレシーバ）が接続された伝送路が１つのアプリケーションプロセッサＩＣ１０Ａ（１つのドライバ）によって駆動される。

以下では、アプリケーションプロセッサＩＣ１０Ａ（ホストＩＣ１０）、並びにディスプレイデバイス２０Ａ及び３０Ａ（ペリフェラルデバイス２０及び３０）を含む電子装置（電子モジュール）１、特に、電子装置１におけるＰ−ＭＰ型データ伝送に関する構成について詳細に説明する。

図３は、本実施の形態に係る電子装置１の構成例を示すブロック図である。図３に示される電子装置１は、２つの差動レシーバ２００及び３００が接続された差動伝送路４１及び４２が１つの差動ドライバ１００によって駆動されるＰ−ＭＰ型の構成を有する。

ホストＩＣ（半導体集積回路装置、ホストプロセッサ、アプリケーションプロセッサ）１０は、差動ドライバ１００を有する。差動ドライバ１００は、パルス信号としての送信データ信号（シングルエンド信号）を受信して差動パルス信号を生成し、差動伝送路４１及び４２を駆動する。出力端子１０３及び１０４は、差動ドライバ１００の出力が供給される端子である。一般的に、差動ドライバ１００の出力インピーダンスは差動伝送路４１及び４２の差動インピーダンスに比べて小さいから、信号反射を抑制するインピーダンス整合のために直列終端が使用される。図３の例では、差動伝送路４１及び４２を直列終端する直列終端回路１０１及び１０２が差動ドライバ１００の出力端と出力端子１０３及び１０４の間に配置されている。さらに、直列終端回路１０１及び１０２は、直列終端のインピーダンス値を調整できるように可変インピーダンス回路として構成されている。

差動ドライバ１００は、例えば、図４に示すように構成される。図４に示す差動ドライバ１００は、シングルエンド信号を差動信号に変換するプリドライバ２１と、出力段としてのプッシュプルバッファ２２を有する。プッシュプルバッファ２２は、ｎチャネルＭＯＳ（Metal-oxide semiconductor）トランジスタＱ１及びＱ２を含む第１のプッシュプル・セクションと、ｎチャネルＭＯＳ（Metal-oxide semiconductor）トランジスタＱ３及びＱ４を含む第２のプッシュプル・セクションを有する。トランジスタＱ１及びＱ３のゲートは、正相データ線Ｄに接続されている。一方、トランジスタＱ２及びＱ４のゲートは、逆相データ線ＤＢに接続されている。これにより、第１のプッシュプル・セクションは正相出力ＤＯを生成し、第２のプッシュプル・セクションは逆相出力ＤＢＯを生成する。なお、図２に示した差動ドライバ１００として他の回路構成を用いてもよい。

次に、直列終端回路１０１及び１０２の構成例を図５〜７に示す。図３〜５は、可変インピーダンス回路の具体例としての可変抵抗回路を含む構成例を示している。図５の構成例では、ｎ個の抵抗Ｒ＃０〜Ｒ＃（ｎ−１）のうち、入力ＩＮと出力ＯＵＴの間に並列に接続される抵抗の数がｎ個のトランジスタスイッチＴＳのオン・オフ状態に応じて変化する。図６及び７の構成例では、ｎ個の抵抗Ｒ＃０〜Ｒ＃（ｎ−１）のうち、入力ＩＮと出力ＯＵＴの間に直列に接続される抵抗の数がｎ個のトランジスタスイッチＴＳのオン・オフ状態に応じて変化する。図５〜７の構成例におけるインピーダンス値（ここでは抵抗値）の調整は、例えば、図示しないｎビットレジスタの値ＣＮＴ［０：ｎ−１］によって行えばよい。ホストＩＣ１０が駆動するペリフェラルデバイス２０及び３０の数に変更が無い場合、このｎビットレジスタの設定は、ホストＩＣ１０の電源投入後のセットアップ時に行えばよい。ペリフェラルデバイス２０及び３０の数が動的に変化する場合は、ホストＩＣ１０の動作中にペリフェラルデバイス数の変化に応じてｎビットレジスタを設定すればよい。なお、図３〜５に示した直列終端回路１０１及び１０２の構成として他の回路構成を用いてもよい。

図３に戻り説明を続ける。第１ペリフェラルデバイス２０は、差動レシーバ２００を有する。差動レシーバ２００は、差動ドライバ１００から送信される差動パルス信号を受信し、受信データ信号（シングルエンド信号）を生成する。差動レシーバ２００は、例えば、ヒステリシスコンパレータとＣＭＯＳ（Complementary MOS）プッシュプル回路によって構成すればよい。ヒステリシスコンパレータは、差動パルス信号を受信し、差動パルス信号の２つの信号電圧の比較結果を出力する。ＣＭＯＳプッシュプル回路は、ヒステリシスコンパレータの比較結果をシングルエンド信号として出力する増幅回路である。入力端子２０３及び２０４は、差動パルス信号の受信端子であり、差動伝送路４１及び差動レシーバ２００の入力端に接続されている。一般的に、差動レシーバ２００の入力インピーダンスは差動伝送路４１及び４２の差動インピーダンスに比べて大きいから、信号反射を抑制するインピーダンス整合のために並列終端が使用される。並列終端回路２０１及び２０２の各々はインピーダンス素子（例えば抵抗素子）を含む。並列終端回路２０１及び２０２は、トランジスタスイッチＴＳ１及びＴＳ２を介して差動伝送路４１の２つのライン間に並列に挿入されている。つまり、並列終端回路２０１及び２０２のインピーダンス素子、及びスイッチＴＳ１及びＴＳ２のオン抵抗によって差動伝送路４１が並列終端される。なお、図３の例ではコモンモードノイズの除去のために、並列終端回路２０１及び２０２のインピーダンス素子は、バイパスコンデンサＣ１を介して回路グランドに接地されている。

第２ペリフェラルデバイス３０は、差動レシーバ３００を有する。第２ペリフェラルデバイス３０は、差動伝送路４１から分岐された差動伝送路４２に接続されている。差動パルス信号の受信に関する第２ペリフェラルＩＣ３０の構成は、上述した第１ペリフェラルデバイス２０と同様である。すなわち、入力端子３０３及び３０４は、差動パルス信号の受信端子である。並列終端回路３０１及び３０２は、トランジスタスイッチＴＳ１及びＴＳ２を介して差動伝送路４２の２つのライン間に並列に挿入されている。また、並列終端回路３０１及び３０２のインピーダンス素子は、バイパスコンデンサＣ１を介して回路グランドに接地されている。

図３の例では、差動伝送路４２は、ホストＩＣ１０の出力端子１０３及び１０４の近傍において差動伝送路４１から分岐されている。差動伝送路４１及び４２は、例えば、ツイストペア線である。また、差動伝送路４１及び４２は、リジット基板又はフレキシブル基板に形成されたプリント配線でもよいし、細線同軸ケーブルであってもよい。

続いて以下では、可変インピーダンス回路とされた直列終端回路１０１及び１０２の調整に関して説明する。Point-to-Point（以下Ｐ−Ｐ）型データ伝送を行う電子装置の場合とＰ−ＭＰ型データ伝送を行う電子装置の場合とでは、差動ドライバ１００の出力端に要求されるインピーダンスが異なる。Ｐ−Ｐ型は、１つのドライバと１つのレシーバが伝送路を介して一対一で接続されるデータ伝送形態を意味する。具体的には、図３に示したようなＰ−ＭＰ型の場合、差動ドライバ１００と差動レシーバが一対一で接続されるＰ−Ｐ型の場合と比べて、差動ドライバ１００の出力端に設ける直列終端のインピーダンス値を変更する必要がある。Ｐ−ＭＰ型において差動伝送路に接続されるレシーバ数が異なる場合も同様である。

本実施の形態に係るホストＩＣ１０は、可変インピーダンス回路とされた直列終端回路１０１及び１０２を有している。このため、本実施の形態では、ホストＩＣ１０をＰ−Ｐ型データ伝送を行う電子装置で使用するかＰ−ＭＰ型データ伝送を行う電子装置で使用するかに応じて、言い換えると、差動伝送路に接続されるレシーバ数に応じて、直列終端回路１０１及び１０２のインピーダンス値を変更すればよい。

図３に示す例では、差動伝送路４１及び４２の差動インピーダンスＺｄｉｆと、ペリフェラルデバイス２０及び３０の並列終端回路２０１、２０２、３０１、及び３０２のインピーダンス値は、Ｐ−Ｐ型データ伝送の場合と同様の値とされている。すなわち、差動伝送路４１及び４２の差動インピーダンスＺｄｉｆはそれぞれ１００Ωである。また、並列終端回路２０１、２０２、３０１、及び３０２の各インピーダンス素子のインピーダンス値は、５０Ωである。つまり、並列終端回路２０１及び２０２の合成インピーダンス値は１００Ωである。同様に、並列終端回路３０１及び３０２の合成インピーダンス値も１００Ωである。

一方、図３におけるホストＩＣ１０の直列終端のインピーダンス値は、Ｐ−Ｐ型データ伝送の場合（つまり５０Ω）から変更する必要がある。具体的には、可変インピーダンス回路とされた直列終端回路１０１及び１０２の各々のインピーダンス値を２５Ωに設定すればよい。これにより、差動ドライバ１００と差動伝送路４１及び４２との間を適正に終端して信号反射を抑制できる。さらに、このように直列終端のインピーダンス値を設定することによって、差動レシーバ２００及び３００の入力差動電圧Ｖｄｉｆを、Ｐ−Ｐ型の場合（例えば差動ドライバ１００と差動レシーバ２００が一対一で接続される場合）の振幅と同等にすることができる。具体的に述べると、入力差動電圧Ｖｄｉｆの振幅は、差動ドライバ１００の出力電圧振幅の２分の１（つまり、Ｖ＿ＲＥＧ×１／２）となる。

以上に述べたように、本実施の形態では、差動ドライバ１００を有するホストＩＣ１０の直列終端回路１０１及び１０２を可変インピーダンス回路としている。このため、直列終端回路を内蔵するホストＩＣ１０をＰ−Ｐ型データ伝送を行う電子装置及びＰ−ＭＰ型データ伝送を行う電子装置の両方で使用することができる。したがって、ホストＩＣ１０とペリフェラルデバイス２０及び３０を含む複数のペリフェラルデバイスとが接続される構成において、ホストＩＣ１０と複数のペリフェラルデバイスとの間の接続関係を切り替えるためのブリッジチップを設ける必要がない。さらに、ホストＩＣと複数のペリフェラルデバイスの各々との間を個別にＰ−Ｐ接続するために必要な複数の差動ドライバ１００を設ける必要もない。よって、本実施の形態のホストＩＣ１０は、チップ面積及び回路規模の削減に寄与することができる。

＜＜比較例＞＞
ここで、本実施の形態で述べたホストＩＣ１０を用いていない比較例に関して説明する。図８は、比較例に係る無線通信端末８００の構成例を示すブロック図である。図８の例では、アプリケーションプロセッサＩＣ８０Ａ（ホストＩＣ）とディスプレイデバイス２０Ａ及び３０Ａ（第１及び第２のペリフェラルデバイス）との間がブリッジチップ８１を介して接続されている。ブリッジチップ８１は、アナログスイッチを内蔵しており、アプリケーションプロセッサＩＣ８０Ａの接続先をディスプレイデバイス２０Ａ及び３０Ａとの間で切り替える。つまり、ブリッジチップ８１による伝送路切り替えを行うことによって、アプリケーションプロセッサＩＣ８０Ａは、ディスプレイデバイス２０Ａ又は３０ＡとＰ−Ｐ接続される。同様に、アプリケーションプロセッサＩＣ８０Ａ（ホストＩＣ）とカメラデバイス２０Ｂ及び３０Ｂ（第１及び第２のペリフェラルデバイス）との間は、ブリッジチップ８２を介して接続されている。

図８に示す比較例は、アプリケーションプロセッサＩＣ８０Ａ（ホストＩＣ）の直列終端のインピーダンス値を変更できない場合であっても、インピーダンス不整合を生じることなく、１つのアプリケーションプロセッサＩＣ８０Ａ（ホストＩＣ）と複数のディスプレイデバイス２０Ａ及び３０Ａ（第１及び第２のペリフェラルデバイス）の間を接続できる。しかしながら、ブリッジチップ８１を設ける必要があるためにチップ面積及び回路規模の増大を招く問題がある。

これに対して、本実施の形態は、図２に示したように、ブリッジチップを用いることなく、アプリケーションプロセッサＩＣ１０Ａ（ホストＩＣ１０）と複数のディスプレイデバイス２０Ａ及び３０Ａ（第１及び第２のペリフェラルデバイス２０及び３０）の間を接続できる。したがって、本実施の形態は、ホストＩＣと複数のペリフェラルデバイスとが接続される構成において、チップ面積及び回路規模の削減に寄与することができる。

さらに直列終端のインピーダンス値を変更できないアプリケーションプロセッサＩＣ８０Ａ（ホストＩＣ）を、ブリッジチップ８１を介さずに複数のディスプレイデバイス２０Ａ及び３０Ａ（第１及び第２のペリフェラルデバイス）と接続する場合を考える。この場合、インピーダンス不整合によって信号波形が劣化し、ディスプレイデバイスの出力画像やカメラデバイスの取得画像が劣化するおそれがある。これに対して、本実施の形態は、上述したように、差動ドライバ１００と差動伝送路４１及び４２との間を適正に終端して信号反射を抑制できる。よって、信号波形の劣化を抑えることができ、ディスプレイデバイスの表示画像やカメラデバイスの取得画像の劣化を回避することができる。

さらにまた、本実施形態では、差動ドライバ１００を有するホストＩＣ１０の直列終端回路１０１及び１０２を可変インピーダンス回路とすることで、Ｐ−Ｐ型とＰ−ＭＰ型で異なるインピーダンス条件に対してホストＩＣ１０側で対処できる。このため、ペリフェラルデバイス２０及び３０には、Ｐ−Ｐ型で使用されるデバイスを設計変更すること無くそのまま利用しやすいという利点もある。この利点は、図２に示したように、電子装置１が無線通信端末５００等の電子機器に搭載される場合に特に有効である。つまり、アプリケーションプロセッサＩＣ１０Ａに含まれる１つの差動ドライバ１００とディスプレイデバイス２０Ａ及び３０Ａに含まれる２つの差動レシーバ２００及び３００を接続することによって、複数のディスプレイデバイスを同時に使用するアプリケーションを実現することができる。また、この場合に、ディスプレイデバイス２０Ａ及び３０Ａには、Ｐ−Ｐデータ伝送インタフェースを有する通常のディスプレイデバイスを用いることができる。

なお、図３の構成例では、差動伝送路４２がホストＩＣ１０の出力端子１０３及び１０４の近傍において差動伝送路４１から分岐される例を示した。しかしながら、差動伝送路４１及び４２を分岐する分岐点の配置は特に限定されない。例えば、図９に示すように、第１ペリフェラルデバイス２０の入力端子２０３及び２０４を分岐点としてもよい。

＜発明の実施の形態２＞
上述した実施の形態１では、ホストＩＣ１０に含まれる直列終端回路１０１及び１０２が可変インピーダンス回路とされる例について説明した。本実施の形態では、ペリフェラルデバイス２０及び３０に含まれる並列終端回路が可変インピーダンス回路とされる変形例について説明する。

図１０は、本実施の形態に係る電子装置２の構成例を示すブロック図である。図１０に示される電子装置２は、図３に示した構成例と同様に、２つの差動レシーバ２００及び３００が接続された差動伝送路４１及び４２が１つの差動ドライバ１００によって駆動されるＰ−ＭＰ型の構成を有する。以下では、電子装置２に含まれる各要素について、実施の形態１で説明した電子装置１との相違点を中心に説明する。

ホストＩＣ１１は、差動ドライバ１００を有する。差動ドライバ１００は、実施の形態１で述べたのと同様である。図１０の例では、差動伝送路４１及び４２を直列終端する直列終端回路１１１及び１１２が差動ドライバ１００の出力端と出力端子１０３及び１０４の間に配置されている。直列終端回路１１１及び１１２は、可変インピーダンス回路ではなく固定のインピーダンス素子である点が図３に示された回路１０１及び１０２と異なる。

ペリフェラルデバイス２１及び３１は、それぞれ差動レシーバ２００及び３００を有する。差動レシーバ２００及び３００は、実施の形態１で述べたのと同様である。図１０の例では、並列終端回路２１１、２１２、３１１、及び３１２は、並列終端のインピーダンス値を調整できるように可変インピーダンス回路として構成されている。

続いて以下では、可変インピーダンス回路とされた並列終端回路２１１、２１２、３１１、及び３１２の調整に関して説明する。本実施の形態では、ペリフェラルデバイス２１及び３１をＰ−Ｐ伝送システムで使用するかＰ−ＭＰ伝送システムで使用するかに応じて、言い換えると、差動伝送路に接続されるレシーバ数に応じて、並列終端回路２１１、２１２、３１１、及び３１２のインピーダンス値を変更すればよい。

図１０に示す例では、ホストＩＣ１１の直列終端回路１１１及び１１２のインピーダンス値は、Ｐ−Ｐ伝送システムと同様の値とされている。すなわち、直列終端回路１１１及び１１２のインピーダンス値は、各々５０Ωである。

一方、図１０における差動伝送路４１及び４２の差動インピーダンスＺｄｉｆと、ペリフェラルデバイス２１及び３１の並列終端回路２１１、２１２、３１１、及び３１２のインピーダンス値は、Ｐ−Ｐ型の場合から変更する必要がある。具体的には、直列終端のインピーダンス値（５０Ω）と整合させるために、伝送路４１及び４２の差動インピーダンスＺｄｉｆは、２００Ωとすればよい。また、可変インピーダンス回路とされた並列終端回路２１１、２１２、３１１、及び３１２の各々のインピーダンス値を１００Ωとすればよい。つまり、並列終端回路２１１及び２１２の合成インピーダンス値は２００Ωである。同様に、並列終端回路３１１及び３１２の合成インピーダンス値も２００Ωである。

以上に述べたように、本実施の形態では、差動レシーバ２００（３００）を有するペリフェラルデバイス２１（３１）の並列終端回路２１１及び２１２（３１１及び３１２）を可変インピーダンス回路としている。このため、並列終端回路を内蔵するペリフェラルデバイス２１（３１）をＰ−Ｐ型及びＰ−ＭＰ型の両方で使用することができる。したがって、ホストＩＣ１１とペリフェラルデバイス２１及び３１を含む複数のペリフェラルデバイスとを接続するために、ホストＩＣ１０と複数のペリフェラルデバイスとの間の接続を切り替えるためのブリッジチップを設ける必要がない。さらに、複数のペリフェラルデバイスの各々とＰ−Ｐ接続するための複数の差動ドライバ１００をホストＩＣ１１に設ける必要もない。よって、本実施の形態のペリフェラルデバイス２１（３１）は、チップ面積及び回路規模の削減に寄与することができる。

また、本実施の形態のペリフェラルデバイス２１（３１）は、Ｐ−Ｐ型であるかＰ−ＭＰ型によって並列終端のインピーダンス値を変更可能であるから、インピーダンス不整合に起因する信号品質の劣化（例えばディスプレイデバイスの表示画像の劣化）を生じることもない。さらに、本実施形態では、差動レシーバ２００（３００）を有するペリフェラルＩＣ２１の並列終端回路２１１及び２１２（３１１及び３１２）を可変インピーダンス回路とすることで、Ｐ−Ｐ型とＰ−ＭＰ型で異なるインピーダンス条件にペリフェラルデバイス２０及び３０側で対処可能としている。このため、ホストＩＣ１１には、Ｐ−Ｐ型で使用されるＩＣを設計変更すること無くそのまま利用しやすいという利点もある。

なお、本実施の形態のおける差動伝送路４１及び４２の分岐点の配置も特に限定されない。例えば、本実施の形態においても、図９に示した構成と同様に、第１ペリフェラルデバイス２１の入力端子２０３及び２０４を差動伝送路４１及び４２の分岐点としてもよい。

＜発明の実施の形態３＞
本実施の形態では、上述した発明の実施の形態１の変形例について説明する。図１１は、本実施の形態に係る無線通信端末５１０の構成例を示すブロック図である。無線通信端末５１０は、例えば、携帯電話端末、スマートフォン、携帯ゲーム端末、タブレットＰＣ（personal Computer）、ノートＰＣ等である。無線通信端末５１０は、アプリケーションプロセッサＩＣ１２Ａを有する。アプリケーションプロセッサＩＣ１２Ａは、後に詳述するホストＩＣ１２の具体例である。アプリケーションプロセッサ１２Ａは、ディスプレイデバイス３０Ｂへの電源供給を停止するための制御信号をパワーマネジメントＩＣ５０に送信する。そして、アプリケーションプロセッサ１２Ａは、ディスプレイデバイス３０Ｂへの電源供給が停止されることに付随してディスプレイデバイス３０Ｂ側における伝送路４２の終端状態が変化することに対処するため、直列終端回路１０１及び１０２のインピーダンス値を動的に調整する。

以下では、アプリケーションプロセッサＩＣ１２Ａ（ホストＩＣ１２）、並びにディスプレイデバイス２０Ａ及び３０Ａ（ペリフェラルデバイス２０及び３０）を含む電子装置（電子モジュール）３、特に、電子装置３におけるデジタルデータ伝送に関する構成について詳細に説明する。

図１２は、本実施の形態に係る電子装置３の構成例を示すブロック図である。電子装置３は、差動レシーバ３００の動作停止に付随して差動レシーバ３００の入力端に配置された並列終端回路３０１及び３０２による伝送路４２の並列終端が開放される場合に対処するため、並列終端の開放に応じてドライバ１００側の直列終端回路１０１及び１０（可変インピーダンス回路）のインピーダンス値を調整する。

図１２に示されたペリフェラルデバイス２０及び３０は、実施の形態１で述べたものと同様である。ただし、第２ペリフェラルデバイス３０は、外部から動作の開始及び停止を制御できるように構成されている。例えば、図１２に示されているように、第２のペリフェラルデバイス３０は、パワーマネジメントＩＣ５０からの電源電圧の供給が停止されることによって動作を停止するように構成されてもよい。

ペリフェラルデバイスへの電源電圧の供給が停止されると、差動レシーバ３００が停止状態に変化する。このとき、差動レシーバ３００の入力インピーダンスは、差動伝送路４２のインピーダンスに比べて十分に高インピーダンスとなるようにするとよい。また、ペリフェラルデバイスへの電源電圧の供給が停止されると、トランジスタスイッチＴＳ１及びＴＳ２がオフし、伝送路４２の並列終端の状態が開放状態（ｄｉｓａｂｌｅ状態）に変化する。

ホストＩＣ１２は、差動ドライバ１００を有する。差動ドライバ１００、並びに直列終端回路１０１及び１０２を含む。これらは、実施の形態１で述べたのと同様である。調整レジスタ１２５は、可変インピーダンス回路とされている直列終端回路１０１及び１０２に関する設定値を保持する。直列終端回路１０１及び１０２のインピーダンス値は、調整レジスタ１２５の値によって決定される。例えば、図５〜７に例示したいずれかの構成を採用する場合、調整レジスタ１２５は、ｎビット幅の設定値ＣＮＴ［０：ｎ−１］を保持すればよい。

システム状態制御部１２６は、第２ペリフェラルデバイス３０の動作の停止と、直列終端回路１０１及び１０２のインピーダンス値調整を制御する。具体的に述べると、システム状態制御部１２６は、第２ペリフェラルデバイス３０の動作を開始する場合には、１対２のＰ−ＭＰ型データ伝送に対応してドライバ１００の出力端と伝送路４１及び４２のインピーダンスを整合できるように、直列終端回路１０１及び１０２を調整する。一方、システム状態制御部１２６は、第２ペリフェラルデバイス３０の動作を停止する場合には、Ｐ−Ｐ型データ伝送に対応してドライバ１００の出力端と伝送路４１及び４２のインピーダンスを整合できるように、直列終端回路１０１及び１０２を調整する。

システム状態制御部１２６は、上述したレジスタ１２５の値を変更することによって直列終端回路１０１及び１０２の調整を行えばよい。また、システム状態制御部１２６は、ペリフェラルデバイス３０への電源電圧の停止・開始を指示する制御信号をパワーマネジメントＩＣ５０に出力することによって、第２ペリフェラルデバイス３０の動作の停止・開始を切り替えればよい。

図１３は、システム状態制御部１２６によって行われる制御手順の具体例を示すフローチャートである。ステップＳ１では、システム状態制御部１２６は、第２ペリフェラルデバイス３０の使用状態の切り替えを決定する。第２ペリフェラルデバイス３０の使用状態の切り替えは、無線通信端末などの電子機器の動作モードの切り替え（例えばアクティブモードとスタンバイモードの切り替え）、又は、電子機器で実行されるアプリケーションプログラムの切り替えに付随して行われる。

第２ペリフェラルデバイス３０が使用状態とされる場合、システム状態制御部１２６は、第２ペリフェラルデバイス３０の電源をオンするために、電源電圧の供給を開始するようパワーマネジメントＩＣに制御信号を送る（ステップＳ２）。ステップＳ３では、システム状態制御部１２６は、１対２のＰ−ＭＰ伝送に対応したインピーダンス値となるように、直列終端回路１０１及び１０２を調整する。図１２の例では、実施の形態１で詳しく説明したように、直列終端回路１０１及び１０２の各インピーダンス値を２５Ωとすればよい。

一方、第２ペリフェラルデバイス３０が不使用状態とされる場合、システム状態制御部１２６は、第２ペリフェラルデバイス３０の電源をオフするために、電源電圧の供給を停止するようパワーマネジメントＩＣに制御信号を送る（ステップＳ４）。ステップＳ５では、システム状態制御部１２６は、Ｐ−Ｐ伝送に対応したインピーダンス値となるように、直列終端回路１０１及び１０２を調整する。図１２の例では、直列終端回路１０１及び１０２の各インピーダンス値を５０Ωとすればよい。

なお、図１３におけるステップＳ２及びＳ３の順序は便宜的なものであり、ステップＳ３がステップＳ２より前に行われてもよいし、ステップＳ２及びＳ２は時間的に並行して実行されてもよい。ステップＳ４及びＳ５の順序についてもこれと同様である。

図１３に示したシステム状態制御部１２６による制御は、ハードウェアロジックにより実現してもよい。また、この制御は、マイクロプロセッサ又はＣＰＵ（Central Processing Unit）等と呼ばれるコンピュータにプログラムを実行させることによって実現してもよい。具体的には、図３に示したアルゴリズムをコンピュータに行わせるための命令群を含むプログラムを作成し、当該プログラムをコンピュータに供給すればよい。

このプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（random access memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

無線通信端末等の電子機器では、使用するペリフェラルデバイス（例えばディスプレイ）の数が電子機器の動作モード、又は実行されるアプリケーションプログラムによって異なることが考えられる。本実施の形態に係る電子装置３は、このような電子機器に適用される場合に特に有効である。ペリフェラルデバイス３１が不使用とされる場合、並列終端を終端状態（ｅｎａｂｌｅ状態）に維持するために必要な回路（並列終端回路３０１及び３０２、並びにトランジスタスイッチＴＳ１及びＴＳ２）にだけ選択的に電源電圧を供給し、差動レシーバ３００を含むその他の部分への電源電圧を停止することが考えられる。そうすれば、使用しないペリフェラルデバイス３０に接続された伝送路４２がオープンスタブとなることに起因した信号反射を生じることもない。しかしながら、ペリフェラルデバイス３１をこのように動作させるためには、差動レシーバ３００の動作をオフして並列終端に関する回路だけオンし続けるようにペリフェラルデバイス３０を改変する必要がある。

これに対して、本実施の形態は、差動レシーバ３００の動作状態の変化に付随して伝送路４２の並列終端の状態が終端状態（ｅｎａｂｌｅ状態）と開放状態（ｄｉｓａｂｌｅ状態）との間で変化することに応じて、差動ドライバ１００側の直列終端回路１０１及び１０２のインピーダンス値を動的に調整することとした。したがって、本実施の形態は、差動レシーバ３００（ペリフェラルデバイス３０）の動作状態の動的な変化に付随して伝送路４２の終端状態が変化する場合に、動作を継続する差動レシーバ２００の入力差動電圧Ｖｄｉｆの変動を抑制できるとともに、システムのインピーダンス整合を維持して反射信号を抑制できる。つまり、本実施の形態に係る電子装置３を使用する場合、並列終端に関する回路も含めて使用しないペリフェラルデバイス３０全体の電源をオフすることが可能である。したがって、差動レシーバ３００の動作をオフして並列終端に関する回路だけオンし続けるようなペリフェラルデバイス３０の改変は特に必要とされない。

なお、図１２の構成例では、差動伝送路４２がホストＩＣ１０の出力端子１０３及び１０４の近傍において差動伝送路４１から分岐される例を示した。しかしながら、本実施の形態においても、図９に示した構成と同様に、第１ペリフェラルデバイス２０の入力端子２０３及び２０４を差動伝送路４１及び４２の分岐点としてもよい。本実施の形態では、第２ペリフェラルデバイス３０の動作が停止される際に伝送路４２の並列終端が開放される。つまり、伝送路４２は、オープンスタブとなる。このため、伝送路４２の長さはできるだけ短いことが望ましい。ペリフェラルデバイス２０及び３０が共にホストＩＣ１２から物理的に離間して配置され、ペリフェラルデバイス２０及び３０の間の物理的な距離が相対的に近い場合には、図７に示した構成と同様に配線するほうが伝送路４２の長さを抑えることができる。

＜その他の実施の形態＞
上述した発明の実施の形態１〜３は、適宜組み合わせることも可能である。

上述した発明の実施の形態１〜３では、１対２のＰ−ＭＰ構成について具体的に説明した。しかしながら、発明の実施の形態１〜３は、１対３以上のＰ−ＭＰ構成にも容易に拡張できる。すなわち、可変インピーダンス回路とされる直列終端回路１０１及び１０２、又は並列終端回路２１１、２１２、３１１及び３１２のインピーダンス値を、１対３以上のＰ−ＭＰ構成に合わせて調整すればよい。具体的には、伝送路から見て並列に配置されているレシーバ側の並列インピーダンス素子の合成インピーダンス値に基づいて、インピーダンス整合がとれるインピーダンス値となるように可変インピーダンス回路を調整すればよい。

また、上述した発明の実施の形態１〜３では、１つのドライバと複数のレシーバが接続されたマルチドロップ構成に関して具体的に説明した。しかしながら、発明の実施の形態１〜３は、マルチドロップ構成ではない構成にも容易に拡張できる。例えば、発明の実施の形態１〜３は、複数のドライバと１つのレシーバが接続される構成に適用してもよい。また、発明の実施の形態１〜３は、双方向半二重伝送を行う構成に適用してもよい。

また、上述した発明の実施の形態１〜３では、ホストＩＣとペリフェラルデバイスの間が１つの差動伝送路（レーン）で接続される例に関して具体的に説明した。しかしながら、発明の実施の形態１〜３は、ホストＩＣとペリフェラルデバイスの間が複数のレーンを用いてパラレル接続される構成にも容易に拡張できる。すなわち、レーン数に応じた数のドライバ及びレシーバの組合せをホストＩＣ及びペリフェラルデバイスに配置すればよい。

また、上述した発明の実施の形態１〜３では、差動ドライバと直列終端回路が１つのＩＣ内に集積される例について説明した。しかしながら、発明の実施の形態１〜３は、差動ドライバを含むＩＣの外部に直列終端回路が配置される構成にも容易に拡張できる。

また、上述した発明の実施の形態１〜３では、差動レシーバと並列終端回路が１つのＩＣ内に集積される例について説明した。しかしながら、発明の実施の形態１〜３は、差動レシーバを含むＩＣの外部に並列終端回路が配置される構成にも容易に拡張できる。

また、上述した発明の実施の形態１〜３では、差動データ伝送を行う電子装置に関して具体的に説明した。しかしながら、発明の実施の形態１〜３は、シングルエンドのデータ伝送を行う電子装置にも容易に拡張できる。

また、上述した発明の実施の形態１〜３では、携帯電話端末を主要な例として説明した。しかしながら、発明の実施の形態１〜３は、スマートフォン、携帯ゲーム端末、タブレットＰＣ（personal Computer）、ノートＰＣ等のその他の無線通信端末にも適用でき、無線通信機能を有していない他の電子機器にも適用できる。

さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

１、２、３ 電子装置
１０、１１、１２ ホストＩＣ
１０Ａ アプリケーションプロセッサＩＣ
２０、２１ 第１ペリフェラルデバイス
２０Ａ ディスプレイデバイス
２０Ｂ カメラデバイス
２１ プリドライバ
２２ 差動プッシュプルバッファ
３０、３１ 第２ペリフェラルデバイス
３０Ａ ディスプレイデバイス
３０Ｂ カメラデバイス
４１ 差動伝送路
４２ 差動伝送路
５０ パワーマネジメントＩＣ
５１ ＤＣジャック
５２ ＵＳＢインタフェース
５３ 発振回路
５４ ベースバンドＩＣ
５５ ＲＦ ＩＣ
１００ 差動ドライバ
１０１、１０２ 直列終端回路（可変インピーダンス回路）
１０３、１０４ 出力端子
１１１、１１２ 直列終端回路
１２５ 調整レジスタ
１２６ システム状態制御部
２００、３００ 差動ドライバ
２０１、２０２、３０１、３０２ 並列終端回路
２０３、２０４、３０３、３０４ 入力端子
２１１、２１２、３１１、３１２ 並列終端回路（可変インピーダンス回路）
５００、５１０ 無線通信端末
５０１ 第１の筐体
５０２ 第２の筐体
５０３ ヒンジ
ＴＳ、ＴＳ１、ＴＳ２ トランジスタスイッチ
Ｒ＃１〜Ｒ＃（ｎ−１） 抵抗
Ｃ１ バイパスコンデンサ

Claims (14)

1. 伝送路を駆動するドライバ回路と、
   前記ドライブ回路の出力に結合される出力端子と、
   前記伝送路を直列終端することができるように前記ドライバ回路と前記出力端子の間に配置され、インピーダンスを調整可能な可変インピーダンス回路と、
   を備える半導体集積回路装置。
2. 前記伝送路に接続されたレシーバ回路の動作停止に付随して前記レシーバ回路の入力端に配置された並列終端回路による前記伝送路の並列終端が開放されることに応じて、前記可変抵抗回路のインピーダンスを調整する制御回路をさらに備える、請求項１に記載の半導体集積回路装置。
3. 前記半導体集積回路装置は、無線通信端末で使用されるアプリケーションプロセッサＩＣ（Integrated circuit）である、請求項２に記載の半導体集積回路装置。
4. 半導体集積回路装置は、さらに、前記レシーバ回路への電源電圧の供給を停止するために前記無線通信端末に配置されたパワーマネジメントＩＣ（Integrated circuit）に送信される制御信号を生成できるよう構成され、
   前記制御回路は、前記レシーバ回路への電源電圧の供給停止に応じて、前記可変抵抗回路のインピーダンスを調整する、
   請求項３に記載の半導体集積回路装置。
5. 前記伝送路は、差動伝送路であり、
   前記ドライバ回路は、前記差動伝送路を駆動する、
   請求項１〜４のいずれか１項に記載の半導体集積回路装置。
6. レシーバ装置と、
   前記レシーバ装置が接続される伝送路と、
   前記伝送路を駆動するドライバ装置とを備え、
   前記レシーバ装置は、前記ドライバ装置からのデータ信号を受信するレシーバ回路と、前記レシーバ回路と前記伝送路の間に配置されて前記伝送路を並列終端する並列終端回路を備え、
   前記ドライバ装置は、前記データ信号を送信するドライバ回路と、前記ドライバ回路と前記伝送路の間に配置されて前記伝送路を直列終端する直列終端回路を備え、
   前記並列終端回路及び前記直列終端回路の少なくとも一方は、インピーダンスを調整可能な可変抵抗回路を含む、
   電子装置。
7. 前記レシーバ装置は、第１のレシーバ装置を含む複数のレシーバ装置を含み、
   前記直列終端回路は、前記可変抵抗回路を含み、
   前記ドライバ装置は、前記第１のレシーバ装置の動作停止及び前記並列終端の開放に応じて前記直列終端回路のインピーダンスを調整する制御回路をさらに備える、
   請求項６に記載の電子装置。
8. 前記複数のレシーバ装置の各々は、前記レシーバ回路及び前記並列終端回路を含むペリフェラルデバイスを備え、
   前記制御回路は、前記第１のレシーバ装置に係る前記ペリフェラルデバイスへの電源電圧の供給停止に応じて、前記直列終端回路のインピーダンスを調整する、
   請求項７に記載の電子装置。
9. 前記ドライバ装置は、前記第１のレシーバ装置に係る前記ペリフェラルデバイスへの電源電圧の供給を停止するための制御信号を生成する回路をさらに備え、
   前記制御回路は、前記第１のレシーバ装置に係る前記ペリフェラルデバイスへの電源電圧の供給停止に応じて、前記直列終端回路のインピーダンスを調整する、
   請求項８に記載の電子装置。
10. 前記ドライバ装置は、前記ドライバ回路、前記直列終端回路、及び前記制御回路を含むホストＩＣ（Integrated circuit）を備える、請求項７〜９のいずれか１項に記載の電子装置。
11. 前記複数のレシーバ装置は、第２のレシーバ装置をさらに含み、
    前記第１のレシーバ装置は、前記レシーバ回路及び前記並列終端回路を含む第１のペリフェラルデバイスを備え、
    前記第２のレシーバ装置は、前記レシーバ回路及び前記並列終端回路を含む第２のペリフェラルデバイスを備え、
    前記伝送路は、
    前記ドライバ装置の出力端と前記第２のペリフェラルデバイスの入力端子との間を接続する伝送路と、
    前記第２のペリフェラルデバイスの入力端子から分岐され、前記第２のペリフェラルデバイスの入力端子と前記第１のペリフェラルデバイスの入力端子との間を接続する伝送路と、
    を備える、
    請求項７に記載の電子装置。
12. 請求項１０に記載の電子装置と、
    前記ペリフェラルデバイスへの電源電圧の供給を制御するパワーマネジメントＩＣ（Integrated circuit）と、
    を備える、
    無線通信端末。
13. 第１のディスプレイデバイスを含む複数のディスプレイデバイスをさらに備え、
    前記ペリフェラルデバイスは、前記複数のディスプレイデバイスにそれぞれ配置され、
    前記データ信号は、前記ホストＩＣから前記ディスプレイデバイスに転送される画像データ信号を含む、
    請求項１２に記載の無線通信端末。
14. 前記制御回路は、前記第１のディスプレイデバイスの動作停止に応じて、前記直列終端回路のインピーダンスを調整する、請求項１３に記載の無線通信端末。

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