JP2013150182A - 出力回路 - Google Patents

Abstract

【課題】メインドライバに含まれるトランジスタのオン抵抗が上昇し、出力インピーダンスの上昇が考えられる。そのため、出力インピーダンスの上昇を抑制したドライバを備える出力回路が、望まれる。
【解決手段】出力回路は、第１及び第２の出力バッファを含んで構成するメインドライバを備えている。第１の出力バッファは、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのドレインに接続される第１の抵抗と、第２のＭＯＳトランジスタと、第２のＭＯＳトランジスタのドレインに接続される第２の抵抗と、を含んでいる。また、第２の出力バッファ１０２は、第３のＭＯＳトランジスタと、第３のＭＯＳトランジスタのドレインに接続される第３の抵抗と、第４のＭＯＳトランジスタと、第４のＭＯＳトランジスタのドレインに接続される第４の抵抗と、を含んでいる。さらに、第１及び第２の出力バッファから、相補の出力信号を出力する。
【選択図】図１

Description

本発明は、出力回路に関する。例えば、相補信号の出力が可能なドライバを備える出力回路に関する。

スマートフォン、タブレット端末、デジタルカメラ等の電子機器には、複数の半導体集積回路が含まれている。これらの半導体集積回路が相互にデータ通信を行うことによって、電子機器の機能を実現している。さらに、近年では、携帯電話やスマートフォンのマルチメディア化の進行が著しく、半導体集積回路間における高速なデータ通信が求められている。このような、状況下において、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）アライアンスにより物理層の規格（Ｍ−ＰＨＹ）が新たに定められた。ＭＩＰＩ Ｍ−ＰＨＹにおける転送速度の上限は約６ＧＨｚであり、高速なデータ通信を実現可能としている。

ここで、特許文献１において、トランジスタのオン抵抗を考慮しつつ、出力インピーダンスを所定の値に調整する出力回路が開示されている。

また、非特許文献１において、出力電圧の振幅を減少する電流経路を備えた出力回路が開示されている。さらに、特許文献２及び３において、差動出力回路のコモンモード電圧を一定にする技術が開示されている。

特表２０１０−５３３４０１号公報 特開２００９−１４１９４８号公報 米国特許第６８４７２３２号明細書

"A Reduce-Swing Voltage-Mode Driver for Low-Power Multi Gb/s Transmitters", Heesoo Song, Suhwan Kim, and Deog-Kyoon Jeong, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, VOL.9, NO.2, JUNE, 2009

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

データ通信を行う半導体集積回路は出力回路を備えている。出力回路は、半導体集積回路から外部に信号を出力するメインドライバと、メインドライバの前段に配置され、内部回路からの信号を受け付けるプリドライバと、を備える構成とする場合が多い。

さらに、ＭＩＰＩ Ｍ−ＰＨＹ規格に対応したメインドライバは、Ｎチャンネル型ＭＯＳトランジスタを２段構成としたプッシュプル型のドライバが多く用いられる。このような構成を持つ出力回路において、プリドライバに供給する電源電圧は、メインドライバに供給する電源電圧よりも高電圧に設定される。しかし、スマートフォン等のモバイル端末に対する低消費電力化の要望が強く、プリドライバに供給する電源電圧も低電圧に設定することが望まれる。

しかし、低消費電力化のために、プリドライバに供給する電源電圧を低電圧に設定すると、プリドライバが出力する電圧も低下する。すると、プリドライバの出力を受けて動作するＮチャンネル型ＭＯＳトランジスタが完全にオンできない場合が想定される。より具体的には、Ｎチャンネル型ＭＯＳトランジスタのソース電位が高く、プリドライバが出力する電圧を受けるゲート電圧が低電圧の場合には、Ｎチャンネル型ＭＯＳトランジスタはオンすることができない。

その結果、メインドライバに含まれるＮチャンネル型ＭＯＳトランジスタのオン抵抗が上昇し、ＭＩＰＩ Ｍ−ＰＨＹ等の通信規格が定める出力インピーダンスの上限値を超えることが考えられる。通信規格が定める出力インピーダンスの上限値を満たすことができない場合には、正常なデータ通信を保証することができない。そのため、出力インピーダンスの上昇を抑制したドライバを備える出力回路が、望まれる。なお、メインドライバとプリドライバを含む出力回路についての詳細は後述する。

なお、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、出力回路は、第１の出力バッファと第２の出力バッファからなるメインドライバを備えている。さらに、第１及び第２の出力バッファは、ＭＯＳトランジスタの２段構成からなり、それぞれのＭＯＳトランジスタのドレインには抵抗が接続されている。

一実施の形態によれば、出力インピーダンスの上昇を抑制したドライバを備える出力回路が、提供される。

一実施形態の概要を説明するための図である。 出力回路１の回路構成の一例を示す図である。 図２に示すプリドライバ１０に含まれるバッファ回路の回路構成の一例を示す図である。 非反転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮから出力する波形の一例を示す図である。 出力回路２の回路構成の一例を示す図である。 トランジスタのソース電位とドレイン電流の関係を示す図である。 第１の実施形態に係る出力回路３の回路構成の一例を示す図である。 Ｎチャンネル型ＭＯＳトランジスタＮ０８のソース電位とドレイン電流との関係を示す図である。 第２の実施形態に係る出力回路４の内部構成の一例を示す図である。 図９に示す出力バッファ２１ｃの等価回路の一例を示す図である。 ＥＳＤ保護回路を追加して図示した出力回路４の回路構成の一例を示す図である。 第３の実施形態に係る出力回路５の内部構成の一例を示す図である。 非反転入力信号がＨレベルの場合における図１２の等価回路の一例である。 非反転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮから出力する波形の一例を示す図である。 非反転入力信号がＬレベルの場合における図１２の等価回路の一例である。 第４の実施形態に係る出力回路６の内部構成の一例を示す図である。 第５の実施形態に係る出力回路７の内部構成の一例を示す図である。 第１の実施形態に係る出力回路３のレイアウトの一例を示す図である。 第１の実施形態に係る出力回路３のレイアウトの一例を示す図である。 第１の実施形態に係る出力回路３のレイアウトの一例を示す図である。 第１の実施形態に係る出力回路３のレイアウトの一例を示す図である。 第２の実施形態に係る出力回路４のレイアウトの一例を示す図である。 第２の実施形態に係る出力回路４のレイアウトの一例を示す図である。 第２の実施形態に係る出力回路４のレイアウトの一例を示す図である。 第２の実施形態に係る出力回路４のレイアウトの一例を示す図である。 図２２に対してＥＳＤ保護回路をレイアウトする領域を追加した図である。 図２３に対してＥＳＤ保護回路をレイアウトする領域を追加した図である。 図２４に対してＥＳＤ保護回路をレイアウトする領域を追加した図である。 図２５に対してＥＳＤ保護回路をレイアウトする領域を追加した図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

上述のように、メインドライバに含まれるＮチャンネル型ＭＯＳトランジスタのオン抵抗が上昇し、ＭＩＰＩ Ｍ−ＰＨＹ等の通信規格が定める出力インピーダンスの上限値を超えることが考えられる。そのため、出力インピーダンスの上昇を抑制したドライバを備える出力回路が、望まれる。

そこで、一例として図１に示す出力回路を提供する。図１に示す出力回路１００は、第１のＭＯＳトランジスタＮ１０１と、第１のＭＯＳトランジスタＮ１０１のドレインに接続される第１の抵抗Ｒ１０１と、第２のＭＯＳトランジスタＮ１０２と、第２のＭＯＳトランジスタＮ１０２のドレインに接続される第２の抵抗Ｒ１０２と、を含み、第１のＭＯＳトランジスタＮ１０１のゲートで非反転入力信号を受け付け、第２のＭＯＳトランジスタＮ１０２のゲートで反転入力信号を受け付け、第１のＭＯＳトランジスタＮ１０１のソースから非反転出力信号を出力する第１の出力バッファ１０１と、第３のＭＯＳトランジスタＮ１０３と、第３のＭＯＳトランジスタＮ１０３のドレインに接続される第３の抵抗Ｒ１０３と、第４のＭＯＳトランジスタＮ１０４と、第４のＭＯＳトランジスタＮ１０４のドレインに接続される第４の抵抗Ｒ１０４と、を含み、第３のＭＯＳトランジスタＮ１０３のゲートで反転入力信号を受け付け、第４のＭＯＳトランジスタＮ１０４のゲートで非反転入力信号を受け付け、第３のＭＯＳトランジスタＮ１０３のソースから反転出力信号を出力する第２の出力バッファ１０２と、を含んで構成するメインドライバ１０３を備える。

図１に示す出力回路１００に含まれる各ＭＯＳトランジスタのドレインには、それぞれ抵抗素子が接続されている。これらの抵抗素子の抵抗値は、各ＭＯＳトランジスタのオン抵抗を考慮に入れつつ、第１及び第２の出力バッファの出力インピーダンスが所定の値となるように決定する。具体的には、非反転出力信号及び反転出力信号の伝送線路に接続される終端抵抗との間でインピーダンスの整合を考慮に入れつつ、抵抗素子の抵抗値を定める。その際、インピーダンスの整合が取れる範囲で、これらの抵抗素子の抵抗値を極力大きくする。その結果、各抵抗素子における電圧降下が大きくなり、ＭＯＳトランジスタのソース電位を低下することができる。即ち、図１に示す第１の抵抗Ｒ１０１の抵抗値が大きければ、第１の電源線から流れ出る電流による電圧降下が大きく、第１のＭＯＳトランジスタＮ１０１のソース電位（図１のノードＳ１００の電位）を低下させることができる。ソース電位が低下すれば、ＭＯＳトランジスタのオン抵抗の上昇が抑制され、メインドライバ１０３の出力インピーダンスの上昇を抑制することができる。

さらに、下記の形態が可能である。

［形態１］第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインに接続される第１の抵抗と、第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインに接続される第２の抵抗と、を含み、前記第１のＭＯＳトランジスタのゲートで非反転入力信号を受け付け、前記第２のＭＯＳトランジスタのゲートで反転入力信号を受け付け、前記第１のＭＯＳトランジスタのソースから非反転出力信号を出力する第１の出力バッファと、第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのドレインに接続される第３の抵抗と、第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのドレインに接続される第４の抵抗と、を含み、前記第３のＭＯＳトランジスタのゲートで反転入力信号を受け付け、前記第４のＭＯＳトランジスタのゲートで非反転入力信号を受け付け、前記第３のＭＯＳトランジスタのソースから反転出力信号を出力する第２の出力バッファと、を含んで構成するメインドライバを備える出力回路。

［形態２］前記出力回路は、第１及び第２の電源線を備え、前記第１の抵抗の一端は前記第１の電源線に接続され、前記第２の抵抗の一端は前記第１のＭＯＳトランジスタのソースに接続され、前記第２のＭＯＳトランジスタのソースは前記第２の電源線に接続され、前記第３の抵抗の一端は前記第１の電源線に接続され、前記第４の抵抗一端は前記第３のＭＯＳトランジスタのソースに接続され、前記第４のＭＯＳトランジスタのソースは前記第２の電源線に接続されていることが好ましい。

［形態３］前記第１の出力バッファは、一端が、前記第２の抵抗と前記第１のＭＯＳトランジスタのソースの接続ノードと接続され、他の一端が前記非反転出力信号の出力端子と接続されている第５の抵抗を含み、前記第２の出力バッファは、一端が、前記第４の抵抗と前記第３のＭＯＳトランジスタのソースの接続ノードと接続され、他の一端が前記反転出力信号の出力端子と接続されている第６の抵抗を含むことが好ましい。

［形態４］前記第５の抵抗の抵抗値は、前記第１及び第２の抵抗の抵抗値よりも小さく、前記第６の抵抗の抵抗値は、前記第３及び第４の抵抗の抵抗値よりも小さいことが好ましい。

［形態５］前記第５及び第６の抵抗は、複数の抵抗を並列接続することにより構成されていることが好ましい。

［形態６］前記第１乃至第４の抵抗は、それぞれ、複数の抵抗を並列接続することにより構成され、前記第１乃至第４のＭＯＳトランジスタは、それぞれ、複数のＭＯＳトランジスタを並列接続することにより構成されていることが好ましい。

［形態７］前記出力回路は、前記第１の電源線と前記非反転出力信号の出力端子に接続される第１のＥＳＤ保護回路と、前記非反転出力信号の出力端子と前記第２の電源線に接続される第２のＥＳＤ保護回路と、前記第１の電源線と前記反転出力信号の出力端子に接続される第３のＥＳＤ保護回路と、前記反転出力信号の出力端子と前記第２の電源線に接続される第４のＥＳＤ保護回路と、を備えることが好ましい。

［形態８］前記出力回路は、前記非反転出力信号と前記反転出力信号のコモンモード電圧と、予め定めたコモンモード基準電圧と、の比較結果に基づき前記第１及び第２の出力バッファの出力インピーダンスを所定の値に制御するコモンモードフィードバック部を備えることが好ましい。

［形態９］前記第１の出力バッファは、前記第１の抵抗の前記第１の電源線が接続されている側にドレインが接続され、前記第１の抵抗の前記第１のＭＯＳトランジスタが接続されている側にソースが接続されている第５のＭＯＳトランジスタを含み、前記第２の出力バッファは、前記第３の抵抗の前記第１の電源線が接続されている側にドレインが接続され、前記第３の抵抗の前記第３のＭＯＳトランジスタが接続されている側にソースが接続されている第６のＭＯＳトランジスタを含み、前記コモンモードフィードバック部は、前記第５又は第６のＭＯＳトランジスタのゲート電圧を制御することが好ましい。

［形態１０］前記第１の出力バッファは、前記第１の抵抗に変えて、ドレインが前記第１の電源線に接続され、ソースが前記第１のＭＯＳトランジスタのドレインに接続されている第７のＭＯＳトランジスタを含み、前記第２の出力バッファは、前記第３の抵抗に変えて、ドレインが前記第１の電源線に接続され、ソースが前記第３のＭＯＳトランジスタのドレインに接続されている第８のＭＯＳトランジスタを含み、前記コモンモードフィードバック部は、前記第７又は第８のＭＯＳトランジスタのゲート電圧を制御することが好ましい。

［形態１１］前記出力回路は、前記第１の電源線に供給する電圧を生成するレギュレータ回路を備えることが好ましい。

［形態１２］前記出力回路は、第３の電源線と、前記メインドライバの前段、かつ、前記第２及び第３の電源線の間に配置され、前記非反転入力信号及び前記反転入力信号を前記メインドライバに供給するプリドライバと、を備えることが好ましい。

［形態１３］前記第１乃至第４のＭＯＳトランジスタは、Ｎチャンネル型ＭＯＳトランジスタであり、前記第２の電源線は接地電圧の供給を行い、前記第１及び第３の電源線は正の電源電圧の供給を行うと共に、前記第３の電源線は前記第１の電源線よりも高い電圧の供給を行うことが好ましい。

次に、メインドライバ及びプリドライバを含む出力回路について説明する。

図２は、出力回路１の回路構成の一例を示す図である。

出力回路１は、プリドライバ１０と、メインドライバ２０と、から構成されている。出力回路１は、２つの電源電圧ＶＤＤ１及びＶＤＤ２を受け付ける。プリドライバ１０は、電源電圧ＶＤＤ２の供給を受けて動作する。メインドライバ２０は、電源電圧ＶＤＤ１の供給を受けて動作する。電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１よりも高電圧に設定される。出力回路１は、非反転入力端子ＩＮＰ及び反転入力端子ＩＮＮにより相補の入力信号を受け付ける。また、出力回路１は、非反転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮから相補の出力信号を出力する。

プリドライバ１０には、２つのバッファ回路が含まれており、それぞれ同一の構成である。図３は、プリドライバ１０に含まれるバッファ回路の回路構成の一例を示す図である。プリドライバ１０は、２つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バッファから構成されている。これらのＣＭＯＳバッファは、電源電圧ＶＤＤ２と接地電圧ＶＳＳの供給を行う電源線の間に配置されている。さらに、プリドライバ１０に含まれるＣＭＯＳバッファは、２．５Ｖ動作の厚膜トランジスタ（Ｔｈｉｃｋ Ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏｒ）により構成する。

メインドライバ２０は、２つの出力バッファ２１及び２２を含んで構成されている（図２参照）。出力バッファ２１は、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２と、抵抗Ｒ０１と、から構成されている。Ｎチャンネル型ＭＯＳトランジスタＮ０１のソースは接地され、ゲートによりプリドライバ１０が出力する反転入力信号を受け付ける。また、Ｎチャンネル型ＭＯＳトランジスタＮ０１のドレインは抵抗Ｒ０１の一端に接続されている。抵抗Ｒ０１の他の一端は、非反転出力端子ＯＵＴＰに接続されている。Ｎチャンネル型ＭＯＳトランジスタＮ０２のソースは、抵抗Ｒ０１の一端に接続され、ゲートによりプリドライバ１０が出力する非反転入力信号を受け付ける。また、Ｎチャンネル型ＭＯＳトランジスタＮ０２のドレインは電源電圧ＶＤＤ１の供給を行う電源線に接続されている。なお、出力バッファ２２の構成も同様であり、説明を省略する。出力バッファ２１及び２２に含まれるＮチャンネル型ＭＯＳトランジスタについても、２．５Ｖ動作の厚膜トランジスタを用いる。

以上のように、プリドライバ１０及びメインドライバ２０は、それぞれ２つのバッファ回路を含んでおり、相補の回路構成を備えている。出力回路１の外部に出力される相補信号の伝送線路は、受信側の回路における受信端にて、終端抵抗Ｒｔにより終端される。

ここで、出力回路１に含まれる抵抗Ｒ０１及びＲ０２の抵抗値について検証する。なお、以降の説明において、特段の記載がない場合には、電源電圧ＶＤＤ１は０．４Ｖ、電源電圧ＶＤＤ２は２．５Ｖ、終端抵抗Ｒｔの抵抗値は１００Ωとする。しかし、電源電圧等をこれらの値に限定する趣旨ではない。また、抵抗の抵抗値はその符号と対応させて表記する。具体的には、抵抗Ｒ０１の抵抗値は、ｒ０１と表記し、終端抵抗Ｒｔの抵抗値はｒｔと表記する。同様に、トランジスタのオン抵抗もその符号と対応させて表記する。具体的には、Ｎチャンネル型ＭＯＳトランジスタＮ０１のオン抵抗は、ｒｏｎ０１と表記する。

伝送線路における信号の反射を抑制する視点から、終端抵抗Ｒｔの抵抗値が１００Ωであれば、出力バッファ２１及び２２それぞれの出力インピーダンスは５０Ωとするのが望ましい。出力バッファ２１及び２２の出力インピーダンスを５０Ωとするためには、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗と抵抗Ｒ０１及びＲ０２の抵抗値の和が５０Ωとなるように設計する。例えば、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗を１０Ωとすれば、抵抗値ｒ０１及びｒ０２は４０Ωに設計される。

より詳細には、非反転入力信号がＨレベル（反転入力信号がＬレベル）とすれば、Ｎチャンネル型ＭＯＳトランジスタＮ０２及びＮ０３がオン、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０４がオフとなる。この場合の出力バッファ２１の出力インピーダンスは、４０Ω（ｒ０１）＋１０Ω（ｒｏｎ０２）＝５０Ωとなる。同様に、出力バッファ２２の出力インピーダンスは、４０Ω（ｒ０２）＋１０Ω（ｒｏｎ０３）＝５０Ωとなる。従って、電源電圧ＶＤＤ１を供給する電源線（上述の第１の電源線に相当）と接地電圧ＶＳＳを供給する電源線（上述の第２の電源線に相当）の間は、１０Ω（ｒｏｎ０２）＋４０Ω（ｒ０１）＋１００Ω（ｒｔ）＋４０Ω（ｒ０２）＋１０Ω（ｒｏｎ０３）＝２００Ωにより接続されているといえる。即ち、電源電圧ＶＤＤ１が０．４Ｖであれば、メインドライバ２０には２ｍＡの電流が流れる。その際、非反転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮからは、図４に示すような波形が出力される。

しかし、図２に示す出力回路１に含まれるメインドライバ２０は厚膜トランジスタを含んで構成されているため、高速に動作できない。つまり、ＭＩＰＩ Ｍ−ＰＨＹ規格が定める約６ＧＨｚでのデータ通信を行うことはできない。また、プリドライバ１０に供給される電源電圧ＶＤＤ２は高電圧のため、出力回路１が消費する電力が増加するといった問題もある。

そこで、発明者らが、図２に示す出力回路１の改善を検討した結果、出力回路２を着想した。

図５は、出力回路２の回路構成の一例を示す図である。図５において図２と同一構成要素には、同一の符号を表し、その説明を省略する。出力回路１と２の相違点は、プリドライバ１０とメインドライバ２０に含まれるトランジスタに、薄膜トランジスタ（Ｔｈｉｎ Ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏｒ）を採用する点である。さらに、プリドライバ１０ａに供給する電源電圧ＶＤＤ３の電圧を電源電圧ＶＤＤ２よりも低電圧としている。なお、以下の説明において、特段の記載がなければ、電源電圧ＶＤＤ３＝１．０Ｖとする。

このように、薄膜トランジスタを使用すると、プリドライバ１０ａ及びメインドライバ２０ａの動作速度が上昇する。さらに、プリドライバ１０ａに供給する電源電圧ＶＤＤ３を低電圧とすることで、出力回路２の消費電力が抑制できる。

しかし、プリドライバやメインドライバに、薄膜トランジスタを使用することで、新たな問題が発生する。

図２に示す出力回路１においては、プリドライバ１０の出力電圧はほぼ２．５Ｖであるため、メインドライバ２０に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ０４のゲートには２．５Ｖが印加されることになる。ゲートに２．５Ｖの電圧が印加されれば、これらのトランジスタは完全にオンする。従って、Ｎチャンネル型ＭＯＳトランジスタＮ０２及びＮ０３が完全にオンしている状況下でのノードＳ０１（Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２の接続ノード、以下同じ）の電位は、下記の式（１）から求めることができる。

ノードＳ０１の電位＝０．４Ｖ（ＶＤＤ１）−１０Ω（ｒｏｎ０２）×２ｍＡ＝０．３８Ｖ ・・・（１）

一方、図５に示す出力回路２においては、プリドライバ１０ａの出力電圧はほぼ１．０Ｖであるため、メインドライバ２０ａに含まれるＮチャンネル型ＭＯＳトランジスタＮ０７〜１０のゲートには１．０Ｖが印加されることになる。ここで、Ｎチャンネル型ＭＯＳトランジスタＮ０８のゲートに印加される電圧が１．０Ｖであって、ノードＳ０１の電位が０．４Ｖ程度の状況下において、Ｎチャンネル型ＭＯＳトランジスタＮ０８が十分オンできるかが問題となる。

図６は、トランジスタのソース電位とドレイン電流の関係を示す図である。図６から明らかなとおり、ソース電位が０．４Ｖでは、１．０Ｖ動作のＮチャンネル型ＭＯＳトランジスタＮ０８（薄膜トランジスタ）を完全にオンできない。Ｎチャンネル型ＭＯＳトランジスタＮ０８は完全なオンではないため、そのオン抵抗は１０Ωよりも大きくなる。

その結果、出力インピーダンスとして５０Ωを維持できず、出力回路２の振幅、コモンモード電圧、インピーダンス・リターンロス特性に悪影響を及ぼす。即ち、ＭＩＰＩ Ｍ−ＰＨＹ規格を満足することができず、伝送エラーが発生する可能性が高まる。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。

図７は、本実施形態に係る出力回路３の回路構成の一例を示す図である。図７において図５と同一構成要素には、同一の符号を表し、その説明を省略する。出力回路２及び３の相違点は、抵抗Ｒ０１及びＲ０２を削除している点と、抵抗Ｒ０３〜Ｒ０６をＮチャンネル型ＭＯＳトランジスタＮ０７〜Ｎ１０のドレインに接続する点である。

より詳細には、抵抗Ｒ０３の一端をＮチャンネル型ＭＯＳトランジスタＮ０７のドレインとＮチャンネル型ＭＯＳトランジスタＮ０８のソースの間に接続し、抵抗Ｒ０４の一端をＮチャンネル型ＭＯＳトランジスタＮ０８のドレインと電源電圧ＶＤＤ１の供給を行う電源線に接続する。同様に、抵抗Ｒ０５の一端をＮチャンネル型ＭＯＳトランジスタＮ０９のドレインとＮチャンネル型ＭＯＳトランジスタＮ１０のソースの間に接続し、抵抗Ｒ０６の一端をＮチャンネル型ＭＯＳトランジスタＮ１０のドレインと電源電圧ＶＤＤ１の供給を行う電源線に接続する。

次に、出力回路１の動作について説明する。

初めに、非反転入力信号がＨレベル（反転入力信号がＬレベル）の場合について説明する。この場合には、Ｎチャンネル型ＭＯＳトランジスタＮ０８及びＮ０９がオンとなる。さらに、上述のとおり、終端抵抗Ｒｔとの整合を図るために出力バッファ２１ｂ及び２２ｂの出力インピーダンスは５０Ωに設計される。より具体的には、抵抗値ｒ０４とオン抵抗ｒｏｎ０８の和が５０Ωに設計される。同様に、抵抗値ｒ０５とオン抵抗ｒｏｎ０９の和も５０Ωに設計される。

以上のことから、電源電圧ＶＤＤ１の供給を行う電源線から接地電圧ＶＳＳの供給を行う電源線までの抵抗値は、５０Ω（ｒ０４＋ｒｏｎ０８）＋１００（ｒｔ）＋５０Ω（ｒ０５＋ｒｏｎ０９）＝２００Ωとなる。電源電圧ＶＤＤ１は０．４Ｖであるので、終端抵抗Ｒｔに流れる電流は２ｍＡとなる。この場合の非反転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮから出力される波形は、図４に示す波形と一致する。つまり、非反転出力信号のレベルは０．３Ｖ、反転出力信号のレベルは０．１Ｖ、コモンモード電圧は０．２Ｖ、となる。

次に、非反転入力信号がＬレベル（反転入力信号がＨレベル）の場合について説明する。この場合には、Ｎチャンネル型ＭＯＳトランジスタＮ０７及びＮ１０がオンとなる。その際、電源電圧ＶＤＤ１の供給を行う電源線から接地電圧ＶＳＳの供給を行う電源線までの抵抗値は、５０Ω（ｒ０６＋Ｒｏ１０）＋１００（ｒｔ）＋５０Ω（ｒ０３＋ｒｏｎ０７）＝２００Ωとなる。電源電圧ＶＤＤ１は０．４Ｖであるので、終端抵抗Ｒｔに流れる電流は２ｍＡとなる。この場合の非反転出力信号のレベルは０．１Ｖ、反転出力信号のレベルは０．３Ｖ、コモンモード電圧は０．２Ｖ、となる。

ここで、出力回路３に含まれるＮチャンネル型ＭＯＳトランジスタＮ０８のソース電位（ノードＳ０１の電位）の検証を行う。その際、非反転入力信号はＨレベル（反転入力信号はＬレベル）とする。この場合、上述のとおり、終端抵抗Ｒｔに流れる電流値は２ｍＡである。さらに、抵抗値ｒ０４を４０Ω、オン抵抗ｒｏｎ０８を１０Ωとする。すると、Ｎチャンネル型ＭＯＳトランジスタＮ０８のノードＳ０１電位は、下記の式（２）から求めることができる。

ノードＳ０１の電位＝０．４Ｖ−（４０Ω＋１０Ω）×２ｍＡ＝０．３Ｖ・・・（２）

一方、出力回路２におけるノードＳ０１の電位は０．３８Ｖである。従って、本実施形態に係る出力回路３に含まれるＮチャンネル型ＭＯＳトランジスタＮ０８のソース電位は、出力回路２に含まれるＮチャンネル型ＭＯＳトランジスタＮ０８のソース電位よりも低下する。図８は、Ｎチャンネル型ＭＯＳトランジスタＮ０８のソース電位とドレイン電流との関係を示す図である。図８から明らかなとおり、ソース電位が低下すればドレイン電流が増加する。即ち、Ｎチャンネル型ＭＯＳトランジスタＮ０８のオン抵抗は低下する。

なお、特許文献１では、トランジスタのオン抵抗を考慮しつつ、出力ドライバの出力インピーダンスを所定の値に調整する技術を開示している。しかし、特許文献１が開示する技術は、ソース電位の上昇に伴うオン抵抗の上昇を考慮していない。従って、特許文献１が開示する技術を用いても、出力ドライバの出力インピーダンスが通信規格の定める上限値を超える可能性がある。

また、非特許文献１には、Ｎチャンネル型ＭＯＳトランジスタの接続ノードと出力端子の間に抵抗を配置した出力回路が開示されている（図２（ａ））。しかし、このような構成では、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗が上昇する問題が発生することを既に説明した。即ち、非特許文献１の図２（ａ）が示す構成では、出力インピーダンスを所定の値（例えば、５０Ω）に維持できない。これは、高速なデータ通信においては許容できない。

以上のように、本実施形態に係る出力回路３に含まれるＮチャンネル型ＭＯＳトランジスタのドレインに抵抗素子を接続する。さらに、この抵抗素子の抵抗値は、各トランジスタのオン抵抗を考慮に入れつつ、インピーダンスの整合が取れる範囲で極力大きな値となるようにする。その結果、電源電圧の供給を行う電源線に接続される側のＮチャンネル型ＭＯＳトランジスタＮ０４及びＮ０６におけるソース電位を低下することができる。これらのＮチャンネル型ＭＯＳトランジスタのソース電位が低下するので、各トランジスタのオン抵抗が減少する（オン抵抗が想定値を超えて上昇することはない）。そのため、インピーダンスの不整合は発生せず、ＭＩＰＩ Ｍ−ＰＨＹ等の高速なデータ通信に適合したドライバを備えた出力回路を提供することができる。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

図９は、本実施形態に係る出力回路４の内部構成の一例を示す図である。図９において図７と同一構成要素には、同一の符号を付し、その説明を省略する。出力回路３及び４の相違点は、出力バッファ２１ｃ及び２２ｃにおいて、抵抗Ｒ０７及びＲ０８を追加する点である。抵抗Ｒ０７は、抵抗Ｒ０３とＮチャンネル型ＭＯＳトランジスタＮ０８のソースの接続ノードと、非反転出力端子ＯＵＴＰと、間に接続される。抵抗Ｒ０８も同様に接続される。

第１の実施形態に係る出力回路３は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）放電に対して脆弱な恐れがある。出力回路３では、Ｎチャンネル型ＭＯＳトランジスタＮ０７のドレイン及びＮチャンネル型ＭＯＳトランジスタＮ０８のソースが抵抗素子を介さず非反転出力端子ＯＵＴＰに接続されている（反転出力端子ＯＵＴＮ側も同様）。従って、ＥＳＤ放電が発生し、非反転出力端子から高電圧が侵入することにより生じた電流が、Ｎチャンネル型ＭＯＳトランジスタのドレイン及びソースに流れ込み、Ｎチャンネル型ＭＯＳトランジスタを破壊する可能性がある。

このような問題に対し、抵抗Ｒ０７及びＲ０８を挿入することで、出力端子（ＯＵＴＰ／ＯＵＴＮ）とＮチャンネル型ＭＯＳトランジスタのドレイン及びソース間の抵抗値を高め、ＥＳＤ放電の影響を緩和する。一方、第１の実施形態において検証したとおり、出力インピーダンスは一定値に維持しつつ、各トランジスタのドレインに接続する抵抗の抵抗値を可能な限り大きくする必要がある。これらの抵抗値を大きくすることで、ソース電位が低下し、オン抵抗を低下することができるためである。そのため、本実施形態において追加する抵抗Ｒ０７及びＲ０８は、他の抵抗Ｒ０３〜０６のよりも低抵抗であることが必要である。

さらにまた、追加した抵抗の抵抗値を含めた出力インピーダンスを、一定値に維持する必要がある。Ｎチャンネル型ＭＯＳトランジスタＮ０８がオンしている場合で例示すると、抵抗値ｒ０４、オン抵抗ｒｏｎ０８及び抵抗値ｒ０７の和が一定値（例えば、５０Ω）である必要がある。以上のような状況を考慮し、各抵抗の抵抗値の一例を示すと、抵抗値ｒ０４＝４０Ω、オン抵抗ｒｏｎ０８＝５Ω、抵抗値ｒ０７＝５Ω、といった抵抗値の配分が望ましい。

しかし、これらの抵抗素子（Ｎチャンネル型ＭＯＳトランジスタも含む）を単一の素子で形成したのでは、ＥＳＤ放電に対する対策は十分ではないといえる。例えば、上述の抵抗値ｒ０７＝５Ωといった値では、ＥＳＤ放電によって生じる電流の影響を十分緩和できるとは限らない。そこで、これらの抵抗素子を並列接続することでＥＳＤ放電によって生じる電流の影響を緩和する。

図１０は、図９に示す出力バッファ２１ｃの等価回路の一例を示す図である。図１０に示すように、８個の出力バッファ２１ｃ−１〜２１ｃ−８を並列接続することによって、出力バッファ２１ｃを構成する。すると、抵抗素子１つあたりの抵抗値を８倍にすることができる。例えば、抵抗Ｒ０４の抵抗値ｒ０４を４０Ωとすれば、抵抗Ｒ０４−１〜Ｒ０４−８の各抵抗値は３２０Ωとすることができる。同様に、抵抗Ｒ０７の抵抗値ｒ０７を５Ωとすれば、抵抗Ｒ０７−１〜Ｒ０７−８の各抵抗値は４０Ωとすることができる。

このように、同一の構成を持った複数の出力バッファを並列接続することで、出力端子（ＯＵＴＰ／ＯＵＴＮ）に直列に接続された抵抗を含む抵抗素子の抵抗値を高め、ＥＳＤ放電に対する耐性を高める。

次に、本実施形態に係る出力回路４の動作について説明する。

図１１は、ＥＳＤ保護回路を図示した出力回路４の回路構成の一例を示す図である。図１１において図９と同一構成要素には、同一の符号を表し、その説明を省略する。図１１には、ＥＳＤ保護回路３０〜３３の記載を追加している。ＥＳＤ保護回路３０〜３３は、それぞれＧＧＮＭＯＳ（Ｇａｔｅ Ｇｒｏｕｎｄｅｄ ＮＭＯＳ）等の素子により構成されている。

ＥＳＤ保護回路３０は、電源電圧ＶＤＤ１を供給する電源線と非反転出力端子ＯＵＴＰとの間に接続され、ＥＳＤ保護回路３１は、非反転出力端子ＯＵＴＰと接地電圧ＶＳＳを供給する電源線との間に接続されている。同様に、ＥＳＤ保護回路３２及び３３も反転出力端子ＯＵＴＮ側において、接続されている。

初めに、出力端子（ＯＵＴＰ／ＯＵＴＮ）に正電圧が印加されたときの動作について説明する。ここでは、非反転出力端子ＯＵＴＰに正電圧が印加された場合について説明する。ＥＳＤ放電が発生することによって、非反転出力端子ＯＵＴに高電圧が印加されると、ＥＳＤ保護回路３０が動作し、ＥＳＤ放電によって生じた電流は電源電圧ＶＤＤ１に流れ込むことになる。しかし、ＥＳＤ保護回路３０が動作を開始するまでは、ＥＳＤ放電によって生じた電流は抵抗Ｒ０７を経由して、Ｎチャンネル型ＭＯＳトランジスタＮ０７とＮ０８のドレイン及びソースに流れ込む。さらに、ＥＳＤ保護回路３０が動作している場合であっても、一部の電流はこれらのドレイン及びソースに流れ込む。

その際、抵抗Ｒ０７の抵抗値が低ければ、ＥＳＤ放電によって生じた電流が、これらのドレイン及びソースを形成する拡散層を破壊することが懸念される。しかし、複数の出力バッファを並列接続することで、抵抗Ｒ０７の抵抗値を高くすることができる。抵抗Ｒ０７の抵抗値が高ければ、Ｎチャンネル型ＭＯＳトランジスタＮ０７とＮ０８のドレイン及びソースに流れ込む電流は減少する。その結果、ＥＳＤ放電によって生じた電流により、ドレイン及びソースを形成する拡散層の破壊を防止することができる。

次に、出力端子（ＯＵＴＰ／ＯＵＴＮ）に負電圧が印加されたときの動作について説明する。ここでは、非反転出力端子ＯＵＴＰに負電圧が印加された場合について説明する。この場合は、接地電圧ＶＳＳ、ＥＳＤ保護回路３１、非反転出力端子ＯＵＴＰといった経路で電流が流れる。しかし、電流の一部は、抵抗Ｒ０７を経由して非反転出力端子ＯＵＴＰから流れ出る。その際、抵抗Ｒ０７の抵抗値が高ければ、Ｎチャンネル型ＭＯＳトランジスタＮ０７とＮ０８のドレイン及びソースから流れ出る電流が減少し、これらドレイン及びソースを形成する拡散層の破壊を防止することができる。

以上のように、第１の実施形態に係る出力回路３に対し、抵抗Ｒ０７及びＲ０８を追加する。さらに、出力バッファ２１ｃ及び２２ｃを、複数の出力バッファの並列接続とすることで、抵抗Ｒ０７及びＲ０８における１つあたりの抵抗値を大きくする。その結果、出力端子（ＯＵＴＰ／ＯＵＴＮ）に対してＥＳＤ放電が発生したとしても、出力バッファ２１ｃ及び２２ｃに含まれるトランジスタの破壊を防止することができる。即ち、出力回路４のＥＳＤ放電に対する耐性を向上させることができる。

［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。

ここで、メインドライバに含まれる抵抗素子等の抵抗値が、製造プロセスや周辺温度又は電源電圧の変動に起因し、ばらつくことが想定できる。抵抗値がばらつくことで、出力回路５の出力する相補信号のコモンモード電圧Ｖｃｍが目標とする電圧からずれてしまう。

そこで、本実施形態に係る出力回路５は、コモンモード電圧Ｖｃｍをフィードバックすることで、抵抗素子等の抵抗値におけるばらつきを吸収し、コモンモード電圧Ｖｃｍを所定の値に維持できる。

図１２は、本実施形態に係る出力回路５の内部構成の一例を示す図である。図１２において図９と同一構成要素には、同一の符号を付し、その説明を省略する。出力回路４及び５の相違点は、出力端子（ＯＵＴＰ及びＯＵＴＮ）から出力する信号のコモンモード電圧を一定値に制御する点である。そのため、抵抗Ｒ０４及びＲ０６の両端に接続するＮチャンネル型ＭＯＳトランジスタＮ１１及び１２と、コモンモードフィードバック部４０と、を追加する。コモンモードフィードバック部４０は、オペアンプ４１と、定電圧源４２と、抵抗Ｒ０９及び１０と、から構成されている。

Ｎチャンネル型ＭＯＳトランジスタＮ１１のドレインは、抵抗Ｒ０４の電源電圧ＶＤＤ１側に接続され、ソースはＮチャンネル型ＭＯＳトランジスタＮ０８のドレイン側に接続される。Ｎチャンネル型ＭＯＳトランジスタＮ１２についても同様である。抵抗Ｒ０９及び１０の抵抗値は、終端抵抗Ｒｔの抵抗値よりも極めて大きく、その抵抗値はそれぞれ等しいものとする。抵抗Ｒ０９の一端は、抵抗Ｒ０７と非反転出力端子ＯＵＴＰとの間に接続され、他の一端は抵抗Ｒ１０に接続される。抵抗Ｒ１０の他の一端は、抵抗Ｒ０８と反転出力端子ＯＵＴＮとの間に接続される。以下、抵抗Ｒ０９及びＲ１０の接続ノードをノードＳ０２とする。

オペアンプ４１の反転入力端子は、ノードＳ０２に接続される。オペアンプ４１の非反転入力端子は、定電圧源４２に接続される。オペアンプ４１の出力端子は、Ｎチャンネル型ＭＯＳトランジスタＮ１１及び１２のゲートに接続される。上述のように、抵抗Ｒ０９及びＲ１０は、出力端子（ＯＵＴＰ／ＯＵＴＮ）の間に接続され、その抵抗値はほぼ等しいためノードＳ０２の電圧は相補出力信号のコモンモード電圧Ｖｃｍに一致する。

さらに、定電圧源４２の出力する電圧をコモンモード基準電圧Ｖｃｍｒとする。コモンモード基準電圧Ｖｃｍｒは、電源電圧ＶＤＤ１の２分の１の電圧とする。

コモンモードフィードバック部４０のオペアンプ４１には、コモンモード電圧Ｖｃｍとコモンモード基準電圧Ｖｃｍｒが入力されることになり、両者の電圧が一致するようにオペアンプ４１は動作する。より具体的には、両者の電圧に差が生じると、その差を打ち消すようにＮチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２のゲート電圧を制御する。ゲート電圧の変化に応じてＮチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２のオン抵抗は変化する。その結果、抵抗Ｒ０４とＮチャンネル型ＭＯＳトランジスタＮ１１のオン抵抗（又は、抵抗Ｒ０６とＮチャンネル型ＭＯＳトランジスタＮ１２のオン抵抗）の合成抵抗値は、コモンモード電圧Ｖｃｍがコモンモード基準電圧Ｖｃｍｒに一致するように変化する。

このように、本実施形態に係る出力回路５は、抵抗Ｒ０９及びＲ１０から生成したコモンモード電圧Ｖｃｍとコモンモード基準電圧Ｖｃｍｒを比較し、比較結果をＮチャンネル型ＭＯＳトランジスタＮ１１及び１２のゲート電圧にフィードバックする。その結果、メインドライバ２０ｄに含まれる抵抗素子等の抵抗値がばらついたとしても、そのばらつきを吸収し、目標とする相補出力信号のコモンモード電圧を得ることができる。

次に、出力回路５の動作についてより詳細に説明する。

図１３は、非反転入力信号がＨレベル（反転入力信号がＬレベル）の場合における図１２の等価回路の一例である。図１３において、終端抵抗Ｒｔは２つの終端抵抗Ｒｔ０１及びＲｔ０２に分割して図示している。図１３では、この２つの終端抵抗Ｒｔ０１及びＲｔ０２の接続ノードをノードＳ０３として図示する。終端抵抗Ｒｔの抵抗値ｒｔを１００Ωとすれば、終端抵抗Ｒｔ０１及びＲｔ０２の抵抗値は、それぞれ５０Ωとする。また、抵抗Ｒ０９及びＲ１０の抵抗値ｒ０９及びｒ１０は、それぞれ１０ｋΩとする。さらに、コモンモード基準電圧Ｖｃｍｒは０．２Ｖとする。

図１３に示すように、非反転入力信号がＨレベルであれば、Ｎチャンネル型ＭＯＳトランジスタＮ０８及びＮ０９がオンし、Ｎチャンネル型ＭＯＳトランジスタＮ０７及びＮ１０はオフする。その際、周辺温度等の変化によって、Ｎチャンネル型ＭＯＳトランジスタＮ０４のオン抵抗が増加すると、コモンモード電圧Ｖｃｍが低下する。コモンモード電圧Ｖｃｍが低下すると、オペアンプ４１がＮチャンネル型ＭＯＳトランジスタＮ１１のゲート電圧を制御し、抵抗Ｒ０４及びＮチャンネル型ＭＯＳトランジスタＮ１１のオン抵抗からなる合成抵抗値を低下させる。その結果、コモンモード電圧Ｖｃｍは目標値である０．２Ｖに維持される。

さらに、ノードＳ０２の電位（コモンモード電圧Ｖｃｍ）とノードＳ０３の電位は等電位となることから、抵抗Ｒ０４、Ｎチャンネル型ＭＯＳトランジスタＮ１１のオン抵抗、Ｎチャンネル型ＭＯＳトランジスタＮ０８のオン抵抗、抵抗Ｒ０７の各抵抗値の和（出力インピーダンス）が、終端抵抗Ｒｔ０１の抵抗値５０Ωと等しくなるようにオペアンプ４１は動作する。なお、抵抗Ｒ０９及びＲ１０の抵抗値は極めて大きいため、これらの抵抗に流れる電流を考慮する必要はない。

また、非反転出力端子ＯＵＴＰ及び反転出力端子ＯＵＴＮからは、図１４に示すような波形が出力される。即ち、抵抗素子等の抵抗値が変動したとしても、非反転出力信号のレベルは０．３Ｖ、反転出力信号のレベルは０．１Ｖ、コモンモード電圧は０．２Ｖ、にそれぞれ収束する。

図１５は、非反転入力信号がＬレベル（反転入力信号がＨレベル）の場合における図１２の等価回路の一例である。図１５において図１３と同一構成要素には、同一の符号を表し、その説明を省略する。この場合も、周辺温度等の変化によって、Ｎチャンネル型ＭＯＳトランジスタＮ０６のオン抵抗が増加すると、コモンモード電圧Ｖｃｍが低下する。コモンモード電圧Ｖｃｍが低下すると、オペアンプ４１がＮチャンネル型ＭＯＳトランジスタＮ１２のゲート電圧を制御し、抵抗Ｒ０６及びＮチャンネル型ＭＯＳトランジスタＮ１２のオン抵抗からなる合成抵抗値を低下させる。その結果、コモンモード電圧Ｖｃｍは目標値である０．２Ｖに維持される。

なお、特許文献２及び３が開示する出力回路は、差動信号のコモンモード電圧を一定に維持することが目的であって、本実施形態に係る出力回路５のようにＮチャンネル型ＭＯＳトランジスタのオン抵抗の補正を目的とするものではない。

以上のように、本実施形態に係る出力回路５は、コモンモード電圧Ｖｃｍがコモンモード基準電圧Ｖｃｍｒに一致するように、Ｎチャンネル型ＭＯＳトランジスタＮ１１及びＮ１１のゲート電圧を制御する。また、オペアンプ４１の出力は、Ｎチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２のゲートに接続されている。そのため、図１３及び図１５で図示するように、相補構成のいずれかに必ずフィードバック制御がなされ、出力信号のコモンモード電圧が安定し、出力インピーダンスを一定値に維持できる。

［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。

第３の実施形態においては、抵抗素子等の抵抗値がばらついた場合に、そのばらつきを吸収する出力回路５について説明した。しかし、出力回路５は、Ｎチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２を抵抗Ｒ０４及びＲ０６に並列接続する構成であるため、抵抗Ｒ０４及びＲ０６の抵抗値を低下することはできても増加させることはできない。

つまり、抵抗Ｒ０４及びＲ０６の抵抗値が増加する方向にばらついている場合には、Ｎチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２を並列接続することで、オン抵抗が並列に接続されているとみなせるため、合成抵抗値を低下することができる。一方、抵抗素子等の抵抗値は、周辺温度等によって目標値よりも低下する方向にばらつくことも考えられる。そのような場合には、出力回路５では対応することができない。

図１６は、本実施形態に係る出力回路６の内部構成の一例を示す図である。図１６において図１２と同一構成要素には、同一の符号を付し、その説明を省略する。出力回路５及び６の相違点は、抵抗Ｒ０４及びＲ０６とＮチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２に代えて、Ｎチャンネル型ＭＯＳトランジスタＮ１３及びＮ１４を備える点である。

図１６に示すように、コモンモード電圧Ｖｃｍとコモンモード基準電圧Ｖｃｍｒの比較結果をＮチャンネル型ＭＯＳトランジスタＮ１３及びＮ１４にフィードバックする。すると、Ｎチャンネル型ＭＯＳトランジスタＮ１３及びＮ１４のオン抵抗が変化し、コモンモード電圧Ｖｃｍ及び出力インピーダンスを一定値に維持することができる。即ち、メインドライバ２０ｅに含まれる抵抗素子等の抵抗値が増加方向だけではなく、減少方向にばらついたとしても、そのような抵抗値のばらつきを吸収することができる。

［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。

第１〜第４の実施形態においては、半導体集積回路の外部から電源電圧ＶＤＤ１の供給を受ける場合について説明した。しかし、必ずしも半導体集積回路の外部から電源電圧ＶＤＤ１の供給を受けることができるとは限らない。例えば、電源電圧ＶＤＤ１は、通常用いられることが少ない電圧とする。この場合、出力回路を含む半導体集積回路に限り使用する電圧の生成を外部の回路に依存することは、出力回路を含む半導体集積回路自身の汎用性を欠くことになってしまう。

そこで、本実施形態に係る出力回路７では、その内部で電源電圧ＶＤＤ１の生成を行う。

図１７は、本実施形態に係る出力回路７の内部構成の一例を示す図である。図１７において図１６と同一構成要素には、同一の符号を付し、その説明を省略する。出力回路６及び７の相違点は、オペアンプ５０と定電圧源５１を備える点である。オペアンプ５０と定電圧源５１によって、レギュレータ回路を構成する。定電圧源５１の供給する電圧を電源電圧ＶＤＤ１と同一にすれば、外部から電源電圧ＶＤＤ１の供給を受けなくとも、第１〜第４の実施形態において説明した出力回路を実現できる。

このように、出力回路の内部にレギュレータ回路を設けることで、外部から電源電圧ＶＤＤ１の供給が困難な場合であっても、出力インピーダンスの上昇を抑制した出力回路を提供することができる。

以上のように、第１〜第５の実施形態に係る出力回路は、出力インピーダンスの上昇を抑制することで、高速データ転送を実現する。さらに、プリドライバやメインドライバに含まれるトランジスタとして、薄膜トランジスタを採用することができるので、半導体集積回路の低消費電力化にも貢献する。従って、第１〜第５の実施形態に係る出力回路は、スマートフォンやタブレット端末等のモバイル製品に使用することが好適である。

なお、第１乃至第５の実施形態では、接地に対して電源電圧が正電圧である場合について好適な実施形態として説明した。しかし、電源電圧が正電圧である場合に限られず、電源電圧が負電圧である出力回路に用いることもできる。そのような場合は、第１乃至第５の実施形態において、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタをすべて入れ替えて用いれば良い。

［レイアウト例］
次に、第１〜第２の実施形態に係る出力回路３及び４のレイアウト例を示す。

図１８〜図２１は、第１の実施形態に係る出力回路３のレイアウトの一例を示す図である。

図１８に示すレイアウトでは、出力端子（ＯＵＴＰ／ＯＵＴＮ）のパッドからプリドライバ１０ａに向って、順に、抵抗Ｒ０４及びＲ０６、Ｎチャンネル型ＭＯＳトランジスタＮ０８及びＮ１０、抵抗Ｒ０３及びＲ０５、Ｎチャンネル型ＭＯＳトランジスタＮ０７及びＮ０９が配置されている。図１９に示すレイアウトでは、出力端子（ＯＵＴＰ／ＯＵＴＮ）のパッドからプリドライバ１０ａに向って、順に、Ｎチャンネル型ＭＯＳトランジスタＮ０７及びＮ０９、抵抗Ｒ０３及びＲ０５、Ｎチャンネル型ＭＯＳトランジスタＮ０８及びＮ１０、抵抗Ｒ０４及びＲ０６が配置されている。図２０に示すレイアウトでは、出力端子（ＯＵＴＰ／ＯＵＴＮ）のパッドからプリドライバ１０ａに向って、順に、抵抗Ｒ０４及びＲ０６、Ｎチャンネル型ＭＯＳトランジスタＮ０８及びＮ１０、Ｎチャンネル型ＭＯＳトランジスタＮ０７及びＮ０９、抵抗Ｒ０３及びＲ０５が配置されている。図２１に示すレイアウトでは、出力端子（ＯＵＴＰ／ＯＵＴＮ）のパッドからプリドライバ１０ａに向って、順に、Ｎチャンネル型ＭＯＳトランジスタＮ０８及びＮ１０、抵抗Ｒ０４及びＲ０６、抵抗Ｒ０３及びＲ０５、Ｎチャンネル型ＭＯＳトランジスタＮ０７及びＮ０９が配置されている。

図２２〜図２５は、図１８〜図２１に対してＥＳＤ放電からトランジスタの破壊を防止するための抵抗Ｒ０７及びＲ０８のレイアウトを追加した図である。

図２６〜図２９は、図２２〜図２５に対してＥＳＤ保護回路のレイアウトを追加した図である。

上述の各レイアウトが持つ利点等を総合判断して、第１及び第２の実施形態に係る出力回路３及び４のレイアウトを決定する。例えば、図１８、図２２、図２６の各レイアウトにおいては、抵抗素子等に流れる電流の向きが交錯することがない。より具体的には、図１８において、抵抗Ｒ０４からＮチャンネル型ＭＯＳトランジスタＮ０８に流れる電流と、抵抗Ｒ０３からＮチャンネル型ＭＯＳトランジスタＮ０７に流れる電流は交錯することがない。そのため、図１８、図２２、図２６の各レイアウトは、ノイズに対する耐性が高いといえる。同様に、図１９、図２３、図２７の各レイアウトにおいても、抵抗素子等に流れる電流の向きが交錯することがない。

一方、図２０、図２４、図２８の各レイアウトでは、抵抗素子等に流れる電流の向きが交錯する。より具体的には、図２０において、抵抗Ｒ０４からＮチャンネル型ＭＯＳトランジスタＮ０８に流れる電流と、抵抗Ｒ０３からＮチャンネル型ＭＯＳトランジスタＮ０７に流れる電流は交錯する（電流の流れる向きが対向している）。そのため、ノイズに対する耐性の観点からは不利な点がある。しかし、図２０、図２４、図２８の各レイアウトは、Ｎチャンネル型ＭＯＳトランジスタＮ０７〜Ｎ１０をまとめて配置することができるので、必要な面積を縮小することができる。図２１、図２５、図２９の各レイアウトについても同様である。このように、第１〜第５に係る出力回路を実装する際には、それぞれのレイアウトが持つ特徴を総合判断する。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１〜７、１００ 出力回路
１０、１０ａ プリドライバ
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、１０３ メインドライバ
２１、２１ａ〜２１ｅ、２１ｃ−１〜２１ｃ−８、２２、２２ａ〜２２ｅ 出力バッファ
３０〜３３ ＥＳＤ保護回路
４０ コモンモードフィードバック部
４１、５０ オペアンプ
４２、５１ 定電圧源
１０１ 第１の出力バッファ
１０２ 第２の出力バッファ
Ｎ０１〜Ｎ１４、Ｎ０７−１〜Ｎ０７−８、Ｎ０８−１〜Ｎ０８−８ Ｎチャンネル型ＭＯＳトランジスタ
Ｎ１０１〜Ｎ１０４ ＭＯＳトランジスタ
Ｐ０１、Ｐ０２ Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１〜Ｒ１０、Ｒ０３−１〜Ｒ０３−８、Ｒ０４−１〜Ｒ０４−８、Ｒ０７−１〜Ｒ０７−８、Ｒ１０１〜Ｒ１０４ 抵抗
Ｒｔ、Ｒｔ０１、Ｒｔ０２ 終端抵抗

Claims (13)

1. 第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのドレインに接続される第１の抵抗と、
   第２のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタのドレインに接続される第２の抵抗と、を含み、
   前記第１のＭＯＳトランジスタのゲートで非反転入力信号を受け付け、前記第２のＭＯＳトランジスタのゲートで反転入力信号を受け付け、前記第１のＭＯＳトランジスタのソースから非反転出力信号を出力する第１の出力バッファと、
   第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタのドレインに接続される第３の抵抗と、
   第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタのドレインに接続される第４の抵抗と、を含み、
   前記第３のＭＯＳトランジスタのゲートで反転入力信号を受け付け、前記第４のＭＯＳトランジスタのゲートで非反転入力信号を受け付け、前記第３のＭＯＳトランジスタのソースから反転出力信号を出力する第２の出力バッファと、
   を含んで構成するメインドライバを備える出力回路。
2. 第１及び第２の電源線を備え、
   前記第１の抵抗の一端は前記第１の電源線に接続され、
   前記第２の抵抗の一端は前記第１のＭＯＳトランジスタのソースに接続され、
   前記第２のＭＯＳトランジスタのソースは前記第２の電源線に接続され、
   前記第３の抵抗の一端は前記第１の電源線に接続され、
   前記第４の抵抗一端は前記第３のＭＯＳトランジスタのソースに接続され、
   前記第４のＭＯＳトランジスタのソースは前記第２の電源線に接続されている請求項１の出力回路。
3. 前記第１の出力バッファは、
   一端が、前記第２の抵抗と前記第１のＭＯＳトランジスタのソースの接続ノードと接続され、他の一端が前記非反転出力信号の出力端子と接続されている第５の抵抗を含み、
   前記第２の出力バッファは、
   一端が、前記第４の抵抗と前記第３のＭＯＳトランジスタのソースの接続ノードと接続され、他の一端が前記反転出力信号の出力端子と接続されている第６の抵抗を含む請求項１又は２の出力回路。
4. 前記第５の抵抗の抵抗値は、前記第１及び第２の抵抗の抵抗値よりも小さく、前記第６の抵抗の抵抗値は、前記第３及び第４の抵抗の抵抗値よりも小さい請求項３の出力回路。
5. 前記第５及び第６の抵抗は、複数の抵抗を並列接続することにより構成されている請求項４の出力回路。
6. 前記第１乃至第４の抵抗は、それぞれ、複数の抵抗を並列接続することにより構成され、
   前記第１乃至第４のＭＯＳトランジスタは、それぞれ、複数のＭＯＳトランジスタを並列接続することにより構成されている請求項５の出力回路。
7. 前記第１の電源線と前記非反転出力信号の出力端子に接続される第１のＥＳＤ保護回路と、
   前記非反転出力信号の出力端子と前記第２の電源線に接続される第２のＥＳＤ保護回路と、
   前記第１の電源線と前記反転出力信号の出力端子に接続される第３のＥＳＤ保護回路と、
   前記反転出力信号の出力端子と前記第２の電源線に接続される第４のＥＳＤ保護回路と、
   を備える請求項２乃至６のいずれか一に記載の出力回路。
8. 前記非反転出力信号と前記反転出力信号のコモンモード電圧と、予め定めたコモンモード基準電圧と、の比較結果に基づき前記第１及び第２の出力バッファの出力インピーダンスを所定の値に制御するコモンモードフィードバック部を備える請求項１乃至７のいずれか一に記載の出力回路。
9. 前記第１の出力バッファは、
   前記第１の抵抗の前記第１の電源線が接続されている側にドレインが接続され、
   前記第１の抵抗の前記第１のＭＯＳトランジスタが接続されている側にソースが接続されている第５のＭＯＳトランジスタを含み、
   前記第２の出力バッファは、
   前記第３の抵抗の前記第１の電源線が接続されている側にドレインが接続され、
   前記第３の抵抗の前記第３のＭＯＳトランジスタが接続されている側にソースが接続されている第６のＭＯＳトランジスタを含み、
   前記コモンモードフィードバック部は、前記第５又は第６のＭＯＳトランジスタのゲート電圧を制御する請求項８の出力回路。
10. 前記第１の出力バッファは、
    前記第１の抵抗に変えて、
    ドレインが前記第１の電源線に接続され、ソースが前記第１のＭＯＳトランジスタのドレインに接続されている第７のＭＯＳトランジスタを含み、
    前記第２の出力バッファは、
    前記第３の抵抗に変えて、
    ドレインが前記第１の電源線に接続され、ソースが前記第３のＭＯＳトランジスタのドレインに接続されている第８のＭＯＳトランジスタを含み、
    前記コモンモードフィードバック部は、前記第７又は第８のＭＯＳトランジスタのゲート電圧を制御する請求項８の出力回路。
11. 前記第１の電源線に供給する電圧を生成するレギュレータ回路を備える請求項１乃至１０のいずれか一に記載の出力回路。
12. 第３の電源線と、
    前記メインドライバの前段、かつ、前記第２及び第３の電源線の間に配置され、
    前記非反転入力信号及び前記反転入力信号を前記メインドライバに供給するプリドライバと、
    を備える請求項１乃至１１のいずれか一に記載の出力回路。
13. 前記第１乃至第４のＭＯＳトランジスタは、Ｎチャンネル型ＭＯＳトランジスタであり、
    前記第２の電源線は接地電圧の供給を行い、
    前記第１及び第３の電源線は正の電源電圧の供給を行うと共に、前記第３の電源線は前記第１の電源線よりも高い電圧の供給を行う請求項１２の出力回路。

Images