CN110870012B - 用于多电平信令的输出驱动器 - Google Patents

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Abstract

本申请案涉及用于多电平信令的输出驱动器。提供多电平信令接口的驱动器。所述驱动器可经配置以使用不同极性的开关组件减少所述驱动器产生的多电平信号(例如，脉冲幅度调制信号)中的噪声。所述驱动器可包含上拉电路和/或下拉电路。所述上拉电路和所述下拉电路可包含第一极性的至少一个开关组件(例如，nmos晶体管)和不同于所述第一极性的第二极性的至少一个开关组件(例如，pmos晶体管)。上拉电路和下拉电路的此一配置可产生所述驱动器的输出的输出电流和输出电压之间更具线性的关系，进而改进所述多电平信号的一或多个特性。

Description

用于多电平信令的输出驱动器
交叉引用
本专利申请案主张2018年7月25日申请的标题为“用于多电平信令的输出驱动器(Output Driver for Multi-Level Signaling)”的PCT申请案第PCT/US2018/043648号的优先权，所述PCT申请案主张Butterfield在2018年1月11申请的标题为“用于多电平信令的输出驱动器(Output Driver For Multi-Level Signaling)”的美国专利申请案第15/868,797号的优先权，所述美国专利申请案主张Butterfield在2017年8月7日申请的标题为“用于多电平信令的输出驱动器(Output Driver For Multi-Level Signaling)”的美国临时专利申请案第62/542,163号的权益，所述申请案中的每一个让渡给本受让人，且所述申请案中的每一个以全文引用的方式明确并入本文中。
技术领域
本技术领域涉及用于多电平信令的输出驱动器。
背景技术
下文大体上涉及存储器装置中的输出驱动器，且更具体来说，涉及用于多电平信令的输出驱动器。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过程序设计存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常表示为逻辑“1”或逻辑“0”。在其它系统中，可存储两个以上状态。为了存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储的状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。例如FeRAM的非易失性存储器即使在无外部电源存在下仍可维持所存储的逻辑状态很长一段时间。例如DRAM的易失性存储器装置除非被外部电源定期刷新，否则可能随时间丢失其存储的状态。FeRAM可使用与易失性存储器类似的装置架构，但归因于使用铁电电容器作为存储装置而可具有非易失性特性。因此，与其它非易失性和易失性存储器装置相比，FeRAM装置可具有改进的性能。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本等等。
发明内容
描述一种电子存储器设备。所述电子存储器设备可包含存储器单元阵列；控制器，其与所述存储器单元阵列耦合；和驱动器，其与所述控制器耦合且经配置以产生多电平信号，使用具有与所述存储器单元阵列有关的至少三个电平的第一调制方案调制所述多电平信号，所述驱动器包含上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于所述第一栅极极性的第二栅极极性的第二开关组件。
描述一种方法。所述方法可包含识别待从存储器单元阵列读取的多个信息位。所述方法还可包含使用驱动器至少部分地基于所述多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于所述第一栅极极性的第二栅极极性的第二开关组件。所述方法还可包含将所述多电平信号发射到存储器装置的控制器。
描述一种电子存储器设备。所述电子存储器设备可包含驱动器，其具有上拉电路和下拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于所述第一栅极极性的第二栅极极性的第二开关组件，所述下拉电路包含具有所述第一栅极极性的第三开关组件和具有所述第二栅极极性的第四开关组件；和存储器单元阵列。所述存储器单元阵列可经配置以识别待从所述存储器单元阵列读取的多个信息位；使用所述驱动器的所述上拉电路和所述下拉电路至少部分地基于所述多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号；和将所述多电平信号发射到控制器。
描述一种设备。所述设备可包含用于识别待从存储器单元阵列读取的多个信息位的装置；用于使用驱动器至少部分地基于所述多个信息位产生多电平信号的装置，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于所述第一栅极极性的第二栅极极性的第二开关组件；和用于将所述多电平信号发射到存储器装置的控制器的装置。
附图说明
图1说明根据本公开的实施例的支持用于多电平信令的输出驱动器的存储器装置的实例。
图2说明根据本公开的实施例的支持用于多电平信令的输出驱动器的眼图的实例。
图3说明根据本公开的实施例的支持用于多电平信令的输出驱动器的发射电路的实例。
图4说明根据本公开的实施例的支持用于多电平信令的输出驱动器的驱动器的实例。
图5说明根据本公开的实施例的支持用于多电平信令的输出驱动器的驱动器的实例。
图6说明根据本公开的实施例的支持用于多电平信令的输出驱动器的驱动器的实例。
图7说明根据本公开的实施例的支持用于多电平信令的输出驱动器的驱动器组件的实例。
图8说明根据本公开的实施例的支持用于多电平信令的输出驱动器的输出图表的实例。
图9说明根据本公开的实施例的支持用于多电平信令的输出驱动器的眼图的实例。
图10说明根据本公开的实施例的支持用于多电平信令的装置的框图。
图11说明根据本公开的实施例的包含支持用于多电平信令的输出驱动器的控制器的系统的框图。
图12说明根据本公开的实施例的用于多电平信令的输出驱动器的方法。
具体实施方式
一些存储器装置可使用多电平信令在组件之间传送数据(例如，高带宽存储器)。举例来说，可使用例如PAM4的脉冲幅度调制(PAM)方案将数据编码到信号中。一些多电平信号与二进制电平信号相比对噪声更敏感，这是因为幅度电平之间的余量可能较小。另外，一些噪声可通过在输出值的范围内的驱动器的开关组件的非线性响应引入到多电平信号中。
提供多电平信令接口的驱动器。驱动器可以经配置以使用不同极性的开关组件减小驱动器产生的多电平信号(例如，脉冲幅度调制信号)中的噪声。驱动器可包含上拉电路和/或下拉电路。上拉电路和下拉电路可包含第一极性的至少一个开关组件(例如，nmos晶体管)和不同于第一极性的第二极性的至少一个开关组件(例如，pmos晶体管)。上拉电路和下拉电路的这类配置可产生驱动器的输出的输出电流和输出电压之间的更具线性的关系，进而改进多电平信号的一或多个特性。
下文在存储器装置的上下文中进一步描述以上引入的本公开的特征。接着描述支持用于多电平信令的输出驱动器的存储器装置的具体实例。进一步通过涉及多电平信令的设备图、系统图和流程图说明并参考其描述本公开的这些和其它特征。
图1说明根据本公开的各种实例的实例存储器装置100。存储器装置100也可被称作电子存储器设备。存储器装置100可以经配置以使用多电平信令在存储器装置100的各种组件之间传送数据。多电平信令的一些实例可包含PAM信令，例如PAM4信令，PAM8信令等。存储器装置100可包含存储器单元阵列105、控制器110、多个信道115、信令接口120、其它组件或其组合。
存储器装置100可使用多电平信令增加使用给定带宽的频率资源发射的信息的量。在二进制信令中，使用信号的两个符号(例如，两个电压电平)表示最多两个逻辑状态(例如，逻辑状态‘0’或逻辑状态‘1’)。在多电平信令中，可使用较大符号库表示数据。每一符号可表示大于两个逻辑状态(例如，具有多个位的逻辑状态)。举例来说，如果信号可容纳四个独特符号，那么可使用所述信号表示高达四个逻辑状态(例如，‘00’、‘01’、‘10’和‘11’)。因此，多个位的数据可压缩成单个符号，进而增加使用给定带宽传送的数据量。
在多电平信令的一些情况下，可使用信号的幅度产生不同符号。举例来说，第一幅度电平可表示‘00’，第二幅度电平可表示‘01’，第三幅度电平可表示‘10’，且第四幅度电平可表示‘11’。一些多电平信令方案的一个缺点是所述符号与二进制信令方案中的符号相比可通过较小电压分离。较小电压分离可使多电平信令方案更容易遭遇由噪声或其它方面所导致的差错。然而，可通过增加所发射信号的峰-峰发射功率来扩张多电平信令方案中的符号的电压分离。然而，在一些情况下，峰-峰发射功率的这类增加归因于固定电源电压、固定信号功率要求或其它因素而可为不可能的或可为困难的。因此，在与二进制信令方案相比时，为实施多电平信令，发射器可使用更大功率且/或接收器可容易发生增加的差错率。
多电平信号(有时被称为多符号信号)可为使用包含表示数据(例如，两个或更多个位的数据)的三个或更多个独特符号的调制方案调制的信号。多电平信号可为使用调制方案调制的M进制信号的实例，其中M大于或等于三，其中M表示独特符号的数目、电平，或所述调制方案中可能的条件。在一些情况下，多电平信号或多电平调制方案可以被称作非二进制信号或非二进制调制方案。与多电平信号有关的多电平(或M进制)调制方案的实例可包含但不限于脉冲幅度调制(例如，PAM4、PAM8)、正交幅度调制(QAM)、正交相移键控(QPSK)等等。
二进制电平信号(有时被称为二进制符号信号)可为使用包含表示一个位的数据的两个独特符号的调制方案调制的信号。二进制电平信号可为M进制调制方案的实例，M小于或等于2。与二进制电平信号有关的二进制电平调制方案的实例包含但不限于不归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、PAM2等等。
存储器单元阵列105的每个存储器单元可为可编程的以存储不同状态。举例来说，每个存储器单元可编程以存储两个或更多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’等)。存储器单元可在电容器中存储表示可编程状态的电荷；例如带电和不带电电容器可分别表示两种逻辑状态。存储器单元阵列105的存储器单元可使用任何数目个存储媒体，包含DRAM、FeRAM、PCM或其它类型的存储器单元。DRAM存储器单元可包含用介电材料作为绝缘材料的电容器。举例来说，介电材料可具有线性或顺电性电极化特性，且铁电存储器单元可包含用铁电材料作为绝缘材料的电容器。在其中存储媒体包含FeRAM的例子中，铁电电容器的电荷的不同电平可表示不同逻辑状态。
存储器单元阵列105可以是或包含三维(3D)阵列，其中多个二维(2D)阵列或多个存储器单元彼此上下地形成。相比于2D阵列，这类配置可以增加可在单个裸片或衬底上形成的存储器单元的数量。继而，这可降低生产成本，或提高存储器阵列的性能，或这两者。每一层级的阵列可对准或定位成使得存储器单元可跨每一层级彼此大致对准，从而形成存储器单元堆叠。
在一些实例中，存储器单元阵列105可包含存储器单元、字线、数字线和感测组件。在一些实例中，存储器单元阵列105可包含板线(例如，在FeRAM的情况下)。存储器单元阵列105的存储器单元可包含选择组件和逻辑存储组件，如电容器，其包含第一板、单元板、第二板和单元底部。单元板和单元底部可通过定位于其间的绝缘材料(例如，介电材料、铁电材料或PCM材料)电容耦合。
存储器单元阵列105的存储器单元可使用字线、数字线和/或板线的各种组合进行存取(例如，在读取操作、写入操作或其它操作期间)。在一些情况下，一些存储器单元可与其它存储器单元共用存取线(例如，数字线、字线、板线)。举例来说，数字线可与同一列中的存储器单元共用，字线可与同一行中的存储器单元共用，且板线可与同一区段、拼片、层面或多个层面中的存储器单元共用。如上文所描述，可通过对存储器单元的电容器充电或放电来存储各种状态。
可通过操作各种元件来读取或感测存储器单元的电容器的所存储状态。电容器可与数字线电子通信。当选择组件撤销启动时，电容器可与数字线隔离，且当选择组件(例如，通过字线)启动时，电容器可连接到数字线。启动选择组件可以被称作选择存储器单元。在一些情况下，选择组件可为晶体管，且可通过将电压施加到晶体管栅极来控制其操作，其中电压量值大于晶体管的阈值量值。字线可启动选择组件；例如，施加到字线的晶体管栅极的电压可将存储器单元的电容器与数字线连接。
在一些实例中，数字线的电压改变可取决于其本征电容。即，在电荷流经数字线时，一些有限电荷可存储于数字线中且所得电压取决于本征电容。本征电容可取决于数字线的物理特性，包含尺寸。数字线可连接存储器单元阵列105的多个存储器单元，因此数字线可具有导致不可忽略的电容(例如，皮法(pF)的数量级)的长度。数字线的所得电压接着可通过感测组件与参考电压(例如，参考线的电压)进行比较以便确定存储器单元中的所存储逻辑状态。可以使用其它感测过程。
感测组件可包含用以检测和放大信号差异(可以被称作锁存)的各种晶体管或放大器。感测组件可包含感测放大器，其接收且比较数字线和参考线的电压，所述参考线的电压可以是参考电压。基于比较可将感测放大器输出驱动到较高(例如，正)或较低(例如，负或接地)供应电压。举例来说，如果数字线与参考线相比具有较高电压，那么可将感测放大器输出驱动到正供应电压。
在一些情况下，感测放大器可将数字线驱动到供应电压。感测组件接着可锁存感测放大器的输出和/或数字线的电压，所述输出和/或电压可用于确定存储器单元中的所存储状态(例如，逻辑‘1’)。替代地，举例来说，如果数字线与参考线相比具有较低电压，那么可将感测放大器输出驱动到负电压或接地电压。感测组件可类似地锁存感测放大器输出以确定存储器单元中的所存储状态(例如，逻辑‘0’)。接着可例如通过列解码器来输出存储器单元的经锁存逻辑状态。
为了写入存储器单元，可在存储器单元的电容器上施加电压。可使用各种方法写入存储器单元。在一个实例中，可通过字线来启动选择组件以便将电容器电连接到数字线。可通过控制单元板(例如，通过板线)和单元底部(例如，通过数字线)的电压来在电容器上施加电压。为了写入逻辑‘0’，单元板可取高(例如，电压电平可增加到预定电压以上，即“高”电压)。即，正电压可施加到板线，且单元底部可取低(例如，虚拟地接地或将负电压施加到数字线)。可执行相反过程来写入逻辑‘1’，其中单元板取低且单元底部取高。
控制器110可通过各种组件(例如，行解码器、列解码器和感测组件)来控制存储器单元阵列105中的存储器单元的操作(例如，读取、写入、重新写入、刷新、解除充电等)。在一些情况下，行解码器、列解码器和感测组件中的一或多个可与控制器110处于相同位置。控制器110可产生行和列地址信号以便启动所需字线和数字线。在其它实例中，控制器110可产生和控制在存储器装置100的操作期间使用的各种电压或电流。举例来说，控制器110可在存取一或多个存储器单元之后将放电电压施加到字线或数字线。一般来说，本文中论述的所施加电压或电流的幅度、形状或持续时间可调整或改变且对于在操作存储器装置100中论述的各种操作可不同。此外，可同时存取存储器单元阵列105内的一个、多个或所有存储器单元。举例来说，存储器单元阵列105中的多个存储器单元或所有存储器单元可在重置操作期间同时进行存取，在重置操作中，多个存储器单元或所有存储器单元可设置成单个逻辑状态(例如，逻辑‘0’)。
多个信道115中的每一个可以经配置以使存储器单元阵列105与控制器110耦合。在一些实例中，多个信道115中的每一个可以被称作多个支脚(leg)。在一些存储器装置中，存储器装置和主机装置(例如，个人计算机或其它计算装置)之间的数据传送速率可受在多个信道115上传送的数据速率的限制。在一些实例中，存储器装置100可包含多个高电阻信道。通过增加信道的数目，可增加存储器装置100中传送的数据量且不会增加传送的数据速率。在一些实例中，多个信道115可以被称作宽系统接口。多个信道115中的每一个可为定位于存储器单元阵列105与控制器110之间的中介层的部分。在一些实例中，信道115中的一或多个可为单向的，且在其它实例中，信道115中的一或多个可为双向的。
在一些实例中，信令接口120中的至少一些(且在一些情况下，其中的每一个)可产生和/或解码使用多个信道115传送的信号。信令接口120可与耦合到多个信道115的每个组件相关联。传信接口120可以经配置以产生和/或解码多电平信号、二进制信号或这两者(例如，同时)。每个信令接口120可包含驱动器125和接收器130。在一些实例中，每个驱动器125可以被称作多支脚(multi-leg)驱动器。
每一驱动器125可以经配置以基于包含多个位的逻辑状态，产生多电平信号。举例来说，驱动器125可使用PAM4信令技术(或其它类型的多电平信令技术)产生具有对应于逻辑状态的幅度的信号。驱动器125可以经配置以使用单个输入线来接收数据。在一些情况下，驱动器125可包含用于第一数据位(例如，最高有效位)的第一输入线、用于第二数据位(例如，最低有效位)的第二输入线。在一些情况下，驱动器125可以经配置以产生二进制电平信号(例如，NRZ信号)。在一些情况下，驱动器125可使用单端信令产生多电平信号。在此类情况下，可无差异地发射多电平信号。
每个接收器130可以经配置以确定由使用多个信道115接收的多电平信号的符号表示的逻辑状态。在一些情况下，接收器130可确定所接收的多电平信号的幅度。基于所确定的幅度，接收器130可确定由多电平信号表示的逻辑状态。接收器130可以经配置以使用单个输出线来输出数据。在一些情况下，接收器130可包含用于第一数据位(例如，最高有效位)的第一输出线、用于第二数据位(例如，最低有效位)的第二输出线。在一些情况下，接收器130可以经配置以解码二进制电平信号(例如，NRZ信号)。举例来说，接收器130中的每一个可经由多个信道115与发射器(未说明)耦合。信道115中的每一个可以经配置以输出包含多个位的数据，且控制器110可以经配置以确定数据输出之间的输出阻抗偏移。一或多个晶体管(未单独地说明)可以经配置以调整多个信道115中的一或多个的电阻水平。此调整可至少部分地基于所确定的输出阻抗偏移。
接收器130可以经配置以接收和/或解码多电平信号或二进制电平信号。举例来说，经连接组件(例如，存储器装置100的存储器单元阵列105或控制器110)的接收器130可使用一或多个多个信道(例如，信道115)接收信号。接收器130可以经配置以基于所接收的信号输出一或多个位的数据。接收器130可包含一或多个比较器和解码器。
一或多个比较器可以经配置以将所接收的信号与一或多个参考电压进行比较。比较器的数目可与可在所接收的信号中表示的符号的数目(例如，幅度电平)有关。举例来说，如果所接收的信号是经配置以具有四个符号的多电平信号(例如，PAM4信号)，那么接收器130可包含三个比较器和三个参考电压。
每一比较器可基于所接收的信号是大于还是小于参考电压来输出信号。换句话说，比较器可确定所接收的信号是否符合由比较器和其相关联参考电压定义的电压阈值。举例来说，比较器可在所接收的信号大于相关联参考信号的情况下输出高电压，且比较器可在所接收的信号小于相关联参考信号的情况下输出低电压(或反过来也如此)。解码器可接收比较器的输出。参考电压可经选择以在所接收的信号的预期幅度电平之间进行区分。举例来说，参考电压可经选择为在两个幅度电平(例如，幅度205-a和205-b)之间处于眼图中的眼睛的眼张开245内。
解码器可以经配置以基于比较器的输出，确定由所接收的信号的符号表示的逻辑状态。可使用比较器的输出的组合确定所接收的信号的幅度。在一些情况下，解码器可为将比较器的输出索引到所接收的信号的逻辑状态的查找表的实例。
在一些实例中，如果所接收的信号小于所有参考电压，那么解码器可确定由所接收的信号的符号表示逻辑状态‘00’。如果所接收的信号大于一个参考电压但小于参考电压中的两个，那么解码器可确定由所接收的信号的符号表示逻辑状态‘01’。如果所接收的信号大于参考电压中的两个但小于参考电压中的一个，那么解码器可确定由所接收的信号的符号表示逻辑状态‘10’。如果所接收的信号大于所有参考电压，那么解码器可确定由所接收的信号的符号表示逻辑状态‘11’。应了解，可基于设计选项修改逻辑状态到幅度的映射。
在一些情况下，接收器130可以经配置以选择性地解码二进制信号(例如，NRZ信令)或多电平信号(例如，PAM4或PAM8)。在一些情况下，接收器130或经连接组件可以经配置以选择一或多个信道或一或多个信道群组收听来自存储器装置的另一组件的所接收的信号。
在一些情况下，信令接口120中的每一个可以经配置以选择性地产生和/或解码不同类型的信号(例如，NRZ信号、PAM4信号、PAM8信号等)。可基于存储器装置100的操作情形而使用不同类型的信号。举例来说，二进制信令与多电平信令相比可使用较小功率且可在功率消耗是性能的重要考虑因素时使用。可用于确定应使用哪一类型的信令的其它性能因素可包含时钟考虑因素、数据选通(DQS)考虑因素、电路能力、带宽考虑因素、抖动考虑因素或其组合。在一些情况下，控制器110可以经配置以选择信号类型，且信令接口120可以经配置以基于从控制器110接收到的指令而实施选择。在一些情况下，信令接口120中的每一个可以经配置以实施译码功能，如差错检测程序、差错校正程序、数据总线反相程序或其组合。
在一些情况下，信令接口120可以经配置以同时传送多电平信号和二进制信号。在此类情况下，信令接口120可包含大于一组的驱动器125和接收器130。举例来说，信令接口120可以经配置以利用使用第一组信道115的二进制电平信号来传送第一数据集(例如，控制信号)，同时利用使用第二组信道115的多电平信号来传送第二数据集(例如，用户信息)。
图2说明根据本公开的各种实施例的表示多电平信号的眼图200的实例。眼图200可用于指示高速发射中的信号的质量且可表示信号的四个符号(例如，‘00’、‘01’、‘10’或‘11’)。在一些实例中，四个符号中的每一个可由不同电压幅度(例如，幅度205-a、205-b、205-c、205-d)表示。在其它实例中，眼图200可表示可用于传送存储器装置(例如，参考图1所描述的存储器装置100)中的数据的PAM4信号。眼图200可用于提供信号完整性的健康状况的视觉指示，且可指示数据信号的噪声容限。噪声容限可例如指代信号超出幅度205的理想界限的量。
为产生眼图200，示波器或其它计算装置可根据样本时段210(例如，单元时间间隔或位时段)来对数字信号采样。样本时段210可由与所测量的信号的发射相关联的时钟界定。在一些实例中，示波器或其它计算装置可在样本时段210期间测量信号的电压电平以形成迹线215。噪声和其它因素可导致从信号测量的迹线215背离理想阶跃函数的集合。通过重叠多个迹线215，可确定关于所测量信号的各种特性。举例来说，眼图200可用于识别通信信号的数个特性，如抖动、串扰、电磁干扰(EMI)、信号损耗、信噪比(SNR)、其它特性，或其组合。闭合眼可指示有噪声的和/或不可预测的信号。
在一些实例中，眼图200可指示宽度220。眼图200中的眼的宽度220可用于指示所测量的信号的定时同步或所测量的信号的抖动效应。在一些实例中，将宽度220与样本时段210进行比较可提供所测量的信号的SNR的测量值。眼图中的每个眼可具有基于所测量的信号的特性的唯一宽度。可使用各种编码和解码技术修改所测量的信号的宽度220。
在其它实例中，眼图200可指示理想采样时间225以用于确定由所测量的信号的符号表示的逻辑状态的值。举例来说，确定用于对所测量的信号的数据采样的正确时间(例如，定时同步)可具重要性以使信号的检测中的差错率最小化。举例来说，如果计算装置在转变时间(例如，上升时间230或下降时间235)期间对信号进行采样，那么解码器可将多个差错引入到由信号的符号表示的数据中。可使用各种编码和解码技术修改所测量的信号的理想采样时间225。
眼图200可用于识别从第一幅度205到第二幅度205的转变的上升时间230和/或下降时间235。迹线215在上升时间230或下降时间235期间的斜率可指示信号对定时误差的敏感度。举例来说，迹线215的斜率越陡(例如，上升时间230和/或下降时间235越少)，幅度205之间的转变越理想。可使用各种编码和解码技术修改所测量的信号的上升时间230和/或下降时间235。
在一些实例中，眼图200可用于识别所测量的信号中的抖动240的量。抖动240可指代由上升和下降时间的未对准导致的定时误差。当上升边缘或下降边缘在不同于由数据时钟界定的理想时间处出现时，抖动240发生。抖动240可由信号反射、符号间干扰、串扰、过程-电压-温度(PVT)变化、随机抖动、加性噪声或其组合导致。可使用各种编码和解码技术修改所测量的信号的抖动240。在一些情况下，每个信号电平或每个眼的抖动240可不同。
在其它实例中，眼图200可指示眼张开度245，其可表示各个幅度205之间的峰-峰电压差。眼张开度245可与用于区分所测量的信号的不同幅度205的电压容限有关。容限越小，可能越难以区分开相邻幅度，且可能引入越多的由噪声导致的差错。在一些情况下，信号的接收器(例如，参考图1所描述的接收器130)可将信号与位于各个幅度205之间的一或多个阈值电压进行比较。在其它情况下，眼张开245越大，噪声将越不可能错误地满足一或多个电压阈值。眼张开度245可用于指示所测量的信号中的加性噪声的量，且可用于确定所测量的信号的SNR。可使用各种编码和解码技术修改所测量的信号的眼张开度245。在一些情况下，每个眼的眼张开度245可不同。在此类情况下，多电平信号的眼可不相同。
在其它实例中，眼图200可指示失真250。失真250可表示由于信号路径中的噪声或中断所致的所测量信号的过冲和/或下冲。随着信号从旧幅度(例如，幅度205-c)稳定到新幅度(例如，幅度205-b)，信号可过冲和/或下冲新幅度电平。在一些实例中，失真250可由此过冲和/或下冲引起，且可导致信号中的加性噪声或信号路径中的中断。眼图中的每个眼可具有基于所测量的信号的特性的独特张开度。可使用各种编码和解码技术修改所测量的信号的失真250。在一些情况下，每个信号电平或每个眼的失真250可不同。
仅出于说明的性目在图2中展示眼图200的特性的方位。如宽度220、采样时间225、上升时间230、下降时间235、抖动240、眼张开度245和/或失真250的特性可出现在未在图2中具体指示的眼图200的其它部分中。
图3说明根据本公开的各种实施例的发射电路300的实例。发射电路300可以经配置以基于一或多个数据位而产生多电平信号或二进制电平信号。发射电路300可为参考图1所描述的驱动器125的实例。发射电路300可包含驱动器315、先进先出(FIFO)组件330、复用器335和预驱动器340。
驱动器315可包含上拉电路305和下拉电路310。发射电路300可以经配置以基于从存储器核心325接收的逻辑状态，将信号输出到多个信道(例如，参考图1所描述的信道115)。在一些实例中，发射电路300可与存储器核心325耦合，所述存储器核心325可为参考图1所描述的存储器单元的控制器110或存储器单元阵列105的实例。
在一些实例中，发射电路300可基于从存储器核心325接收的数据进行操作。在一些实例中，所识别的数据可包含一或多个位的信息。在其它实例中，发射电路300或存储器控制器可基于所识别的数据来识别所要幅度电平。发射电路300所述存储器控制器可识别发射电路300的输出信号的当前幅度电平，并且在一些实例中，发射电路300或存储器控制器可确定用于上拉电路305和/或下拉电路310从当前幅度电平转变到输出信号的所要幅度电平的指令集。另外或替代地，举例来说，所述指令可包含施加于一或多个开关组件的栅极电压的特性(例如，栅极电压的幅度、栅极电压的定时和/或栅极电压启动的模式)，所述开关组件将驱动器315的输出320耦合到两个或更多个电压源。所述指令可以经配置以致使输出信号被“上拉”或“下拉”到所要幅度电平。
在一些实例中，存储器核心325可与FIFO组件330耦合。举例来说，从存储器核心325发射的数据可传送通过FIFO组件330。FIFO组件330可例如组织和/或操控从存储器核心325发射的数据。在一些实例中，FIFO组件330可根据时间和优先级排序来操控和/或组织数据。因此，FIFO组件330可在先来先服务基础上处理数据。在一些实例中，FIFO组件330可与存储器控制器(例如，参考图1所描述的控制器110)使用相同时钟。在其它实例中，FIFO组件330可使用单独时钟进行读取和写入操作。
在其它实例中，可经由复用器335复用从存储器核心325发射并且通过FIFO组件330的数据。复用器335可与存储器核心325和FIFO组件330两者耦合。在一些实例中，复用器335可选择从FIFO组件330接收的数个输入信号中的一个。在选择输入信号后，复用器335即刻可将信号转发到预驱动器340。举例来说，预驱动器340可与复用器335耦合并且可使用偏压电路产生低功率信号。在一些实例中，经由预驱动器340产生的信号可发射到上拉电路305和/或下拉电路310。在一些情况下，预驱动器340可包含一或多个反相器，其依赖于复用器335的输出来产生用于驱动器315的开关组件的栅极信号。
上拉电路305可以经配置以使驱动器315的输出信号从第一幅度偏置到大于第一幅度的第二幅度。举例来说，如果输出信号处于参考图2所描述的第一幅度205-b，那么上拉电路305可用于使输出信号转变到幅度205-c或205-d中的任一个。可使用一或多个开关组件(例如，晶体管)将上拉电路305耦合到第一电压源。所述第一电压源与关联于下拉电路310的第二电压源相比可具有较大电压。
下拉电路310可以经配置以使驱动器315的输出信号从第一幅度偏置到小于第一幅度的第二幅度。举例来说，如果输出信号具有参考图2所描述的第一幅度205-b，那么下拉电路310可用于使输出信号转变到幅度205-a。可使用一或多个开关组件(例如，晶体管)将下拉电路310耦合到第二电压源。第二电压源与关联于上拉电路305的第一电压源相比可具有较小电压。在一些情况下，下拉电路310选择性地使驱动器315的输出与地或虚拟地耦合。
在一些情况下，上拉电路305和/或下拉电路310的设计可影响如眼图(例如，参考图2所描述的眼图200)所表示的输出信号的各种特性。举例来说，上拉电路305和/或下拉电路310的设计可影响眼宽(例如，参考图2所描述的宽度220)、眼张开度(例如，参考图2所描述的眼张开度245)、失真(例如，参考图2所描述的失真250)、抖动(例如，参考图2所描述的抖动240)、幅度方位、其它特性，或其组合。
在一些情况下，发射电路300可以经配置以选择性地产生二进制信号(例如，NRZ信令)或多电平信号(例如，PAM4或PAM8)。在其它实例中，发射电路300可以经配置以调整驱动器315的输出信号的发射功率。另外或替代地，举例来说，发射电路300或存储器控制器(例如，参考图1所描述的控制器110)可以经配置以选择一或多个信道或一或多个信道群组来将输出信号传送到存储器装置的另一组件。在一些情况下，可使用多个驱动器跨信道产生多电平信号(例如，PAM4信号)。多个驱动器可以经配置以协作方式基于从控制器接收的命令产生多电平信号。
图4说明根据本公开的实施例的支持用于多电平信令的输出驱动器的驱动器400的实例。驱动器400可为多电平信号驱动器的实例。驱动器400可包含上拉电路405和下拉电路410。驱动器400示出电路405、410的实例，其包含第一极性的第一开关组件415和与第一极性相反的第二极性的第二开关组件420。在多电平驱动器400中使用相反极性的两个开关组件可改进输出到一或多个通信信道(例如，信道115)的多电平信号的一或多个特性。驱动器400可为参考图1和3描述的驱动器125、315的实例。上拉电路405可为参考图3所描述的上拉电路305的实例。下拉电路410可为参考图3所描述的下拉电路310的实例。
驱动器400可具有与经连接组件耦合的输入425，驱动器400可从所述经连接组件接收待发射的数据(例如，多个位)或用于基于多个位产生多电平信号的命令。经连接组件可指控制器(例如，控制器110)或不同的更大粒度组件，例如预驱动器、复用器、FIFO组件、存储器核心或其组合。在一些情况下，输入425可从控制器接收用于开关组件415、420的栅极信号。驱动器400可具有与一或多个通信信道(例如，信道115)耦合的输出430，驱动器400从所述通信信道输出多电平信号。
上拉电路405可包含具有第一极性的第一开关组件415-a和具有与第一极性相反的第二极性的第二开关组件420-a。举例来说，第一开关组件415-a可为正金属-氧化物半导体(pmos)晶体管的实例且第二开关组件420-a可为负金属-氧化物半导体(nmos)晶体管的实例。
开关组件415-a、420-a可使驱动器400的输出430与电压源435耦合。在一些情况下，开关组件415-a、420-a可布置于并联配置中，使得第一开关组件415-a可与第二开关组件420-a并联地与输出430和电压源435耦合。电压源435可为存储器装置中的正电压源(例如，Vdd)的实例。
上拉电路405可包含定位成在电压源435和输出430之间与开关组件415-a、420-a串联的一或多个电阻器440。在一些情况下，可设置或调整电阻器440和/或开关组件415-a、420-a的值，以改变由驱动器400输出的多电平信号的特性。电阻器440可定位于其相应开关组件和输出430之间或其相应开关组件和电压源435之间。
开关组件415-a、420-a可包含从控制器或另一经连接组件接收栅极信号450的栅极445。在一些情况下，可以独立地控制用于每一开关组件415、420的栅极信号450。在一些情况下，从第二极性的开关组件420独立地控制用于第一极性的开关组件415的栅极信号450。在一些情况下，用于第一开关组件415-a的栅极信号450-a可补充用于第二开关组件420-a的栅极信号450-b。在一些情况下，可在启动第二开关组件420-a之前或之后启动第一开关组件415-a，使得两个开关组件的定时偏移开。在一些情况下，可在与启动第二开关组件420-a的第二时间段重叠的第一时间段内启动第一开关组件415-a。
上拉电路405可以经配置以使多电平信号的幅度从当前电平上升(或“上拉”)到高于当前电平的目标电平。控制器可以经配置以选择性地启动开关组件415-a、420-a，进而使电压源435与输出430耦合。
控制器或驱动器400可识别发射到存储器装置的另一组件的数据。在产生多电平信号之前，控制器或驱动器400可识别多电平信号的目标幅度和/或多电平信号的当前幅度电平。控制器或驱动器400可确定当前幅度是应上升还是降低以达到目标幅度。控制器或驱动器400可确定用于操作驱动器400以产生所要多电平信号的一或多个驱动器参数。一或多个驱动器参数的实例可包含用于启动上拉电路405或下拉电路410或两者的组合的定时、用于启动上拉电路405和/或下拉电路410的开关组件的栅极电压、可启动每一电路405、410的多少个开关组件415、420(例如，可在给定操作中启动少于全部的开关组件)、用于第一极性的第一开关组件415-a和第二极性的第二开关组件420-a的非相依控制参数(例如，可以独立地控制上拉电路405或下拉电路410中的不同开关组件)，或其组合。
在一些上拉电路中，可仅使用单个极性的开关组件(例如，nmos晶体管)使输出430与电压源435耦合。然而，在一些情况下，当使用具有单个极性的一或多个开关组件时，驱动器400的输出电压和输出电流之间的关系在多电平信号的整个范围的输出值内可能并非线性的(例如，参见图8和其相关描述)。驱动器的输出电压和输出电流之间的非线性可产生由驱动器400输出的多电平信号的非所需特性。举例来说，非线性关系产生多电平信号中的失真、多电平信号中的过冲和/或下冲、多电平信号中的抖动、多电平信号中的不同幅度电平之间的不一致余量(每一眼的不同眼张开大小)、多电平信号的每一眼的较窄眼宽、多电平信号的不同的上升次数和/或下降次数、其它非期望效应，或其组合(例如，参见图9和其相关描述)。
通过以与第一开关组件415-a(例如，nmos晶体管)并联地耦合相反极性的第二开关组件420-a(例如pmos晶体管)，可减少多电平信号的一或多个非期望特性。可至少部分地通过输出电压和输出电流之间的关系跨多电平信号的输出电压的范围变得更具线性来引起此效应中的一些。
下拉电路410还可包含具有第一极性的第一开关组件415-b和具有与第一极性相反的第二极性的第二开关组件420-b。举例来说，第一开关组件415-b可为正金属-氧化物半导体(pmos)晶体管的实例且第二开关组件420-b可为负金属-氧化物半导体(nmos)晶体管的实例。
开关组件415-b、420-b可使驱动器400的输出430与地455耦合。在一些情况下，地455可为虚拟地或具有小于电压源435的电压电平的电压电平(例如，Vss)的电压源的实例。在一些情况下，开关组件415-b、420-b可布置于并联配置中，使得第一开关组件415-b可与第二开关组件420-b并联地与输出430和地455耦合。
下拉电路410可包含定位成在电压源435和输出430之间与开关组件415-b、420-b串联的一或多个电阻器440。在一些情况下，在一些情况下，可设置或调整电阻器440和/或开关组件415-b、420-b的值，以改变由驱动器400输出的多电平信号的特性。电阻器440可定位于其相应开关组件和输出430之间或其相应开关组件和地455之间。
下拉电路410可以与上拉电路405类似的方式操作。因而，此处不给出对下拉电路410的操作的完整描述。应了解，可当应用于下拉电路410时修改上拉电路405的操作。
在一些操作期间，驱动器400可使用上拉电路405和下拉电路410两者达到多电平信号的目标幅度。在此类情况下，控制器或驱动器400可确定在相同程序中操作上拉电路405和下拉电路410以产生多电平信号的幅度的相对定时。
在一些情况下，上拉电路405的至少一个开关组件的栅极445可耦合到下拉电路410的至少一个开关组件的栅极445。举例来说，上拉电路405的第一开关组件415-a的栅极445可与下拉电路410的第二开关组件420-b的栅极445耦合。在此类实例中，相同栅极信号450可使用启动/撤销启动开关组件415-a、420-b两者。在一些实例中，上拉电路405的第二开关组件420-a的栅极445可与下拉电路410的第一开关组件415-b的栅极445耦合。在此类实例中，相同栅极信号450可使用启动/撤销启动开关组件415-b、420-a两者。
在一个实例中，装置或系统可包含存储器单元阵列、与存储器单元阵列耦合的控制器，以及与控制器耦合并且被配置成产生与存储器单元阵列有关的多电平信号的驱动器，所述驱动器包含上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于第一栅极极性的第二栅极极性的第二开关组件。
在上文所描述的装置或系统的一些实例中，第一开关组件和第二开关组件可以经配置以产生相对于第一开关组件和第二开关组件的输出电压的线性输出电流。在上文所描述的装置或系统的一些实例中，第一开关组件是pmos晶体管的实例且第二开关组件是nmos晶体管的实例。
在上文所描述的装置或系统的一些实例中，第一开关组件和第二开关组件可并联地与驱动器的共同电压源和输出节点耦合。
在上文所描述的装置或系统的一些实例中，驱动器另外包含下拉电路，所述下拉电路包含具有第一栅极极性的第三开关组件和具有第二栅极极性的第四开关组件。在上文所描述的装置或系统的一些实例中，第三开关组件包括pmos晶体管且第四开关组件包括nmos晶体管。在上文所描述的装置或系统的一些实例中，第三开关组件和第四开关组件可并联地与驱动器的共同接地节点和输出节点耦合。
上文所描述的装置或系统的一些实例还可包含上拉电路的第一开关组件的栅极可与下拉电路的第四开关组件的栅极耦合。上文所描述的装置或系统的一些实例还可包含上拉电路的第二开关组件的栅极可与下拉电路的第三开关组件的栅极耦合。
在上文所描述的装置或系统的一些实例中，可使用例如PAM4或PAM8的PAM调制方案使多电平信号编码有信息。
图5说明根据本公开的各种实施例的支持用于多电平信令的输出驱动器的驱动器500的实例。驱动器500可为多电平信号驱动器的实例。驱动器500可包含上拉电路505和下拉电路510。驱动器500示出其中上拉电路505或下拉电路510中的一个包含第一极性的第一开关组件515-a(例如，nmos晶体管)和与第一极性相反的第二极性的第二开关组件520(例如，pmos晶体管)且上拉电路505或下拉电路510中的另一个仅包含第一极性的第一开关组件515-b(例如，nmos晶体管)的实例。虽然驱动器500说明具有一个配置的上拉电路505和具有另一配置的下拉电路510，但可在其它实施方案中切换这类配置。与驱动器400相比，驱动器500的这类配置可使用较小功率并且占用较小裸片空间，同时仍达成通过驱动器400达成的多电平信号的相同的所要特性中的多个。
驱动器500可为参考图1和3-4描述的驱动器125、315、400的实例。上拉电路505可为参考图3-4描述的上拉电路305、405的实例。下拉电路510可为描述参考图3-4描述的下拉电路310、410的实例。因而，此处不重复对驱动器500、上拉电路505、下拉电路510和其各种组件的完整描述。
在一些情况下，上拉电路505的第二开关组件520的栅极可与下拉电路510的第一开关组件515-b的栅极耦合。在此类情况下，可使用相同栅极信号启动/撤销启动开关组件515-b、520两者。以此方式，可一次启动上拉电路505或下拉电路510中的仅一个。
图6说明根据本公开的各种实施例的支持用于多电平信令的输出驱动器的驱动器600的实例。驱动器600可为多电平信号驱动器的实例。驱动器600可包含上拉电路605和下拉电路610。驱动器600示出其中上拉电路605或下拉电路610中的一个包含第一极性的第一开关组件615(例如，nmos晶体管)和与第一极性相反的第二极性的第二开关组件620-a(例如，pmos晶体管)且上拉电路605或下拉电路610中的另一个仅包含第二极性的第二开关组件620-b(例如，pmos晶体管)的实例。虽然驱动器600说明具有一个配置的上拉电路605和具有另一配置的下拉电路610，但可在其它实施方案中切换这类配置。与驱动器400相比，驱动器600的这类配置可使用较小功率并且占用较小裸片空间，同时仍达成通过驱动器400达成的多电平信号的相同的所要特性中的多个。
驱动器600可为参考图1和3-4描述的驱动器125、315、400的实例。上拉电路605可为参考图3-4描述的上拉电路305、405的实例。下拉电路610可为描述参考图3-4描述的下拉电路310、410的实例。因而，此处不重复对驱动器600、上拉电路605、下拉电路610和其各种组件的完整描述。
在一些情况下，上拉电路605的第一开关组件615的栅极可与下拉电路610的第二开关组件620-b的栅极耦合。在此类情况下，可使用相同栅极信号启动/撤销启动开关组件615、620-b两者。以此方式，可一次启动上拉电路605或下拉电路610中的仅一个。
图7说明根据本公开的各种实施例的支持用于多电平信令的输出驱动器的驱动器组件700的实例。驱动器组件700可为驱动器(例如，驱动器125、315、400、500、600)的上拉电路(例如，上拉电路305、405、505、605)或下拉电路(例如，下拉电路310、410、510、610)的实例。在参考图4-6描述的驱动器400、500、600中的每一个中，驱动器包含给定极性的至多一个开关组件。驱动器组件700说明驱动器的上拉电路或下拉电路可包含第一极性的任何数目个开关组件和第二极性的任何数目个开关组件。
驱动器组件700可包含具有第一极性的第一组705的开关组件710和具有不同于第一极性的第二极性的第二组715的开关组件720。在一些情况下，第一组705与第二组715具有相等数目的开关组件。在一些情况下，第一组705可具有大于或小于第二组715的开关组件。
在一些情况下，第一组705的开关组件710的栅极可耦合以使得第一组705的开关组件710可受来自控制器的单个栅极信号725控制。在一些情况下，第二组715的开关组件720的栅极可耦合以使得第二组715的开关组件720可受来自控制器的单个栅极信号730控制。在一些情况下，用于第一组705的栅极信号725可为用于第二组715的栅极信号730的补充。
开关组件710、720可将驱动器的输出735耦合到源极740。取决于驱动器组件700是实施为上拉电路还是下拉电路，源极740可为电压源或接地。驱动器组件700的各个特征可同时实施于上拉电路和下拉电路中。
在一些情况下，上拉电路中的开关组件710、720的数目可等于下拉电路中的开关组件的数目。在一些实例中，上拉电路中的第一组705中的开关组件710的数目可等于下拉电路的第二组715中的开关组件720的数目。在此类实例中，上拉电路中的第一极性的每一开关组件710可与下拉电路中的第二极性的开关组件720配对，或反过来也如此。在一些情况下，上拉电路中的第一极性的开关组件710的栅极可与下拉电路中的第二极性的开关组件720的栅极耦合，或反过来也如此。在此类情况下，单个栅极信号可驱动上拉电路中的至少一个开关组件710和下拉电路中的至少一个开关组件720，或反过来也如此。在一些情况下，可以独立地控制每一开关组件710、720的栅极。
图8说明根据本公开的各种实施例的支持用于多电平信令的输出驱动器的输出图表800的实例。输出图表800示出包含上拉电路或下拉电路或这两个的组合的驱动器的输出电流和输出电压之间的关系。
输出图表800包含第一曲线805、第二曲线810和第三曲线815。第一曲线示出理想线性情况。在理想输出信号中，跨整个范围的输出值的输出电流和输出电压之间的关系可为线性的。第二曲线810示出包含单个极性的开关组件(例如，nmos晶体管)的驱动器的输出电流和输出电压之间的关系。第三曲线815示出包含第一极性的开关组件和与第一极性相反的第二极性的开关组件(例如，nmos晶体管和pmos晶体管)的驱动器的输出电流和输出电压之间的关系。
第一极性的开关组件(例如，nmos晶体管)可具有跨第一范围的输出电压的线性响应和跨第二范围的输出电压的非线性响应。第二极性的开关组件(例如，pmos晶体管)可具有跨第三范围的输出电压的线性响应和跨第四范围的输出电压的非线性响应。在一些情况下，第一范围和第三范围跨至少部分地不同的输出电压定位且第二范围和第四范围跨至少部分地不同的输出电压定位。在一些情况下，如果驱动器的电路包含两种类型的开关组件，那么与仅包含一种类型的开关组件的电路相比，不同类型的开关组件可协作以产生跨较宽范围的输出电压的更大线性关系。
图9说明根据本公开的各种实施例的支持用于多电平信令的输出驱动器的眼图900的实例。眼图900包含眼图905，其表示使用具有由驱动器产生的至少三个电平的第一调制方案调制的多电平信号，所述驱动器的上拉电路和下拉电路包含单个极性的开关组件(例如，单类型的晶体管)。更具体地，眼图905表示使用具有由驱动器产生的至少三个电平的第一调制方案调制的多电平信号，所述驱动器的上拉电路和下拉电路仅包含nmos晶体管。眼图900还包含表示使用具有由驱动器产生的至少三个电平的第一调制方案调制的多电平信号的眼图910，所述驱动器的上拉电路和下拉电路包含第一极性的开关组件和与第一极性相反的第二极性的开关组件。更具体地，眼图910表示使用具有由驱动器产生的至少三个电平的第一调制方案调制的多电平信号，所述驱动器的上拉电路和下拉电路包含nmos晶体管和pmos晶体管。举例来说，眼图910可表示参考图4所描述的驱动器400产生的信号。
如由眼图905和眼图910之间的比较所说明，在输出电流和输出电压之间具有更大线性关系可对使用具有由驱动器产生的至少三个电平的第一调制方案调制的多电平信号具有数个所需效应。所述效应可包含较小失真；较小过冲；较小下冲；相比于眼图905中的眼(一些张开度较小且一些张开度较大)的眼图910中的所有眼的更均匀眼张开度；多电平信号的幅度电平可更均匀地隔开以减少错误；较小抖动；更一致的上升次数和/或下降次数；较宽眼睛；其它效应；或其组合。
在一些情况下，由驱动器输出的多电平信号的特性也可受上拉电路和/或下拉电路中的组件的值影响。举例来说，开关组件(无论是第一极性还是第二极性的)和/或电阻器(例如，欧姆)的特性和/或值可影响多电平信号的特性。在一些情况下，开关组件和/或电阻器的值可经设计以实现所要效应。
图10示出根据本公开的实施例的支持用于多电平信令的输出驱动器的驱动器组件1015的框图1000。驱动器组件1015可为参考图1和2-7描述的在信令接口120中发现的上拉电路305、405、505、605、700或下拉电路310、410、510、610、700或两者的实例。
驱动器组件1015和/或其各个子组件中的至少一些可实施于硬件、由处理器执行的软件、固件或其任何组合中。如果实施于由处理器执行的软件中，那么驱动器组件1015和/或其各个子组件中的至少一些的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或其经设计以执行本公开中所述的功能的任何组合执行。驱动器组件1015和/或其各个子组件中的至少一些可物理上位于各个位置，包含分布成使得功能的部分通过一或多个物理装置在不同物理方位处实施。在一些实例中，根据本公开的各种实施例，驱动器组件1015和/或其各个子组件中的至少一些可为单独且相异组件。在其它实例中，根据本公开的各种实施例，驱动器组件1015和/或其各个子组件中的至少一些可与一或多个其它硬件组件组合，包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本公开中所述的一或多个其它组件，或其组合。
驱动器组件1015可包含偏压组件1020、定时组件1025、信息管理器1030、上拉电路1035、多电平信号管理器1040、下拉电路1045、输出管理器1050、定时管理器1055和栅极电压管理器1060。这些组件中的每一个可直接或间接与彼此(例如，经由一或多个总线)通信。信息管理器1030可识别待从存储器单元阵列读取的一组信息位。
上拉电路1035可使用驱动器基于所述组信息位产生多电平信号并且在与第一时间段重叠的第二时间段期间启动第二开关组件，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路1035，其包含具有第一栅极极性的第一开关组件和具有不同于第一栅极极性的第二栅极极性的第二开关组件。在一些情况下，产生多电平信号另外包含：在第一时间段期间启动第一开关组件。
多电平信号管理器1040可将多电平信号发射到存储器装置的控制器，使用第一开关组件和第二开关组件产生相对于第一开关组件、第二开关组件、第三开关组件和第四开关组件的输出电压的线性输出电流。在一些情况下，第一开关组件和第三开关组件是pmos晶体管。在一些情况下，第二开关组件和第四开关组件是nmos晶体管。
下拉电路1045可在与第三时间段重叠的第四时间段期间启动第四开关组件。在一些情况下，驱动器包含下拉电路1045，其包含具有第一栅极极性的第三开关组件和具有第二栅极极性的第四开关组件。在一些情况下，产生多电平信号另外包含：在第三时间段期间启动第三开关组件。
输出管理器1050可基于所述组信息位识别多电平信号的输出，其中产生多电平信号是基于所识别的输出。
定时管理器1055可确定用于基于所识别的输出启动驱动器的上拉电路和下拉电路的定时序列，其中产生多电平信号是基于定时序列。
栅极电压管理器1060可基于所识别的输出确定用于驱动器的开关组件中的每一个的栅极电压，其中产生多电平信号是基于栅极电压。
图11示出根据本公开的实施例的包含支持用于多电平信令的输出驱动器的装置1105的系统1100的图式。装置1105可为如上文例如参考图1所描述的控制器110的组件的实例或包含所述组件。装置1105可包含用于双向语音和数据通信的组件，包含用于发射和接收通信的组件，包含驱动器组件1115、存储器单元1120、基本输入/输出系统(BIOS)组件1125、处理器1130、I/O控制器1135和外围组件1140。这些组件可经由一或多个总线(例如，总线1110)电子通信。
存储器单元1120可存储如本文所描述的信息(即，呈逻辑状态的形式)。
BIOS组件1125是包含作为固件操作的BIOS的软件组件，所述固件可初始化且运行各种硬件组件。BIOS组件1125还可管理处理器与例如外围组件、输入/输出控制组件等各种其它组件之间的数据流。BIOS组件1125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器1130可包含智能硬件装置(例如通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况下，处理器1130可以经配置以使用存储器控制器操作存储器阵列。在其它情况下，存储器控制器可集成到处理器1130中。处理器1130可以经配置以执行存储于存储器中的计算机可读指令，以执行各种功能(例如，支持用于多电平信令的输出驱动器的功能或任务)。
I/O控制器1135可管理装置1105的输入和输出信号。I/O控制器1135还可管理未集成到装置1105中的外围装置。在一些情况下，I/O控制器1135可表示到外部外围装置的物理连接或端口。在一些情况下，I/O控制器1135可使用例如 的操作系统，或另一已知操作系统。在其它情况下，I/O控制器1135可表示调制解调器、键盘、鼠标、触摸屏或类似装置或与调制解调器、键盘、鼠标、触摸屏或类似装置交互。在一些情况下，I/O控制器1135可实施为处理器的部分。在一些情况下，用户可经由I/O控制器1135或经由I/O控制器1135所控制的硬件组件与装置1105交互。
外围组件1140可包含任何输入或输出装置，或用于这类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入1145可表示在装置1105外部的装置或信号，其将输入提供到装置1105或其组件。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些情况下，输入1145可由I/O控制器1135管理，且可经由外围组件1140与装置1105交互。
输出1150还可表示在装置1105外部的装置或信号，其经配置以从装置1105或任何其组件接收输出。输出1150的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下，输出1150可以是经由外围组件1140与装置1105介接的外围元件。在一些情况下，输出1150可由I/O控制器1135管理
装置1105的组件可包含经设计以执行其功能的电路。此可包含经配置以进行本文中所描述的功能的各个电路元件，包含例如导线、晶体管、电容器、电感器、电阻器、放大器，或其它在作用中或不在作用中的元件。装置1105可为计算机、服务器、手提计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等。或者，装置1105可为这类装置的部分或方面。
图12示出说明根据本公开的实施例的用于多电平信令的输出驱动器的方法1200的流程图。方法1200的操作可由如本文中所描述的控制器110或其组件来实施。举例来说，方法1200的操作可由参考图10所描述的驱动器组件执行。在一些实例中，控制器110可执行一组代码以控制装置的功能元件从而执行下文所描述的功能。另外或替代地，控制器110可使用专用硬件来执行下文所描述的功能的方面。
在框1205处，控制器110可识别待从存储器单元阵列读取的多个信息位。可根据本文中所描述的方法执行框1205的操作。在某些实例中，框1205的操作的方面可由如参考图10所描述的信息管理器执行。
在框1210处，控制器110可使用驱动器至少部分地基于多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于第一栅极极性的第二栅极极性的第二开关组件。可根据本文中所描述的方法执行框1210的操作。在某些实例中，框1210的操作的方面可由参考图10所描述的上拉电路执行。
在框1215处，控制器110可将多电平信号发射到存储器装置的控制器。可根据本文中所描述的方法执行框1215的操作。在某些实例中，框1215的操作的方面可由参考图10所描述的多电平信号管理器执行。
在一些情况下，方法1200可至少部分地由一设备执行。所述设备可包含用于识别待从存储器单元阵列读取的多个信息位的装置；用于使用驱动器至少部分地基于所述多个信息位产生多电平信号的装置，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件的和具有不同于第一栅极极性的第二栅极极性的第二开关组件；和用于将所述多电平信号发射到存储器装置的控制器的装置。
在一些情况下，方法1200可至少部分地由另一设备执行。所述设备可包含处理器、与所述处理器电子通信的存储器以及存储在存储器中的指令。所述指令可以是可操作的以致使所述处理器识别待从存储器单元阵列读取的多个信息位；使用驱动器至少部分地基于所述多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有包含上拉电路，所述上拉电路具有第一栅极极性的第一开关组件和具有不同于第一栅极极性的第二栅极极性的第二开关组件；和将多电平信号发射到存储器装置的控制器。
在一些情况下，方法1200可至少部分地由非暂时性计算机可读媒体执行。所述非暂时性计算机可读媒体可包含可操作以致使处理器进行操作的指令：识别待从存储器单元阵列读取的多个信息位；使用驱动器至少部分地基于所述多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于第一栅极极性的第二栅极极性的第二开关组件；和将多电平信号发射到存储器装置的控制器。
在上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，所述驱动器包含下拉电路，其包含具有第一栅极极性的第三开关组件和具有第二栅极极性的第四开关组件。
在上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，产生多电平信号另外包括：在第一时间段期间启动第一开关组件。上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于在与第一时间段重叠的第二时间段期间启动第二开关组件的过程、特征、装置或指令。
在上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，产生多电平信号另外包括：在第三时间段期间启动第三开关组件。上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于在与第三时间段重叠的第四时间段期间启动第四开关组件的过程、特征、装置或指令。
上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于使用第一开关组件和第二开关组件产生相对于第一开关组件、第二开关组件、第三开关组件和第四开关组件的输出电压的线性输出电流的过程、特征、装置或指令。
在上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第一开关组件和第三开关组件可为pmos晶体管。在上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，第二开关组件和第四开关组件可为nmos晶体管。
上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于至少部分地基于多个信息位识别多电平信号的输出的过程、特征、装置或指令，其中产生多电平信号可至少部分地基于所识别的输出。
上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于至少部分地基于所识别的输出确定启动驱动器的上拉电路和下拉电路的定时序列的过程、特征、装置或指令，其中产生多电平信号可至少部分地基于所述定时序列。
上文所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于至少部分地基于所识别的输出确定用于驱动器的开关组件中的每一个的栅极电压的过程、特征、装置或指令，其中产生多电平信号可至少部分地基于所述栅极电压。
在一个实例中，一种装置或系统可包含：驱动器，其具有上拉电路和下拉电路，所述上拉电路包含具有第一栅极极性的第一开关组件和具有不同于第一栅极极性的第二栅极极性的第二开关组件，所述下拉电路包含具有第一栅极极性的第三开关组件和具有第二栅极极性的第四开关组件；存储器单元阵列，其经配置以：识别待从存储器单元阵列读取的多个信息位；使用驱动器的上拉电路和下拉电路至少部分地基于多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号；和将多电平信号发射到控制器。
应注意，上文所描述的方法描述可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或两个以上的实施例。
可使用多种不同技术和技艺中的任一种来表示本文中所公开的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指保持为大致零伏特(0V)的电压但不与接地直接连接的电路节点。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大致0V。可使用例如由运算放大器和电阻器组成的分压器的各种电子电路元件实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”是指连接到近似0V。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在电路通电后即刻交换电子或信号。借助于实例，经由开关(例如，晶体管)物理上连接的两个组件电子通信或可耦合而与开关的状态(即，断开或闭合)无关。
如本文中所使用，术语“大体上”是指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特性的优点。
如本文中所使用，术语“电极”可指电导体，且在一些情况下，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含迹线、导线、导电线、导电层等，其提供存储器装置100的元件或组件之间的导电路径。
如本文所使用的术语“光刻”可以指使用光致抗蚀剂材料进行图案化并使用电磁辐射使此类材料曝光的工艺。举例来说，可通过例如在基底材料上旋转涂布光致抗蚀剂来在基底材料上形成光致抗蚀剂材料。可通过使光致抗蚀剂暴露于辐射而在光致抗蚀剂中产生图案。举例来说，图案可由在空间上描绘辐射在何处暴露光阻剂的光掩模界定。举例来说，可接着通过化学处理移除经暴露光致抗蚀剂区域，从而留下所需图案。在一些状况下，暴露区可保留，且未暴露区可被移除。
术语“隔离”是指其中电子当前不能够在组件之间流动的所述组件之间的关系；如果组件之间存在断开电路，那么所述组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此分离。
如本文中所使用，术语“短接”是指其中在组件之间经由启动所讨论的两个组件之间的单个中间组件来建立导电路径的组件之间的关系。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可以是实现电子通信的组件(或线路)之间的电荷流动的动态操作。
本文中所论述的包含存储器装置100的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂手段来执行掺杂。
本文中所论述的晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端装置。所述端可通过导电材料例如金属连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂(例如，简并)半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分隔开。如果沟道是n型(即，大部分载体为电子)，那么FET可以被称作n型FET。如果沟道是p型(即，大部分载体为电洞)，那么FET可以被称作p型FET。沟道可被绝缘栅极氧化物端封。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变得导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“启动”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“撤销启动”。
本文结合附图阐述的实施方式描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。出于提供对所描述的技术的理解的目的，具体实施方式包含特定细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些情况下，以框图的形式展示众所周知的结构和装置以便避免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同的参考标记。此外，通过遵循虚线和第二标记的参考标记可以区分相同类型的各种组件，这些虚线和第二标记在相似组件当中予以区分。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一个。
可使用多种不同技术和技艺中的任一种来表示本文中所公开的信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中的公开内容描述的各种说明性块和组件可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器；但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心结合，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体发射。其它实例和实施方案在本公开和所附权利要求书的范围内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合实施。实施功能的特征也可物理上位于各个位置处，包含经分布以使得功能的各部分在不同物理位置处实施。此外，如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“中的至少一个”或“中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。并且，如本文中所使用，短语“基于”不应被理解为提及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。
计算机可读媒体包含非暂时性计算机存储媒体以及包含促进将计算机程序从一处传递到另一处的任何媒体的通信媒体两者。非暂时性储存媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，恰当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源传输软件，那么所述同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文中所使用，磁盘和光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本文中的描述使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于了解对本公开的各种修改，且本文中界定的一般原理可应用于其它变体而不脱离本公开的范围。因此，本发明不限于本文所述的实例和设计，而是被赋予与本文所揭示的原理和新颖特征一致的最宽范围。

Claims (28)

1.一种电子存储器设备，其包括：
存储器单元阵列；
控制器，其与所述存储器单元阵列耦合；及
驱动器，其与所述控制器耦合且经配置以产生多电平信号，使用具有与所述存储器单元阵列有关的至少三个电平的第一调制方案调制所述多电平信号，所述驱动器包含上拉电路，所述上拉电路包含与具有第一栅极极性的第一开关组件耦合的第一电阻器，且所述上拉电路包含与具有不同于所述第一栅极极性的第二栅极极性的第二开关组件耦合的第二电阻器，其中所述第一开关组件和所述第二开关组件与所述驱动器的共同电压源和输出节点并行耦合。
2.根据权利要求1所述的设备，其中：
所述第一开关组件和所述第二开关组件经配置以产生相对于所述第一开关组件和所述第二开关组件的输出电压的线性输出电流。
3.根据权利要求1所述的设备，其中：
所述第一开关组件包括pmos晶体管且所述第二开关组件包括nmos晶体管。
4.根据权利要求1所述的设备，其中所述驱动器另外包括：
下拉电路，其包含具有所述第一栅极极性的第三开关组件和具有所述第二栅极极性的第四开关组件。
5.根据权利要求4所述的设备，其中：
所述第三开关组件包括pmos晶体管且所述第四开关组件包括nmos晶体管。
6.根据权利要求4所述的设备，其中：
所述第三开关组件和所述第四开关组件与所述驱动器的共同接地节点和输出节点并行耦合。
7.根据权利要求4所述的设备，其中：
所述上拉电路的所述第一开关组件的栅极与所述下拉电路的所述第四开关组件的栅极耦合。
8.根据权利要求4所述的设备，其中：
所述上拉电路的所述第二开关组件的栅极与所述下拉电路的所述第三开关组件的栅极耦合。
9.根据权利要求1所述的设备，其中：
使用脉冲幅度调制PAM方案使所述多电平信号编码有信息。
10.一种操作存储器装置的方法，其包括：
识别待从存储器单元阵列读取的多个信息位；
使用驱动器至少部分地基于所述多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含与具有第一栅极极性的第一开关组件耦合的第一电阻器，且所述上拉电路与具有不同于所述第一栅极极性的第二栅极极性的第二开关组件耦合的第二电阻器，其中所述第一开关组件和所述第二开关组件与所述驱动器的共同电压源和输出节点并行耦合；和
将所述多电平信号发射到存储器装置的控制器。
11.根据权利要求10所述的方法，其中所述驱动器包含下拉电路，所述下拉电路包含具有所述第一栅极极性的第三开关组件和具有所述第二栅极极性的第四开关组件。
12.根据权利要求11所述的方法，其中产生所述多电平信号另外包括：
在第一时间段期间启动所述第一开关组件；和
在与所述第一时间段重叠的第二时间段期间启动所述第二开关组件。
13.根据权利要求11所述的方法，其中产生所述多电平信号另外包括：
在第三时间段期间启动所述第三开关组件；和
在与所述第三时间段重叠的第四时间段期间启动所述第四开关组件。
14.根据权利要求11所述的方法，其另外包括：
使用所述第一开关组件和所述第二开关组件产生相对于所述第一开关组件、第二开关组件、第三开关组件和第四开关组件的输出电压的线性输出电流。
15.根据权利要求11所述的方法，其中：
所述第一开关组件和所述第三开关组件是pmos晶体管；和
所述第二开关组件和所述第四开关组件是nmos晶体管。
16.根据权利要求10所述的方法，其另外包括：
至少部分地基于所述多个信息位识别所述多电平信号的输出，其中产生所述多电平信号至少部分地基于所述输出。
17.根据权利要求16所述的方法，其另外包括：
至少部分地基于所述输出确定启动所述驱动器的所述上拉电路和下拉电路的定时序列，其中产生所述多电平信号至少部分地基于所述定时序列。
18.根据权利要求16所述的方法，其另外包括：
至少部分地基于所述输出确定用于所述驱动器的所述第一开关组件和所述第二开关组件的栅极电压，其中产生所述多电平信号至少部分地基于所述栅极电压。
19.一种电子存储器设备，其包括：
驱动器，其具有上拉电路和下拉电路，所述上拉电路包含与具有第一栅极极性的第一开关组件耦合的第一电阻器，且所述上拉电路与具有不同于所述第一栅极极性的第二栅极极性的第二开关组件耦合的第二电阻器，所述下拉电路包含具有所述第一栅极极性的第三开关组件和具有所述第二栅极极性的第四开关组件，其中所述第一开关组件和所述第二开关组件与所述驱动器的共同电压源和输出节点并行耦合；和
存储器单元阵列，其经配置以：
识别待从所述存储器单元阵列读取的多个信息位；
使用所述驱动器的所述上拉电路和所述下拉电路至少部分地基于所述多个信息位产生多电平信号，使用具有至少三个电平的第一调制方案调制所述多电平信号；和
将所述多电平信号发射到控制器。
20.一种电子存储器设备，其包括：
用于识别待从存储器单元阵列读取的多个信息位的装置；
用于使用驱动器至少部分地基于所述多个信息位产生多电平信号的装置，使用具有至少三个电平的第一调制方案调制所述多电平信号，所述驱动器具有上拉电路，所述上拉电路包含与具有第一栅极极性的第一开关组件耦合的第一电阻器，且所述上拉电路包含与具有不同于所述第一栅极极性的第二栅极极性的第二开关组件耦合的第二电阻器，其中所述第一开关组件和所述第二开关组件与所述驱动器的共同电压源和输出节点并行耦合；和
用于将所述多电平信号发射到存储器装置的控制器的装置。
21.根据权利要求20所述的设备，其中所述驱动器包含下拉电路，所述下拉电路包含具有所述第一栅极极性的第三开关组件和具有所述第二栅极极性的第四开关组件。
22.根据权利要求21所述的设备，其中所述用于产生所述多电平信号的装置另外包括：
用于在第一时间段期间启动所述第一开关组件的装置；和
用于在与所述第一时间段重叠的第二时间段期间启动所述第二开关组件的装置。
23.根据权利要求21所述的设备，其中所述用于产生所述多电平信号的装置另外包括：
用于在第三时间段期间启动所述第三开关组件的装置；和
用于在与所述第三时间段重叠的第四时间段期间启动所述第四开关组件的装置。
24.根据权利要求21所述的设备，其另外包括：
用于使用所述第一开关组件和所述第二开关组件产生相对于所述第一开关组件、第二开关组件、第三开关组件和第四开关组件的输出电压的线性输出电流的装置。
25.根据权利要求21所述的设备其中：
所述第一开关组件和所述第三开关组件是pmos晶体管；和
所述第二开关组件和所述第四开关组件是nmos晶体管。
26.根据权利要求20所述的设备，其另外包括：
用于至少部分地基于所述多个信息位识别所述多电平信号的输出的装置，其中产生所述多电平信号至少部分地基于所述输出。
27.根据权利要求26所述的设备，其另外包括：
用于至少部分地基于所述输出确定启动所述驱动器的所述上拉电路和下拉电路的定时序列的装置，其中产生所述多电平信号至少部分地基于所述定时序列。
28.根据权利要求26所述的设备，其另外包括：
用于至少部分地基于所述输出确定用于所述驱动器的所述第一开关组件和所述第二开关组件的栅极电压的装置，其中产生所述多电平信号至少部分地基于所述栅极电压。
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