KR20200015810A - 멀티-레벨 시그널링용 출력 드라이버 - Google Patents

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KR20200015810A
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Abstract

멀티-레벨 시그널링 인터페이스의 드라이버가 제공된다. 드라이버는 상이한 극성의 스위칭 구성요소들을 사용하여 드라이버에 의해 생성된 멀티-레벨 신호(예를 들어, 펄스 진폭 변조 신호)에서 노이즈를 감소시키도록 구성될 수 있다. 드라이버는 풀업 회로 및/또는 풀다운 회로를 포함할 수 있다. 풀업 회로 및 풀다운 회로는 제 1 극성의 적어도 하나의 스위칭 구성요소(예를 들어, nmos 트랜지스터) 및 제 1 극성과 다른 제 2 극성의 적어도 하나의 스위칭 구성요소(예를 들어, pmos 트랜지스터)을 포함할 수 있다. 풀업 및 풀다운 회로의 이러한 구성은 드라이버의 출력의 출력 전류와 출력 전압 사이에 보다 선형적인 관계를 생성하여, 멀티-레벨 신호의 하나 이상의 특성을 개선시킬 수 있다.

Description

멀티-레벨 시그널링용 출력 드라이버
상호 참조
본 특허 출원은 2017년 8월 7일 출원된 Butterfield의 발명의 명칭 "Output Driver For Multi-Level Signaling"의 미국특허가출원 제62/542,163호의 이점을 주장하는 2018년 1월 11일 출원된 Butterfield의 발명의 명칭 "Output Driver For Multi-Level Signaling"의 미국특허출원 제15/868,797호에 기초한 우선권을 주장하며, 그 각각은 그 전체가 본원에 전체적으로 참조로 포함된다.
배경
다음은 일반적으로 메모리 디바이스의 출력 드라이버에 관한 것으로, 보다 구체적으로는 멀티-레벨 시그널링을 위한 출력 드라이버에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍하여 저장된다. 예를 들어, 이진 장치는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2 개의 상태를 갖는다. 다른 시스템에서, 2 개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 상태를 기록 또는 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상변화 메모리(PCM), 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어 FeRAM은 외부 전원이 없은 경우에도 장시간 주기 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 디바이스(예: DRAM)는 외부 전원에 의해 주기적으로 갱신되지 않으면 시간이 지남에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만, 저장 장치로서 강유전성 커패시터를 사용하기 때문에 비휘발성 특성을 가질 수 있다. 따라서 FeRAM 디바이스는 다른 비휘발성 및 휘발성 메모리 디바이스에 비해 성능이 향상될 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다.
도 1은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 메모리 디바이스의 예를 도시한다.
도 2는 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 아이 다이어그램의 예를 도시한다.
도 3은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 전송 회로의 예를 도시한다.
도 4는 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버의 예를 도시한다.
도 5는 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버의 예를 도시한다.
도 6은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버의 예를 도시한다.
도 7은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버 구성요소의 예를 도시한다.
도 8은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 출력 그래프의 예를 도시한다.
도 9는 본 개시의 실시예에 따라 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 아이 다이어그램의 예를 도시한다.
도 10은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 디바이스의 블록도를 도시한다.
도 11은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 제어기를 포함하는 시스템의 블록도를 도시한다.
도 12는 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 위한 방법을 도시한다.
일부 메모리 디바이스는 구성요소들(예를 들어, 고 대역폭 메모리) 사이에서 데이터를 통신하기 위해 멀티-레벨 시그널링을 사용할 수 있다. 예를 들어, PAM4와 같은 펄스 진폭 변조(PAM) 방식은 데이터를 신호로 인코딩하는데 사용될 수 있다. 일부 멀티-레벨 신호는 진폭 레벨 사이의 마진이 적을 수 있으므로 이진 레벨 신호보다 노이즈에 더 민감하다. 또한, 출력 값의 범위에 걸쳐 드라이버의 스위칭 구성요소의 비선형 응답에 의해 일부 노이즈가 멀티-레벨 신호로 유입될 수 있다.
멀티-레벨 시그널링 인터페이스의 드라이버가 제공된다. 드라이버는 상이한 극성의 스위칭 구성요소를 사용하여 드라이버에 의해 생성된 멀티-레벨 신호(예를 들어, 펄스 진폭 변조 신호)에서 노이즈를 감소시키도록 구성될 수 있다. 드라이버는 풀업 회로 및/또는 풀다운 회로를 포함할 수 있다. 풀업 회로 및 풀다운 회로는 제 1 극성의 적어도 하나의 스위칭 구성요소(예를 들어, nmos 트랜지스터) 및 제 1 극성과 다른 제 2 극성의 적어도 하나의 스위칭 구성요소(예를 들어, pmos 트랜지스터)를 포함할 수 있다. 풀업 및 풀다운 회로의 이러한 구성은 드라이버의 출력의 출력 전류와 출력 전압 사이에 보다 선형적인 관계를 생성하여, 멀티-레벨 신호의 하나 이상의 특성을 개선할 수 있다.
위에서 소개된 본 개시의 특징들은 메모리 디바이스와 관련하여 아래에 더 설명된다. 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 메모리 디바이스에 대한 특정 예가 설명된다. 본 개시의 이들 및 다른 특징들은 멀티-레벨 시그널링과 관련된 장치도, 시스템도 및 흐름도를 참조하여 추가로 설명되고 설명된다.
도 1은 본 개시의 다양한 예에 따른 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 전자 메모리 디바이스로 지칭될 수도 있다. 메모리 디바이스(100)는 메모리 디바이스(100)의 다양한 구성요소들 사이에서 데이터를 통신하기 위해 멀티-레벨 시그널링을 이용하도록 구성될 수 있다. 멀티-레벨 시그널링의 일부 예는 PAM4 시그널링, PAM8 시그널링 등과 같은 PAM 시그널링을 포함할 수 있다. 메모리(100)는 메모리 셀(105)의 어레이, 제어기(110), 복수의 채널(115), 시그널링 인터페이스(120), 다른 구성요소, 또는 이들의 조합을 포함할 수 있다.
메모리 디바이스(100)는 주어진 주파수 자원의 대역폭을 사용하여 전송되는 정보의 양을 증가시키기 위해 멀티-레벨 시그널링을 사용할 수 있다. 이진 시그널링에서, 신호의 2 개의 심볼(예를 들어, 2 개의 전압 레벨)은 최대 2 개의 로직 상태(예를 들어, 로직 상태 '0' 또는 로직 상태 '1')를 나타내는 데 사용된다. 멀티-레벨 시그널링에서, 보다 큰 심볼 라이브러리가 데이터를 나타내는 데 사용될 수 있다. 각각의 심볼은 둘보다 많은 논리 상태(예를 들어, 다수의 비트를 갖는 논리 상태)를 나타낼 수 있다. 예를 들어 신호에 4 개의 고유한 심볼이 있는 경우 신호는 최대 4 개의 논리 상태(예: '00', '01', '10'및 '11')를 나타내는 데 사용될 수 있다. 결과적으로, 다수의 비트의 데이터가 단일 심볼로 압축될 수 있으며, 이에 의해 주어진 대역폭을 사용하여 통신되는 데이터의 양을 증가시킬 수 있다.
멀티-레벨 시그널링의 일부 경우에, 신호의 진폭은 상이한 심볼을 생성하는데 사용될 수 있다. 예를 들어, 첫 번째 진폭 레벨은 '00', 두 번째 진폭 레벨은 '01', 세 번째 진폭 레벨은 '10', 네 번째 진폭 레벨은 '11'을 나타낼 수 있다. 일부 멀티-레벨 시그널링 방식의 한가지 단점은 심볼이 이진 시그널링 방식의 심볼보다 더 작은 전압에 의해 분리될 수 있다는 것이다. 보다 작은 전압 분리는 멀티-레벨 시그널링 방식을 노이즈 또는 다른 측면에 의해 야기된 에러에 더 민감하게 만들 수 있다. 그러나, 멀티-레벨 시그널링 방식에서 심볼들의 전압 분리는 전송된 신호의 피크 투 피크 전송 전력을 증가시킴으로써 확장될 수 있다. 그러나, 일부 상황에서, 피크-투-피크 전송 전력의 증가는 고정 전원 공급 전압, 고정 신호 전력 요구 사항, 또는 다른 요인으로 인해 불가능하거나 어려울 수 있다. 결과적으로, 멀티-레벨 시그널링을 구현하기 위해, 송신기는 이진 시그널링 방식과 비교할 때 더 많은 전력을 이용할 수 있고/있거나 수신기는 증가된 에러율에 민감할 수 있다.
멀티-레벨 신호(때때로 멀티-심볼 신호라고도 함)는 데이터(예를 들어, 2 비트 이상의 데이터 비트)를 나타내는 3 개 이상의 고유한 심볼을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 멀티-레벨 신호는 M이 3보다 크거나 같은 변조 방식을 사용하여 변조되는 M-ary 신호의 예일 수 있으며, 여기서 M은 변조 방식에서 가능한 고유한 심볼, 레벨 또는 조건의 수를 나타낸다. 멀티-레벨 신호 또는 멀티-레벨 변조 방식은 일부 경우에 비-이진 신호 또는 비-이진 변조 방식으로 지칭될 수 있다. 멀티-레벨 신호와 관련된 멀티-레벨(또는 M-ary) 변조 방식의 예는 펄스 진폭 변조(예를 들어, PAM4, PAM8), 직교 진폭 변조(QAM), 직교 위상 편이 키잉(QPSK), 및/또는, 등을 포함할 수 있지만 이에 제한되지는 않는다.
이진-레벨 신호(때때로 이진-심볼 신호로 지칭 됨)는 하나의 데이터 비트를 나타내는 두 개의 고유한 심볼을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 이진-레벨 신호는 M이 2 이하인 M-ary 변조 방식의 예일 수 있다. 이진-레벨 신호와 관련된 이진-레벨 변조 방식의 예는 노-리턴-투-제로(NRZ), 단극성 인코딩, 쌍극성 인코딩, 맨체스터 인코딩, PAM2 및/또는 기타를 포함하지만 이에 제한되지는 않는다.
메모리 셀 어레이(105)의 각 메모리 셀은 상이한 상태를 저장하도록 프로그램 가능할 수 있다. 예를 들어, 각각의 메모리 셀은 둘 이상의 논리 상태(예를 들어, 논리 '0', 논리 '1', 논리 '00', 논리 '01', 논리 '10', 논리 '11', 등)를 저장하도록 프로그래밍될 수 있다. 메모리 셀은 프로그램 가능 상태를 나타내는 전하를 커패시터에 저장할 수 있으며; 예를 들어, 충전 및 비 충전 커패시터가 각각 2 개의 논리 상태를 나타낼 수 있다. 메모리 셀 어레이(105)의 메모리 셀은 DRAM, FeRAM, PCM 또는 다른 유형의 메모리 셀을 포함하는 임의의 수의 저장 매체를 사용할 수 있다. DRAM 메모리 셀은 절연 재료로서 유전체 재료를 갖는 커패시터를 포함할 수 있다. 예를 들어, 유전체 재료는 선형 또는 파라-전기 전기 분극 특성을 가질 수 있고 강유전성 메모리 셀은 절연 재료로서 강유전성 재료를 갖는 커패시터를 포함할 수 있다. 저장 매체가 FeRAM을 포함하는 경우에, 강유전성 커패시터의 상이한 레벨의 전하는 상이한 논리 상태를 나타낼 수 있다.
메모리 셀들의 어레이(105)는 3 차원(3D) 어레이이거나 이를 포함할 수 있으며, 여기서 다수의 2 차원(2D) 어레이들 또는 다수의 메모리 셀들이 서로의 상부에 형성된다. 이러한 구성은 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있다. 결과적으로 생산 비용을 줄이거나 메모리 어레이의 성능을 향상시키거나 둘 다를 수행할 수 있다. 어레이의 각 레벨은 메모리 셀이 각 레벨에 걸쳐 서로 대략 정렬되어 메모리 셀 스택을 형성할 수 있도록 정렬되거나 위치될 수 있다.
일부 예들에서, 메모리 셀들의 어레이(105)는 메모리 셀, 워드 라인, 디지트 라인 및 감지 구성요소를 포함할 수 있다. 일부 예들에서, 메모리 셀들의 어레이(105)는 플레이트 라인(예를 들어, FeRAM의 경우)을 포함할 수 있다. 메모리 셀 어레이(105)의 메모리 셀은 제 1 플레이트, 셀 플레이트, 제 2 플레이트 및 셀 바닥을 포함하는 커패시터와 같은 선택 구성요소 및 로직 저장 구성요소를 포함할 수 있다. 셀 플레이트 및 셀 바닥은 그들 사이에 위치된 절연 재료(예를 들어, 유전체, 강유전체 또는 PCM 재료)를 통해 용량성 결합될 수 있다.
메모리 셀 어레이(105)의 메모리 셀은 워드 라인, 디지트 라인 및/또는 플레이트 라인의 다양한 조합을 사용하여 액세스될 수 있다(예를 들어, 판독 동작, 기록 동작 또는 다른 동작 동안). 일부 경우에, 일부 메모리 셀은 다른 메모리 셀과 액세스 라인(예를 들어, 디지트 라인, 워드 라인, 플레이트 라인)을 공유할 수 있다. 예를 들어, 디지트 라인은 동일한 열의 메모리 셀과 공유될 수 있고, 워드 라인은 동일한 행의 메모리 셀과 공유될 수 있으며, 플레이트 라인은 동일한 섹션, 타일, 데크, 또는 다수의 데크 내 메모리 셀들과 공유될 수 있다. 상술한 바와 같이, 메모리 셀의 커패시터를 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다.
메모리 셀의 커패시터의 저장된 상태는 다양한 요소들을 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터는 디지트 라인과 전자 통신할 수 있다. 선택 구성요소가 비활성화될 때 커패시터는 디지트 라인으로부터 격리될 수 있고, 선택 구성요소가 활성화될 때(예를 들어, 워드 라인에 의해) 커패시터는 디지트 라인에 연결될 수 있다. 선택 구성요소의 활성화는 메모리 셀을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택 구성요소는 트랜지스터일 수 있고, 전압 크기가 트랜지스터의 임계 크기보다 큰 전압을 트랜지스터 게이트에 인가함으로써 그 동작이 제어될 수 있다. 워드 라인은 선택 구성요소를 활성화할 수 있다; 예를 들어, 워드 라인의 트랜지스터 게이트에 인가되는 전압은 메모리 셀의 커패시터를 디지트 라인과 연결할 수 있다.
디지트 라인의 전압 변화는 일부 예들에서 고유 커패시턴스에 의존할 수 있다. 즉, 전하가 디지트 라인을 통해 흐를 때, 소정의 유한한 전하가 디지트 라인에 저장될 수 있고 결과적인 전압은 고유 커패시턴스에 의존한다. 고유 커패시턴스는 디지트 라인의, 치수를 포함한, 물리적 특성에 의존할 수 있다. 디지트 라인은 메모리 셀 어레이(105)의 많은 메모리 셀을 연결할 수 있으므로, 디지트 라인은 무시할 수 없는 커패시턴스(예를 들어, 피코 패러드(pF) 정도)를 초래하는 길이를 가질 수 있다. 메모리 셀에 저장된 논리 상태를 결정하기 위해 디지트 라인의 결과 전압은 감지 구성요소에 의해 기준 전압(예를 들어, 기준 라인의 전압)과 비교될 수 있다. 다른 감지 프로세스가 사용될 수 있다.
감지 구성요소는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 감지 구성요소는 디지트 라인과 기준 라인(기준 전압일 수 있음)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 이러한 비교에 기초하여 더 높은(예를 들어, 포지티브) 또는 더 낮은(예를 들어, 네거티브 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인이 기준 라인보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다.
일부 경우에, 감지 증폭기는 디지트 라인을 공급 전압으로 구동할 수 있다. 감지 구성요소는 감지 증폭기의 출력 및/또는 디지트 라인의 전압을 래치할 수 있고, 이는 메모리 셀에 저장된 상태(예를 들어, 논리 '1')를 결정하는데 사용될 수 있다. 대안으로서, 예를 들어, 디지트 라인이 기준 라인보다 낮은 전압을 갖는 경우, 감지 증폭기 출력은 음 또는 접지 전압으로 구동될 수 있다. 감지 구성요소는 메모리 셀에 저장된 상태(예를 들어, 논리 '0')를 결정하기 위해 감지 증폭기 출력을 마찬가지로 래치할 수 있다. 메모리 셀의 래치된 논리 상태는 예를 들어 열 디코더를 통해 출력될 수 있다.
메모리 셀을 기록하기 위해, 전압이 메모리 셀의 커패시터 양단에 인가될 수 있다. 메모리 셀을 기록하기 위해 다양한 방법이 사용될 수 있다. 일 예에서, 선택 구성요소는 커패시터를 디지트 라인에 전기적으로 연결하기 위해 워드 라인을 통해 활성화될 수 있다. 셀 플레이트(예를 들어, 플레이트 라인을 통해) 및 셀 바닥(예를 들어, 디지트 라인을 통해)의 전압을 제어함으로써 커패시터 양단에 전압이 인가될 수 있다. 논리 '0'을 기록하기 위해, 셀 플레이트가 하이로 취해질 수 있다(예를 들어, 전압 레벨이 "높은" 전압 인 미리 결정된 전압보다 높아질 수 있다). 즉, 양의 전압이 플레이트 라인에 인가될 수 있고, 셀 바닥은 로우로 취해질 수 있다(예를 들어, 실질적으로 접지 또는 음의 전압을 디지트 라인에 인가함). 셀 플레이트가 낮고 셀 바닥이 높은 논리 '1'을 작성하기 위해 반대 프로세스가 수행될 수 있다.
제어기(110)는 다양한 구성요소(예를 들어, 행 디코더, 열 디코더, 및 감지 구성요소)를 통해 메모리 셀 어레이(105) 내의 메모리 셀의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더, 열 디코더 및 감지 구성요소 중 하나 이상은 제어기(110)와 함께 위치될 수 있다. 제어기(110)는 원하는 워드 라인 및 디지트 라인을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 다른 예에서, 제어기(110)는 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 제어기(110)는 하나 이상의 메모리 셀에 액세스한 후 워드 라인 또는 디지트 라인에 방전 전압을 인가할 수 있다. 일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있고, 메모리 디바이스(100)를 동작시키는데 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 메모리 셀 어레이(105) 내의 하나의, 다수의 또는 모든 메모리 셀들이 동시에 액세스될 수 있다. 예를 들어, 다수의 메모리 셀 또는 모든 메모리 셀이 단일 논리 상태(예를 들어, 논리 '0')로 설정될 수 있는 리셋 동작 동안 메모리 셀 어레이(105)의 다수의 메모리 셀 또는 모든 메모리 셀에 동시에 액세스할 수 있다.
복수의 채널들(115) 각각은 메모리 셀들의 어레이(105)를 제어기(110)와 연결하도록 구성될 수 있다. 일부 예들에서, 복수의 채널들(115) 각각은 복수의 레그로 지칭될 수 있다. 일부 메모리 디바이스에서, 메모리 디바이스와 호스트 장치(예를 들어, 개인용 컴퓨터 또는 다른 컴퓨팅 장치) 사이의 데이터 전송 속도는 복수의 채널(115)을 통해 전송되는 데이터 속도에 의해 제한될 수 있다. 일부 예에서, 메모리 디바이스(100)는 다수의 고-저항 채널을 포함할 수 있다. 채널의 수를 증가시킴으로써, 데이터 전송 속도 증가없이 메모리 디바이스(100)에 전송되는 데이터의 양이 증가될 수 있다. 일부 예들에서, 복수의 채널들(115)은 와이드 시스템 인터페이스로 지칭될 수 있다. 복수의 채널들(115) 각각은 메모리 셀 어레이(105)와 제어기(110) 사이에 위치된 인터포저의 일부일 수 있다. 일부 예들에서, 채널들(115) 중 하나 이상은 단방향일 수 있고 다른 예들에서는 하나 이상의 채널들(115)은 양방향일 수 있다.
일부 예에서, 시그널링 인터페이스(120)의 적어도 일부(및 일부 경우에, 각각)는 복수의 채널(115)을 사용하여 통신된 신호를 생성 및/또는 디코딩할 수 있다. 시그널링 인터페이스(120)는 복수의 채널(115)과 결합된 각각의 구성요소와 관련될 수 있다. 시그널링 인터페이스(120)는 멀티-레벨 신호, 이진 신호, 또는 둘 모두(예를 들어, 동시에)를 생성 및/또는 디코딩하도록 구성될 수 있다. 각각의 시그널링 인터페이스(120)는 드라이버(125) 및 수신기(130)를 포함할 수 있다. 일부 예들에서, 각 드라이버(125)는 멀티-레그 드라이버로 지칭될 수 있다.
각각의 드라이버(125)는 다중 비트를 포함하는 논리 상태에 기초하여 멀티-레벨 신호를 생성하도록 구성될 수 있다. 예를 들어, 드라이버(125)는 PAM4 시그널링 기술(또는 다른 유형의 멀티-레벨 시그널링 기술)을 사용하여 로직 상태에 대응하는 진폭을 갖는 신호를 생성할 수 있다. 드라이버(125)는 단일 입력 라인을 사용하여 데이터를 수신하도록 구성될 수 있다. 일부 경우에, 드라이버(125)는 제 1 비트의 데이터(예를 들어, 최상위 비트)에 대한 제 1 입력 라인, 제 2 비트의 데이터(예를 들어, 최하위 비트)에 대한 제 2 입력 라인을 포함할 수 있다. 일부 상황에서, 드라이버(125)는 이진 레벨 신호(예를 들어, NRZ 신호)를 생성하도록 구성될 수 있다. 일부 경우에, 드라이버(125)는 단일 종단 시그널링을 사용하여 멀티-레벨 신호를 생성할 수 있다. 이러한 경우에, 멀티-레벨 신호는 차동없이 전송될 수 있다.
각각의 수신기(130)는 복수의 채널(115)을 사용하여 수신된 멀티-레벨 신호의 심볼로 표현되는 논리 상태를 결정하도록 구성될 수 있다. 일부 경우에, 수신기(130)는 수신된 멀티-레벨 신호의 진폭을 결정할 수 있다. 결정된 진폭에 기초하여, 수신기(130)는 멀티-레벨 신호로 표현되는 논리 상태를 결정할 수 있다. 수신기(130)는 단일 출력 라인을 사용하여 데이터를 출력하도록 구성될 수 있다. 일부 경우들에서, 수신기(130)는 제 1 비트의 데이터(예를 들어, 최상위 비트)에 대한 제 1 출력 라인, 제 2 비트의 데이터(예를 들어, 최하위 비트)에 대한 제 2 출력 라인을 포함할 수 있다. 일부 상황에서, 수신기(130)는 이진 레벨 신호(예를 들어, NRZ 신호)를 디코딩하도록 구성될 수 있다. 예를 들어, 각각의 수신기(130)는 복수의 채널(115)을 통해 송신기(도시되지 않음)와 결합될 수 있다. 각각의 채널(115)은 다수의 비트를 포함하는 데이터를 출력하도록 구성될 수 있고, 제어기(110)는 데이터 출력 사이의 출력 임피던스 오프셋을 결정하도록 구성될 수 있다. 하나 이상의 트랜지스터(별도로 도시되지 않음)는 복수의 채널(115) 중 하나 이상의 채널의 저항 레벨을 조정하도록 구성될 수 있다. 이 조정은 결정된 출력 임피던스 오프셋에 적어도 부분적으로 기초할 수 있다.
수신기(130)는 멀티-레벨 신호 또는 이진-레벨 신호를 수신 및/또는 디코딩하도록 구성될 수 있다. 예를 들어, 연결된 구성요소(예를 들어, 메모리 셀(105)의 어레이 또는 메모리 디바이스(100)의 제어기(110))의 수신기(130)는 하나 이상의 복수의 채널(예를 들어, 채널(115))을 사용하여 신호를 수신할 수 있다. 수신기(130)는 수신된 신호에 기초하여 하나 이상의 데이터 비트를 출력하도록 구성될 수 있다. 수신기(130)는 하나 이상의 비교기 및 디코더를 포함할 수 있다.
하나 이상의 비교기는 수신된 신호를 하나 이상의 기준 전압과 비교하도록 구성될 수 있다. 비교기의 개수는 수신된 신호로 표현될 수 있는 다수의 심볼(예를 들어, 진폭 레벨)과 관련될 수 있다. 예를 들어, 수신된 신호가 4 개의 심볼(예를 들어, PAM4 신호)을 갖도록 구성된 멀티-레벨 신호인 경우, 수신기(130)는 3 개의 비교기 및 3 개의 기준 전압을 포함할 수 있다.
각각의 비교기는 수신된 신호가 기준 전압보다 큰지 또는 작은 지에 기초하여 신호를 출력할 수 있다. 다른 방식으로 말하자면, 비교기는 수신된 신호가 비교기에 의해 정의된 전압 임계치 및 그와 관련된 기준 전압을 만족하는지 여부를 결정할 수 있다. 예를 들어, 수신된 신호가 관련 기준 신호보다 크면 비교기는 고전압을 출력할 수 있고, 수신된 신호가 관련 기준 신호보다 작으면 비교기는 저전압을 출력할 수 있다(또는 그 반대). 디코더는 비교기의 출력을 수신할 수 있다. 기준 전압은 수신된 신호의 예상 진폭 레벨을 구별하도록 선택될 수 있다. 예를 들어, 기준 전압은 2 개의 진폭 레벨(예를 들어, 진폭(205-a 및 205-b)) 사이의 아이 다이어그램에서 아이의 아이 오프닝(eye opening)(245) 내에 있도록 선택될 수 있다.
디코더는 비교기의 출력에 기초하여 수신된 신호의 심볼로 표현되는 논리 상태를 결정하도록 구성될 수 있다. 비교기의 출력의 조합은 수신된 신호의 진폭을 결정하는데 사용될 수 있다. 일부 경우에, 디코더는 비교기의 출력을 수신된 신호의 논리 상태로 색인화하는 룩업 테이블의 예일 수 있다.
일부 예들에서, 수신된 신호가 모든 기준 전압들보다 작은 경우, 디코더는 논리 상태 '00'이 수신된 신호의 심볼로 표현된다고 결정할 수 있다. 수신된 신호가 하나의 기준 전압보다 크고 2 개의 기준 전압보다 작은 경우, 디코더는 논리 상태 '01'이 수신된 신호의 심볼로 표현되는 것을 결정할 수 있다. 수신된 신호가 2 개의 기준 전압보다 크고 1 개의 기준 전압보다 작은 경우, 디코더는 논리 상태 '10'이 수신된 신호의 심볼로 표현되는 것을 결정할 수 있다. 수신된 신호가 모든 기준 전압보다 큰 경우, 디코더는 논리 상태 '11'이 수신된 신호의 심볼로 표현되는 것을 결정할 수 있다. 로직 상태를 진폭으로 매핑하는 것은 설계 선택에 기초하여 수정될 수 있음을 이해해야 한다.
일부 경우에, 수신기(130)는 이진 신호(예를 들어, NRZ 시그널링) 또는 멀티-레벨 신호(예를 들어, PAM4 또는 PAM8)를 선택적으로 디코딩하도록 구성될 수 있다. 일부 경우에, 수신기(130) 또는 연결된 구성요소는 메모리 디바이스의 다른 구성요소로부터 수신된 신호를 청취하기 위해 하나 이상의 채널 또는 하나 이상의 채널 그룹을 선택하도록 구성될 수 있다.
일부 경우에, 시그널링 인터페이스(120) 각각은 상이한 유형의 신호(예를 들어, NRZ 신호, PAM4 신호, PAM8 신호 등)를 선택적으로 생성 및/또는 디코딩하도록 구성될 수 있다. 메모리 디바이스(100)의 동작 환경에 기초하여 상이한 유형의 신호가 사용될 수 있다. 예를 들어, 이진 시그널링은 멀티-레벨 시그널링보다 전력을 덜 소비할 수 있고, 전력 소비가 성능 고려사항을 이끌 때 사용될 수 있다. 어떤 유형의 시그널링이 사용되어야 하는지를 결정하는데 사용될 수 있는 다른 성능 요소는 클럭 고려 사항, 데이터 스트로브(DQS) 고려 사항, 회로 능력, 대역폭 고려 사항, 지터 고려 사항 또는 이들의 조합을 포함할 수 있다. 일부 경우에, 제어기(110)는 신호의 유형을 선택하도록 구성될 수 있고, 시그널링 인터페이스(120)는 제어기(110)로부터 수신된 명령에 기초하여 선택을 구현하도록 구성될 수 있다. 일부 경우에, 각각의 시그널링 인터페이스(120)는 에러 검출 절차, 에러 정정 절차, 데이터 버스 반전 절차, 또는 이들의 조합과 같은 코딩 기능을 구현하도록 구성된다.
일부 경우에, 시그널링 인터페이스(120)는 멀티-레벨 신호 및 이진 신호를 동시에 통신하도록 구성될 수 있다. 그러한 경우에, 시그널링 인터페이스(120)는 하나보다 많은 드라이버(125) 및 수신기(130) 세트를 포함할 수 있다. 예를 들어, 시그널링 인터페이스(120)는 제 2 세트의 채널들(115)을 사용하여 멀티-레벨 신호를 사용하여 제 2 세트의 데이터(예를 들어, 사용자 정보)가 통신되는 것과 동시에 제 1 세트의 채널들(115)을 사용하여 이진-레벨 신호를 이용하여 제 1 세트의 데이터(가령, 제어 신호)를 통신하도록 구성될 수 있다.
도 2는 본 개시의 다양한 실시예에 따른 멀티-레벨 신호를 나타내는 아이 다이어그램(200)의 예를 도시한다. 아이 다이어그램(200)은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있고 신호의 4 가지 심볼(예를 들어, '00', '01', '10' 또는 '11')을 나타낼 수 있다. 일부 예들에서, 4 개의 심볼들 각각은 상이한 전압 진폭(예를 들어, 진폭(205-a, 205-b, 205-c, 205-d))으로 표현될 수 있다. 다른 예들에서, 아이 다이어그램(200)은 메모리 디바이스(예를 들어, 도 1을 참조하여 설명된 메모리 디바이스(100))에서 데이터를 통신하는데 사용될 수 있는 PAM4 신호를 나타낼 수 있다. 아이 다이어그램(200)은 신호 무결성의 건강의 시각적 표시를 제공하기 위해 사용될 수 있고, 데이터 신호의 노이즈 마진을 나타낼 수 있다. 노이즈 마진은 예를 들어 신호가 진폭(205)의 이상적인 경계를 초과하는 양을 지칭할 수 있다.
아이 다이어그램(200)을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플주기(210)(예를 들어, 단위 간격 또는 비트주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플주기(210)는 측정된 신호의 전송과 관련된 클럭에 의해 정의될 수 있다. 일부 예에서, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플주기(210) 동안 신호의 전압 레벨을 측정하여 트레이스(215)를 형성할 수 있다. 노이즈 및 다른 요인은 신호로부터 측정된 트레이스(215)가 이상적인 단계 함수의 세트로부터 벗어난 결과를 초래할 수 있다. 복수의 트레이스(215)를 오버레이함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다. 예를 들어, 아이 다이어그램(200)은 지터, 크로스 토크, 전자기 간섭(EMI), 신호 손실, 신호대 잡음비(SNR), 기타 특성, 또는, 이들의 조합과 같은 통신 신호의 다수의 특성을 식별하기 위해 사용될 수 있다. 닫힌 아이는 노이즈 심한 신호 및/또는 예측할 수 없는 신호를 나타낼 수 있다.
일부 예에서, 아이 다이어그램(200)은 폭(220)을 나타낼 수 있다. 아이 다이어그램(200)에서 아이의 폭(220)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 일부 예들에서, 폭(220)을 샘플주기(210)와 비교하는 것은 측정된 신호의 SNR의 측정을 제공할 수 있다. 아이 다이어그램 내의 각 아이는 측정된 신호의 특성에 기초하여 고유한 폭을 가질 수 있다. 측정된 신호의 폭(220)을 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다.
다른 예들에서, 아이 다이어그램(200)은 측정된 신호의 심볼로 표현되는 논리 상태의 값을 결정하기 위한 이상적인 샘플링 시간(225)을 나타낼 수 있다. 예를 들어, 측정된 신호의 데이터를 샘플링하기 위한 정확한 시간(예를 들어, 타이밍 동기화)을 결정하는 것은 신호의 검출에서 에러율을 최소화하기 위해 중요할 수 있다. 예를 들어, 컴퓨팅 디바이스가 전이 시간(예를 들어, 상승 시간(230) 또는 하강 시간(235)) 동안 신호를 샘플링하면, 디코더에 의해 신호의 심볼로 표현된 데이터에 많은 에러가 도입될 수 있다. 측정된 신호의 이상적인 샘플링 시간(225)을 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다.
아이 다이어그램(200)은 제 1 진폭(205)에서 제 2 진폭(205)으로의 천이를 위한 상승 시간(230) 및/또는 하강 시간(235)을 식별하는데 사용될 수 있다. 상승 시간(230) 또는 하강 시간 동안 트레이스(215)의 기울기(235)는 타이밍 에러에 대한 신호의 감도를 나타낼 수 있다. 예를 들어, 트레이스(215)의 기울기가 가파를수록(예를 들어, 상승 시간(230) 및/또는 하강 시간(235)이 작을수록), 진폭(205) 사이의 천이가 더 이상적이다. 측정된 신호의 상승 시간(230) 및/또는 하강 시간(235)을 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다.
일부 예들에서, 아이 다이어그램(200)은 측정된 신호에서 지터(240)의 양을 식별하기 위해 사용될 수 있다. 지터(240)는 상승 및 하강 시간의 오정렬로 인한 타이밍 에러를 지칭할 수 있다. 지터(240)는 데이터 클럭에 의해 정의된 이상적인 시간과는 다른 시간에 상승 에지 또는 하강 에지가 발생할 때 발생한다. 지터(240)는 신호 반사, 심볼 간 간섭, 크로스토크, 프로세스-전압-온도(PVT) 변동, 랜덤 지터, 부가 노이즈 또는 이들의 조합에 의해 야기될 수 있다. 측정된 신호의 지터(240)를 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다. 일부 경우에, 각 신호 레벨 또는 각 아이에 대한 지터(240)가 상이할 수 있다.
다른 예에서, 아이 다이어그램(200)은 다양한 진폭(205) 사이의 피크 대 피크 전압 차이를 나타낼 수 있는 아이 오프닝(245)을 나타낼 수 있다. 아이 오프닝(245)은 측정된 신호의 상이한 진폭(205)들 간을 구별하기 위한 전압 마진에 관련될 수 있다. 마진이 작을수록 주변 진폭들을 구별하기가 더 어려울 수 있고, 노이즈로 인해 발생할 수 있는 에러가 많다. 일부 경우에, 신호의 수신기(예를 들어, 도 1을 참조하여 설명된 수신기(130))는 신호를 다양한 진폭(205) 사이에 위치된 하나 이상의 임계 전압과 비교할 수 있다. 다른 경우에, 아이 오프닝(245)이 클수록 노이즈로 인해 하나 이상의 전압 임계 값이 오류로 충족될 가능성이 줄어든다. 아이 오프닝(245)은 측정된 신호에서 부가적인 노이즈의 양을 지시하는데 사용될 수 있고, 측정된 신호의 SNR을 결정하는데 사용될 수 있다. 측정된 신호의 아이 오프닝(245)을 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다. 일부 경우에, 각 아이에 대한 아이 오프닝(245)이 상이할 수 있다. 이러한 경우, 멀티-레벨 신호의 아이들이 동일하지 않을 수 있다.
다른 예들에서, 아이 다이어그램(200)은 왜곡(250)을 나타낼 수 있다. 왜곡(250)은 신호 경로에서의 노이즈 또는 중단으로 인한 측정된 신호의 오버슈트 및/또는 언더슈트를 나타낼 수 있다. 신호가 오래된 진폭(예를 들어, 진폭 205-c)으로부터 새로운 진폭(예를 들어, 진폭 205-b)으로 정착함에 따라, 신호는 새로운 진폭 레벨을 오버슈트 및/또는 언더슈트할 수 있다. 일부 예들에서, 왜곡(250)은 이러한 오버슈팅 및/또는 언더슈팅에 의해 야기될 수 있고, 신호에서의 가산 노이즈 또는 신호 경로에서의 중단으로 야기될 수 있다. 아이 다이어그램의 각 아이는 측정된 신호의 특성에 기초하여 고유 오프닝을 가질 수 있다. 측정된 신호의 왜곡(250)을 수정하기 위해 다양한 인코딩 및 디코딩 기술이 사용될 수 있다. 일부 경우에, 각 신호 레벨 또는 각 아이에 대한 왜곡(250)이 상이할 수 있다.
도 2에 도시된 아이 다이어그램(200)의 특성의 위치는 단지 예시를 위한 것이다. 폭(220), 샘플링 시간(225), 상승 시간(230), 하강 시간(235), 지터(240), 아이 오프닝(245) 및/또는 왜곡(250)과 같은 특성은 도 2에 구체적으로 표시되지 않은 아이 다이어그램(200)의 다른 부분에서 발생할 수 있다.
도 3은 본 개시의 다양한 실시예에 따른 전송 회로(300)의 예를 도시한다. 전송 회로(300)는 하나 이상의 데이터 비트에 기초하여 멀티-레벨 신호 또는 이진-레벨 신호를 생성하도록 구성될 수 있다. 전송 회로(300)는 도 1을 참조하여 설명된 바와 같이 드라이버(125)의 예일 수 있다. 전송 회로(300)는 드라이버(315), 선입 선출(FIFO) 구성요소(330), 멀티플렉서(335) 및 프리-드라이버(pre-driver)(340)를 포함할 수 있다.
드라이버(315)는 풀업 회로(305) 및 풀다운 회로(310)를 포함할 수 있다. 전송 회로(300)는 메모리 코어(325)로부터 수신된 로직 상태에 기초하여 복수의 채널(예를 들어, 도 1을 참조하여 설명된 채널(115))에 신호를 출력하도록 구성될 수 있다. 일부 예에서, 전송 회로(300)는 메모리 코어(325)와 연결될 수 있으며, 이는 도 1을 참조하여 기술된 메모리 셀들의 메모리 셀 어레이(105) 또는 제어기(110)의 예일 수 있다.
일부 예들에서, 전송 회로(300)는 메모리 코어(325)로부터 수신된 데이터에 기초하여 동작할 수 있다. 일부 예들에서, 식별된 데이터는 하나 이상의 비트 정보를 포함할 수 있다. 다른 예들에서, 전송 회로(300) 또는 메모리 제어기는 식별된 데이터에 기초하여 원하는 진폭 레벨을 식별할 수 있다. 전송 회로(300) 또는 메모리 제어기는 전송 회로(300)의 출력 신호의 현재 진폭 레벨을 식별할 수 있고, 일부 예에서, 전송 회로(300) 또는 메모리 제어기는 출력 신호의 현재 진폭 레벨로부터 요망 진폭 레벨로 천이하기 위한, 풀업 회로(305) 및/또는 풀다운 회로(310)에 대한 명령어 세트를 결정할 수 있다. 추가적으로 또는 대안으로서, 예를 들어, 명령어는 드라이버(315)의 출력(320)을 2개 이상의 전압 소스에 결합하는 하나 이상의 스위칭 구성요소에 적용하기 위해 게이트 전압의 특성(예를 들어, 게이트 전압의 진폭, 게이트 전압의 타이밍 및/또는 게이트 전압 활성화의 패턴)을 포함할 수 있다. 명령어는 출력 신호를 원하는 진폭 레벨로 "풀업"또는 "풀다운"하도록 구성될 수 있다.
일부 예들에서, 메모리 코어(325)는 FIFO 구성요소(330)와 결합될 수 있다. 예를 들어, 메모리 코어(325)로부터 전송된 데이터는 FIFO 구성요소(330)를 통해 라우팅될 수 있다. FIFO 구성요소(330)는 예를 들어, 메모리 코어(325)로부터 전송된 데이터를 구성 및/또는 조작할 수 있다. 일부 예들에서, FIFO 구성요소(330)는 시간 및 우선 순위에 따라 데이터를 조작 및/또는 구성할 수 있다. 따라서, FIFO 구성요소(330)는 선착순(선도착, 선서빙)으로 데이터를 처리할 수 있다. 일부 예들에서, FIFO 구성요소(330)는 메모리 제어기(예를 들어, 도 1을 참조하여 설명된 제어기(110))와 동일한 클럭을 이용할 수 있다. 다른 예에서, FIFO 구성요소(330)는 판독 및 기록 동작을 위해 별도의 클럭을 이용할 수 있다.
다른 예들에서, 메모리 코어(325)로부터 그리고 FIFO 구성요소(330)를 통해 전송된 데이터는 멀티플렉서(335)를 통해 멀티플렉싱될 수 있다. 멀티플렉서(335)는 메모리 코어(325) 및 FIFO 구성요소(330) 모두와 결합될 수 있다. 일부 예들에서, 멀티플렉서(335)는 FIFO 구성요소(330)로부터 수신된 여러 입력 신호들 중 하나를 선택할 수 있다. 입력 신호를 선택하면, 멀티플렉서(335)는 신호를 프리-드라이버(340)로 전달할 수 있다. 예를 들어, 프리-드라이버(340)는 멀티플렉서(335)와 결합될 수 있고, 바이어싱 회로를 이용하여 저전력 신호를 생성할 수 있다. 일부 예에서, 프리-드라이버(340)를 통해 생성된 신호는 풀업 회로(305) 및/또는 풀다운 회로(310)로 전송될 수 있다. 일부 경우에, 프리-드라이버(340)는 멀티플렉서(335)의 출력에 연결된 하나 이상의 인버터를 포함하여, 드라이버(315)의 스위칭 구성요소를 위한 게이트 신호를 생성할 수 있다.
풀업 회로(305)는 드라이버(315)의 출력 신호를 제 1 진폭에서 제 1 진폭보다 큰 제 2 진폭으로 바이어스하도록 구성될 수 있다. 예를 들어, 출력 신호가 도 2를 참조하여 설명된 바와 같이 제 1 진폭(205-b)에 있다면. 풀업 회로(305)는 출력 신호를 진폭(205-c 또는 205-d) 중 하나로 전이하는데 사용될 수 있다. 풀업 회로(305)는 하나 이상의 스위칭 구성요소(예를 들어, 트랜지스터)를 사용하여 제 1 전압원에 연결될 수 있다. 제 1 전압원은 풀다운 회로(310)와 연관된 제 2 전압원보다 큰 전압을 가질 수 있다.
풀다운 회로(310)는 제 1 진폭으로부터 제 1 진폭보다 작은 제 2 진폭으로 드라이버(315)의 출력 신호를 바이어스하도록 구성될 수 있다. 예를 들어, 출력 신호가 제 1 진폭(205-b)이면, 도 2를 참조하여 설명된 바와 같이, 풀다운 회로(310)는 출력 신호를 진폭(205-a)으로 전이하는데 사용될 수 있다. 풀다운 회로(310)는 하나 이상의 스위칭 구성요소(예를 들어, 트랜지스터)를 사용하여 제 2 전압원에 연결될 수 있다. 제 2 전압원은 풀업 회로(305)와 연관된 제 1 전압원보다 낮은 전압을 가질 수 있다. 일부 경우에, 풀다운 회로(310)는 드라이버(315)의 출력을 접지 또는 가상 접지와 선택적으로 결합시킨다.
일부 경우에, 풀업 회로(305) 및/또는 풀다운 회로(310)의 설계는 아이 다이어그램(예를 들어, 도 2를 참조하여 설명된 아이 다이어그램(200))에 의해 표현되듯이 출력 신호의 다양한 특성에 영향을 미칠 수 있다. 예를 들어, 풀업 회로(305) 및/또는 풀다운 회로(310)의 설계는 아이 폭(예를 들어, 도 2를 참조하여 설명된 폭(220)), 아이 오프닝(예를 들어, 도 2를 참조하여 설명된 아이 오프닝(245)), 왜곡(예를 들어, 도 2를 참조하여 설명된 왜곡(250)), 지터(예를 들어, 도 2를 참조하여 설명된 지터(240)), 진폭(들)의 위치, 기타 특성 또는 이들의 조합에 영향을 미칠 수 있다.
일부 경우에, 전송 회로(300)는 이진 신호(예를 들어, NRZ 시그널링) 또는 멀티-레벨 신호(예를 들어, PAM4 또는 PAM8)를 선택적으로 생성하도록 구성될 수 있다. 다른 예들에서, 전송 회로(300)는 드라이버(315)의 출력 신호의 전송 전력을 조정하도록 구성될 수 있다. 부가적으로 또는 대안으로서, 예를 들어, 전송 회로(300) 또는 메모리 제어기(예를 들어, 도 1을 참조하여 기술된 제어기(110))는 출력 신호를 메모리 디바이스의 다른 구성요소에 전송하기 위해 하나 이상의 채널 또는 하나 이상의 채널 그룹을 선택하도록 구성될 수 있다. 일부 경우에, 복수의 드라이버는 채널을 가로 질러 멀티-레벨 신호(예를 들어, PAM4 신호)를 생성하는데 사용될 수 있다. 복수의 드라이버는 제어기로부터 수신된 명령에 기초하여 멀티-레벨 신호를 생성하도록 협력하도록 구성될 수 있다.
도 4는 본 개시의 다양한 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버(400)의 예를 도시한다. 드라이버(400)는 멀티-레벨 신호 드라이버의 예일 수 있다. 드라이버(400)는 풀업 회로(405) 및 풀다운 회로(410)를 포함할 수 있다. 드라이버(400)는 제 1 극성의 제 1 스위칭 구성요소(415)와, 제 1 극성과는 반대인 제 2 극성의 제 2 스위칭 구성요소(420)를 포함하는 회로(405, 410)의 예를 도시한다. 멀티-레벨 드라이버(400)에서 반대 극성의 2 개의 스위칭 구성요소를 사용하면 하나 이상의 통신 채널(예를 들어, 채널(115))로 출력되는 멀티-레벨 신호의 하나 이상의 특성을 개선할 수 있다. 드라이버(400)는 도 1 및 도 3을 참조하여 설명된 드라이버(125, 315)의 예일 수 있다. 풀업 회로(405)는 도 3을 참조하여 설명한 풀업 회로(305)의 일례일 수 있다. 풀다운 회로(410)는 도 3을 참조하여 설명된 풀다운 회로(310)의 예일 수 있다.
드라이버(400)는 연결된 구성요소와 결합되는 입력(425)을 가질 수 있고, 이와 같이 연결된 구성요소로부터, 드라이버(400)가 전송될 데이터(예를 들어, 복수의 비트)를 수신할 수 있고, 복수의 신호에 기초하여 멀티-레벨 신호를 생성하기 위한 명령을 수신할 수 있다. 연결된 구성요소는 제어기(예를 들어, 제어기(110)) 또는 상이한, 더욱 세분화된 구성요소, 가령, 프리-드라이버, 멀티플렉서, FIFO 구성요소, 메모리 코어 또는 이들의 조합을 지칭할 수 있다. 일부 경우에, 입력(425)은 제어기로부터 스위칭 구성요소(415, 420)에 대한 게이트 신호를 수신할 수 있다. 드라이버(400)는 하나 이상의 통신 채널(가령, 채널(115))과 결합된 출력(430)을 가질 수 있고, 이로부터 드라이버(400)가 멀티-레벨 신호를 출력한다.
풀업 회로(405)는 제 1 극성을 갖는 제 1 스위칭 구성요소(415-a) 및 제 1 극성과 반대인 제 2 극성을 갖는 제 2 스위칭 구성요소(420-a)를 포함할 수 있다. 예를 들어, 제 1 스위칭 구성요소(415-a)는 pmos(positive metal-oxide semiconductor) 트랜지스터의 예일 수 있고, 제 2 스위칭 구성요소(420-a)는 nmos(negative metal-oxide semiconductor) 트랜지스터의 예일 수 있다.
스위칭 구성요소(415-a, 420-a)는 드라이버(400)의 출력(430)을 전압원(435)과 결합할 수 있다. 일부 경우에, 스위칭 구성요소(415-a, 420-a)들은 병렬 구조로 배열되어, 제 1 스위칭 구성요소(415-a)가 제 2 스위칭 구성요소(420-a)에 대해 병렬로 출력(430) 및 전압원(435)에 결합될 수 있다. 전압원(435)은 메모리 디바이스에서 양의 전압원(예를 들어, Vdd)의 예일 수 있다.
풀업 회로(405)는 전압원(435)과 출력(430) 사이의 스위칭 구성요소(415-a, 420-a)와 직렬로 위치된 하나 이상의 저항기(440)를 포함할 수 있다. 일부 경우에, 저항기(440) 및/또는 스위칭 구성요소들(415-a, 420-a)의 값은 드라이버(400)에 의해 출력된 멀티-레벨 신호의 특성을 변화시키도록 설정 또는 조정될 수 있다. 저항기들(440)은 각자의 스위칭 구성요소와 출력(430) 사이에 또는 각자의 스위칭 구성요소와 전압원(435) 사이에 위치될 수 있다.
스위칭 구성요소들(415-a, 420-a)은 제어기 또는 다른 연결된 구성요소로부터 게이트 신호(450)를 수신하는 게이트(445)를 포함할 수 있다. 일부 경우에, 각각의 스위칭 구성요소(415, 420)에 대한 게이트 신호(450)는 독립적으로 제어될 수 있다. 일부 경우에, 제 1 극성의 스위칭 구성요소(415)를 위한 게이트 신호(450)는 제 2 극성의 스위칭 구성요소(420)로부터 독립적으로 제어된다. 일부 경우에, 제 1 스위칭 구성요소(415-a)에 대한 게이트 신호(450-a)는 제 2 스위칭 구성요소(420-a)에 대한 게이트 신호(450-b)의 보완물(complement)일 수 있다. 일부 경우에, 제 1 스위칭 구성요소(415-a)는 2 개의 스위칭 구성요소의 타이밍이 오프셋되도록 제 2 스위칭 구성요소(420-a)가 활성화되기 전 또는 후에 활성화될 수 있다. 일부 경우에, 제 1 스위칭 구성요소(415-a)는 제 2 스위칭 구성요소(420-a)가 활성화되는 동안 제 2 시간주기와 겹치는 제 1 시간 주기 동안 활성화될 수 있다.
풀업 회로(405)는 멀티-레벨 신호의 진폭을 현재 레벨에서 현재 레벨보다 높은 목표 레벨로 올리도록(또는 "풀업"하도록) 구성될 수 있다. 제어기는 스위칭 구성요소들(415-a, 420-a)을 선택적으로 활성화하여 전압원(435)을 출력(430)과 연결하도록 구성될 수 있다.
제어기 또는 드라이버(400)는 메모리 디바이스의 다른 구성요소로 전송될 데이터를 식별할 수 있다. 멀티-레벨 신호를 생성하기 전에, 제어기 또는 드라이버(400)는 멀티-레벨 신호의 목표 진폭 및/또는 멀티-레벨 신호의 현재 진폭 레벨을 식별할 수 있다. 제어기 또는 드라이버(400)는 목표 진폭에 도달하기 위해 현재 진폭이 증가 또는 감소되어야하는지 여부를 결정할 수 있다. 제어기 또는 드라이버(400)는 원하는 멀티-레벨 신호를 생성하기 위해 드라이버(400)를 동작시키기 위한 하나 이상의 드라이버 파라미터를 결정할 수 있다. 하나 이상의 드라이버 파라미터의 예는 풀업 회로(405) 또는 풀다운 회로(410)를 활성화하기 위한 타이밍 또는 이 둘의 조합, 풀업 회로(405) 및/또는 풀다운 회로(410)의 스위칭 구성요소를 활성화시키기 위한 게이트 전압, 각 회로(405, 410)의 얼마나 많은 스위칭 구성요소(415, 420)가 활성화될 수 있는지(예를 들어, 주어진 동작에서 모든 스위칭 구성요소가 활성화되지 않을 수 있음), 제 1 극성의 제 1 스위칭 구성요소(415-a) 및 제 2 극성의 제 2 스위칭 구성요소(420-a)에 대한 독립적인 제어 파라미터(예를 들어, 풀업 회로(405) 또는 풀다운 회로(410)의 상이한 스위칭 구성요소들이 독립적으로 제어될 수 있음) 또는 이들의 조합을 포함할 수 있다.
일부 풀업 회로에서, 단일 극성(예를 들어, nmos 트랜지스터)의 스위칭 구성요소만을 이용하여 출력(430)을 전압원(435)과 연결할 수 있다. 그러나, 일부 경우에, 드라이버(400)의 출력 전압과 출력 전류 간의 관계는, 단일 극성을 갖는 하나 이상의 스위칭 구성요소를 사용할 때 멀티-레벨 신호의 전체 출력 값 범위에 걸쳐 선형이 아닐 수 있다(예를 들어, 도 8 및 관련 설명 참조). 드라이버의 출력 전압과 출력 전류 사이의 비선형 성은 드라이버(400)에 의해 출력된 멀티-레벨 신호의 원치 않는 특성을 생성할 수 있다. 예를 들어, 비선형 관계는 멀티-레벨 신호에서 왜곡, 멀티-레벨 신호의 오버슈트 및/또는 언더슈트, 멀티-레벨 신호의 지터, 멀티-레벨 신호의 각기 다른 진폭 레벨(각 아이의 아이 오프닝 크기가 다름) 사이의 불일치 마진, 멀티-레벨 신호의 각 아이의 좁은 아이 폭, 멀티-레벨 신호의 변화하는 상승 시간 및/또는 하강 시간, 다른 바람직하지 않은 효과 또는 이들의 조합(예를 들어, 도 9 및 관련 설명 참조)을 생성한다.
제 1 스위칭 구성요소(415-a)(예를 들어, nmos 트랜지스터)와 병렬로 반대 극성의 제 2 스위칭 구성요소(420-a)(예를 들어, pmos 트랜지스터)를 결합함으로써, 멀티-레벨 신호의 하나 이상의 바람직하지 않은 특성이 완화될 수 있다. 이러한 효과 중 일부는 출력 전압과 출력 전류 사이의 관계가 멀티-레벨 신호의 출력 전압 범위에 걸쳐 보다 선형적으로 됨에 의해 적어도 부분적으로 야기될 수 있다.
풀다운 회로(410)는 또한 제 1 극성을 갖는 제 1 스위칭 구성요소(415-b) 및 제 1 극성과 반대 인 제 2 극성을 갖는 제 2 스위칭 구성요소(420-b)를 포함할 수 있다. 예를 들어, 제 1 스위칭 구성요소(415-b)는 pmos(positive metal-oxide semiconductor) 트랜지스터의 예이고, 제 2 스위칭 구성요소(420-b)는 nmos(negative metal-oxide semiconductor) 트랜지스터의 예일 수 있다.
스위칭 구성요소들(415-b, 420-b)은 드라이버(400)의 출력(430)을 접지(455)와 결합할 수 있다. 일부 경우에, 접지(455)는 전압원(435)의 전압 레벨보다 낮은 전압 레벨(예를 들어, Vss)을 갖는 전압원 또는 가상 접지의 예일 수 있다. 일부 경우에, 스위칭 구성요소(415-b, 420-b)는 제 1 스위칭 구성요소(415-b)가 제 2 스위칭 구성요소(420-b)에 대해 병렬로 출력(430) 및 접지(455)와 연결될 수 있도록 병렬 구성으로 배열될 수 있다.
풀다운 회로(410)는 전압원(435)과 출력(430) 사이의 스위칭 구성요소(415-b, 420-b)와 직렬로 위치된 하나 이상의 저항기(440)를 포함할 수 있다. 일부 경우에, 저항기(440) 및/또는 스위칭 구성요소들(415-b, 420-b)의 값은 드라이버(400)에 의해 출력된 멀티-레벨 신호의 특성을 변화시키도록 설정 또는 조정될 수 있다. 저항기들(440)은 각자의 스위칭 구성요소와 출력(430) 사이 또는 각자의 스위칭 구성요소와 접지(455) 사이에 위치될 수 있다..
풀다운 회로(410)는 풀업 회로(405)와 유사한 방식으로 동작될 수 있다. 풀다운 회로(410)의 동작에 대한 완전한 설명은 여기에 제공되지 않는다. 풀업 회로(405)의 동작은 풀다운 회로(410)에 적용될 때 변경될 수 있음을 이해해야 한다.
일부 동작 동안, 드라이버(400)는 멀티-레벨 신호의 목표 진폭에 도달하기 위해 풀업 회로(405) 및 풀다운 회로(410)를 모두 사용할 수 있다. 그러한 경우에, 제어기 또는 드라이버(400)는 멀티-레벨 신호의 진폭을 생성하기 위한 동일한 절차에서 풀업 회로(405) 및 풀다운 회로(410)를 동작시키기 위한 상대 타이밍을 결정할 수 있다.
일부 경우에, 풀업 회로(405)의 적어도 하나의 스위칭 구성요소의 게이트(445)는 풀다운 회로(410)의 적어도 하나의 스위칭 구성요소의 게이트(445)에 연결될 수 있다. 예를 들어, 풀업 회로(405)의 제 1 스위칭 구성요소(415-a)의 게이트(445)는 풀다운 회로(410)의 제 2 스위칭 구성요소(420-b)의 게이트(445)와 결합될 수 있다. 이러한 예에서, 동일한 게이트 신호(450)를 이용하여 스위칭 구성요소(415-a, 415-b) 모두를 활성화/비활성화시킬 수 있다. 일부 예에서, 풀업 회로(405)의 제 2 스위칭 구성요소(420-a)의 게이트(445)는 풀다운 회로(410)의 제 1 스위칭 구성요소(415-b)의 게이트(445)와 연결될 수 있다. 이러한 예에서, 동일한 게이트 신호(450)를 이용하여, 스위칭 구성요소들(415-b, 420-a) 모두를 활성화/비활성화시킬 수 있다.
일 예에서, 디바이스 또는 시스템은 메모리 셀 어레이, 메모리 셀 어레이와 결합된 제어기, 및 제어기와 결합되고 어레이의 관련 멀티-레벨 신호를 생성하도록 구성된 드라이버를 포함할 수 있고, 드라이버는 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과 상이한 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 포함한다.
전술한 디바이스 또는 시스템의 일부 예에서, 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소는 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소의 출력 전압에 대해 선형 출력 전류를 생성하도록 구성될 수 있다. 전술한 디바이스 또는 시스템의 일부 예에서, 제 1 스위칭 구성요소는 pmos 트랜지스터의 예이고, 제 2 스위칭 구성요소는 nmos 트랜지스터의 예이다.
전술한 디바이스 또는 시스템의 일부 예에서, 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소는 공통 전압원 및 드라이버의 출력 노드와 병렬로 연결될 수 있다.
전술한 디바이스 또는 시스템의 일부 예에서, 드라이버는 제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 제 2 게이트 극성을 갖는 제 4 스위칭 구성요소를 포함하는 풀다운 회로를 더 포함한다. 전술한 디바이스 또는 시스템의 일부 예에서, 제 3 스위칭 구성요소는 pmos 트랜지스터를 포함하고 제 4 스위칭 구성요소는 nmos 트랜지스터를 포함한다. 전술한 디바이스 또는 시스템의 일부 예에서, 제 3 스위칭 구성요소 및 제 4 스위칭 구성요소는 공통 접지 노드 및 드라이버의 출력 노드와 병렬로 연결될 수 있다.
전술한 디바이스 또는 시스템의 일부 예는 또한 풀업 회로의 제 1 스위칭 구성요소의 게이트가 풀다운 회로의 제 4 스위칭 구성요소의 게이트와 결합될 수 있는 구성을 포함할 수 있다. 전술한 디바이스 또는 시스템의 일부 예는 또한 풀업 회로의 제 2 스위칭 구성요소의 게이트가 풀다운 회로의 제 3 스위칭 구성요소의 게이트와 결합될 수 있는 구성을 포함할 수 있다.
전술한 디바이스 또는 시스템의 일부 예에서, 멀티-레벨 신호는 PAM4 또는 PAM8과 같은 PAM 변조 방식을 사용하여 정보로 인코딩될 수 있다.
도 5는 본 개시의 다양한 실시예에 따라 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버(500)의 예를 도시한다. 드라이버(500)는 멀티-레벨 신호 드라이버의 예일 수 있다. 드라이버(500)는 풀업 회로(505) 및 풀다운 회로(510)를 포함할 수 있다. 드라이버(500)는 풀업 회로(505) 또는 풀다운 회로(510) 중 하나가 제 1 극성의 제 1 스위칭 구성요소(515-a)(예를 들어, nmos 트랜지스터)와, 제 1 극성과 반대인 제 2 극성의 제 2 스위칭 구성요소(520)(예를 들어, pmos 트랜지스터)를 포함하고, 풀업 회로(505) 또는 풀다운 회로(510) 중 다른 하나는 제 1 극성의 제 1 스위칭 구성요소(515-b)(예를 들어, nmos 트랜지스터)만을 포함한다. 드라이버(500)가 하나의 구성을 갖는 풀업 회로(505) 및 다른 하나의 구성을 갖는 풀다운 회로(510)를 도시하지만, 이러한 구성들은 다른 구현들에서 스위칭될 수 있다. 드라이버(500)를 위한 이러한 구성은 드라이버(400)에 의해 달성되는 멀티-레벨 신호의 동일한 원하는 특성 중 많은 부분을 여전히 달성하면서 드라이버(400)보다 적은 전력을 사용하고 다이 공간을 덜 차지할 수 있다.
드라이버(500)는 도 1 및 도 3-4를 참조하여 설명된 드라이버(125, 315, 400)의 예일 수 있다. 풀업 회로(505)는 도 3-4를 참조하여 설명된 풀업 회로(305, 405)의 예일 수 있다. 풀다운 회로(510)는 도 3-4를 참조하여 설명된 풀다운 회로(310, 410)의 예일 수 있다. 이와 같이, 드라이버(500), 풀업 회로(505), 풀다운 회로(510) 및 그들의 다양한 구성요소에 대한 전체 설명은 여기서 반복되지 않는다.
일부 경우에, 풀업 회로(505)의 제 2 스위칭 구성요소(520)의 게이트는 풀다운 회로(510)의 제 1 스위칭 구성요소(515b)의 게이트와 결합될 수 있다. 이러한 경우에, 동일한 게이트 신호를 이용하여, 스위칭 구성요소(515-b, 520)를 모두 활성화/비활성화시킬 수 있다. 이러한 방식으로, 풀업 회로(505) 또는 풀다운 회로(510) 중 하나만이 한번에 활성화될 수 있다.
도 6은 본 개시의 다양한 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버(600)의 예를 도시한다. 드라이버(600)는 멀티-레벨 신호 드라이버의 예일 수 있다. 드라이버(600)는 풀업 회로(605) 및 풀다운 회로(610)를 포함할 수 있다. 드라이버(600)는 풀업 회로(605) 또는 풀다운 회로(610) 중 하나가 제 1 극성의 제 1 스위칭 구성요소(615)(예를 들어, nmos 트랜지스터) 및 제 1 극성과 반대인 제 2 극성의 제 2 스위칭 구성요소(620-a)(예를 들어, pmos 트랜지스터)를 포함하고, 풀업 회로(605) 또는 풀다운 회로(610) 중 다른 하나는 제 2 극성의 제 2 스위칭 구성요소(620-b)(예를 들어, pmos 트랜지스터)만을 포함하는 예를 보여준다. 드라이버(600)가 하나의 구성을 갖는 풀업 회로(605) 및 다른 하나의 구성을 갖는 풀다운 회로(610)를 도시하지만, 이러한 구성들은 다른 구현들에서 스위칭될 수 있다. 드라이버(600)를 위한 이러한 구성은 드라이버(400)에 의해 달성되는 멀티-레벨 신호의 동일한 요망 특성 중 많은 부분을 여전히 달성하면서 드라이버(400)보다 적은 전력을 사용하고 다이 공간을 덜 차지할 수 있다.
드라이버(600)는 도 1 및 도 3-4를 참조하여 설명된 드라이버(125, 315, 400)의 예일 수 있다. 풀업 회로(605)는 도 3-4를 참조하여 설명된 풀업 회로(305, 405)의 예일 수 있다. 풀다운 회로(610)는 도 3-4를 참조하여 설명된 풀다운 회로(310, 410)의 예일 수 있다. 이와 같이, 드라이버(600), 풀업 회로(605), 풀다운 회로(610) 및 그들의 다양한 구성요소에 대한 전체 설명은 여기서 반복되지 않는다.
일부 경우에, 풀업 회로(605)의 제 1 스위칭 구성요소(615)의 게이트는 풀다운 회로(610)의 제 2 스위칭 구성요소(620-b)의 게이트와 결합될 수 있다. 이러한 경우에, 동일한 게이트 신호를 이용하여, 스위칭 구성요소들(615, 620-b) 둘 다를 활성화/비활성화할 수 있다. 이러한 방식으로, 풀업 회로(605) 또는 풀다운 회로(610) 중 하나만이 한번에 활성화될 수 있다.
도 7은 본 개시의 다양한 실시예에 따라 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버 구성요소(700)의 예를 도시한다. 드라이버 구성요소(700)는 드라이버(예를 들어, 드라이버 125, 315, 400, 500, 600)의 풀업 회로(예를 들어, 풀업 회로(305, 405, 505, 605)) 또는 풀다운 회로(예를 들어, 풀다운 회로(310, 410, 510, 610))의 예일 수 있다. 도 4-6을 참조하여 설명된 각각의 드라이버(400, 500, 600)에서, 드라이버는 주어진 극성의 최대 하나의 스위칭 구성요소를 포함했다. 드라이버 구성요소(700)는 드라이버의 풀업 회로 또는 풀다운 회로가 제 1 극성의 임의의 수의 스위칭 구성요소 및 제 2 극성의 임의의 수의 스위칭 구성요소를 포함할 수 있음을 도시한다.
드라이버 구성요소(700)는 제 1 극성을 갖는 스위칭 구성요소(710)의 제 1 세트(705) 및 제 1 극성과 상이한 제 2 극성을 갖는 스위칭 구성요소(720)의 제 2 세트(715)를 포함할 수 있다. 일부 경우에, 제 1 세트(705)는 제 2 세트(715)와 동일한 수의 스위칭 구성요소를 갖는다. 일부 경우에, 제 1 세트(705)는 제 2 세트(715)보다 더 많거나 적은 스위칭 구성요소를 가질 수 있다.
일부 경우에, 스위칭 구성요소(710)의 제 1 세트(705)가 제어기로부터 단일 게이트 신호(725)에 의해 제어될 수 있도록, 스위칭 구성요소(710)의 제 1 세트(705)의 게이트가 결합될 수 있다. 일부 경우에, 스위칭 구성요소(720)의 제 2 세트(715)의 게이트는 스위칭 구성요소(720)의 제 2 세트(715)가 제어기로부터 단일 게이트 신호(730)에 의해 제어될 수 있도록 결합될 수 있다. 일부 경우에, 제 1 세트(705)에 대한 게이트 신호(725)는 제 2 세트(715)에 대한 게이트 신호(730)의 보완물(complement)일 수 있다.
스위칭 구성요소들(710, 720)은 드라이버의 출력(735)을 소스(740)에 결합할 수 있다. 소스(740)는 드라이버 구성요소(700)가 풀업 회로 또는 풀다운 회로로 구현되는지에 따라 전압원 또는 접지일 수 있다. 드라이버 구성요소(700)의 다양한 특징들이 풀업 회로 및 풀다운 회로에서 동시에 구현될 수 있다.
일부 경우에, 풀업 회로에서의 스위칭 구성요소(710, 720)의 수는 풀다운 회로에서의 스위칭 구성요소의 수와 동일할 수 있다. 일부 예들에서, 풀업 회로에서 제 1 세트(705)의 스위칭 구성요소들(710)의 수는 풀다운 회로의 제 2 세트(715)에서의 스위칭 구성요소들(720)의 수와 동일할 수 있다. 이러한 예들에서, 풀업 회로에서 제 1 극성의 각각의 스위칭 구성요소(710)는 풀다운 회로에서 제 2 극성의 스위칭 구성요소(720)와 쌍으로 연결될 수 있으며, 그 역도 마찬가지이다. 일부 경우에, 풀업 회로에서 제 1 극성의 스위칭 구성요소(710)의 게이트는 풀다운 회로에서 제 2 극성의 스위칭 구성요소(720)의 게이트와 결합되거나 그 반대일 수 있다. 그러한 경우에, 단일 게이트 신호는 풀업 회로에서 적어도 하나의 스위칭 구성요소(710) 및 풀다운 회로에서 적어도 하나의 스위칭 구성요소(720)를 구동할 수 있으며, 그 역도 마찬가지이다. 일부 경우에, 각각의 스위칭 구성요소(710, 720)의 게이트는 독립적으로 제어될 수 있다.
도 8은 본 개시의 다양한 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 출력 그래프(800)의 예를 도시한다. 출력 그래프(800)는 풀업 회로 또는 풀다운 회로 또는 이 둘의 조합을 포함하는 드라이버의 출력 전류와 출력 전압 사이의 관계를 도시한다.
출력 그래프(800)는 제 1 곡선(805), 제 2 곡선(810) 및 제 3 곡선(815)을 포함한다. 제 1 곡선은 이상적인 선형 경우를 나타낸다. 이상적인 출력 신호에서 전체 출력 값 범위에 걸쳐 출력 전류와 출력 전압 간의 관계는 선형일 수 있다. 제 2 곡선(810)은 단일 극성의 스위칭 구성요소(예를 들어, nmos 트랜지스터)를 포함하는 드라이버의 출력 전류와 출력 전압 사이의 관계를 도시한다. 제 3 곡선(815)은 제 1 극성의 스위칭 구성요소와, 제 1 극성과 반대인 제 2 극성의 스위칭 구성요소(예를 들어, nmos 트랜지스터 및 pmos 트랜지스터)를 포함하는 드라이버의 출력 전류와 출력 전압 사이의 관계를 도시한다.
제 1 극성의 스위칭 구성요소(예를 들어, nmos 트랜지스터)는 제 1 범위의 출력 전압에 걸쳐 선형 응답을 가질 수 있고 제 2 범위의 출력 전압에 걸쳐 비선형 응답을 가질 수 있다. 제 2 극성의 스위칭 구성요소(예를 들어, pmos 트랜지스터)는 제 3 범위의 출력 전압에 걸쳐 선형 응답을 가질 수 있고 제 4 범위의 출력 전압에 걸쳐 비선형 응답을 가질 수 있다. 일부 경우에, 제 1 범위 및 제 3 범위는 적어도 부분적으로 상이한 출력 전압에 걸쳐 위치되고, 제 2 범위 및 제 4 범위는 적어도 부분적으로 상이한 출력 전압에 걸쳐 위치된다. 일부 경우에, 드라이버의 회로가 두 유형의 스위칭 구성요소를 모두 포함하는 경우, 상이한 유형의 스위칭 구성요소들이, 하나의 유형의 스위칭 구성요소만을 포함하는 회로보다 넓은 범위의 출력 전압에 걸쳐보다 더욱 선형적인 관계를 생성하도록 협력할 수 있다.
도 9는 본 개시의 다양한 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 아이 다이어그램(900)의 예를 도시한다. 아이 다이어그램(900)은 풀업 및 풀다운 회로가 단일 극성의 스위칭 구성요소(예를 들어, 단일 유형의 트랜지스터)를 포함하는 드라이버에 의해 생성된 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 나타내는 아이 다이어그램(905)을 포함한다. 보다 구체적으로, 아이 다이어그램(905)은 풀업 및 풀다운 회로가 단지 nmos 트랜지스터만을 포함하는 드라이버에 의해 생성된 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 나타낸다. 아이 다이어그램(900)은 또한 제 1 극성의 스위칭 구성요소 및 제 1 극성과 반대인 제 2 극성의 스위칭 구성요소를 포함하는 풀업 및 풀다운 회로를 구비한 드라이버에 의해 생성되는 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 나타내는 아이 다이어그램(910)을 포함한다. 보다 구체적으로, 아이 다이어그램(910)은 nmos 트랜지스터 및 pmos 트랜지스터를 포함하는 풀업 및 풀다운 회로를 구비한 드라이버에 의해 생성된 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 나타낸다. 예를 들어, 아이 다이어그램(910)은 도 4를 참조하여 설명된 드라이버(400)에 의해 생성된 신호를 나타낼 수 있다.
출력 전류와 출력 전압 사이에 보다 선형적인 관계를 갖는 아이 다이어그램(905)과 아이 다이어그램(910) 사이의 비교에 의해 도시된 바와 같이, 드라이버에 의해 생성된 적어도 3개의 레벨을 가진 제 1 변조 기법을 사용하여 변조된 멀티-레벨 신호에 대해 많은 요망 효과를 가질 수 있다. 그 효과는 아이 다이어그램(905)의 아이보다 아이 다이어그램(910)의 모든 아이에 대해 적은 왜곡, 적은 오버슈트, 적은 언더슈트, 보다 균일한 아이 오프닝(일부 오프닝은 보다 작고, 일부 오프닝은 보다 큼)을 포함할 수 있고, 멀티-레벨 신호의 진폭 레벨은 보다 균등하게 이격되어, 에러가 감소하고, 지터가 적으며, 상승 시간 및/또는 하강 시간이 좀 더 일관되고, 아이 폭이 넓으며, 기타 효과 및 그 조합들이 구현될 수 있다.
일부 경우에, 드라이버에 의해 출력된 멀티-레벨 신호의 특성은 풀업 회로 및/또는 풀다운 회로의 구성요소의 값에 의해 또한 영향을 받을 수 있다. 예를 들어, 스위칭 구성요소(제 1 극성 또는 제 2 극성에 관계없이) 및/또는 저항기(예를 들어, 옴)의 특성 및/또는 값은 멀티-레벨 신호의 특성에 영향을 줄 수 있다. 일부 경우에, 스위칭 구성요소 및/또는 저항기의 값은 원하는 효과를 달성하도록 설계될 수 있다.
도 10은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 드라이버 구성요소(1015)의 블록도(1000)를 도시한다. 드라이버 구성요소(1015)는 도 1 및 2-7을 참조하여 기술된 시그널링 인터페이스(120)에서 발견되는 풀업 회로(305, 405, 505, 605, 700) 또는 풀다운 회로(310, 410, 510, 610, 700) 또는 둘 다의 예일 수 있다.
드라이버 구성요소(1015) 및/또는 그 다양한 서브 구성요소 중 적어도 일부는 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 드라이버 구성요소(1015) 및/또는 그 다양한 서브 구성요소 중 적어도 일부의 기능은 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션--전용 집적 회로(ASIC), FPGA(field-programmable gate array) 또는 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 개시에 기술된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다. 드라이버 구성요소(1015) 및/또는 그 다양한 하위 구성요소 중 적어도 일부는, 기능의 일부가 하나 이상의 물리적 장치에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여, 다양한 위치에 물리적으로 위치될 수 있다. 일부 예들에서, 드라이버 구성요소(1015) 및/또는 그 다양한 서브 구성요소들 중 적어도 일부는 본 개시의 다양한 실시예에 따라 분리되고 별개의 구성요소일 수 있다. 다른 예들에서, 드라이버 구성요소(1015) 및/또는 그 다양한 서브 구성요소들 중 적어도 일부는 I/O 구성요소, 트랜시버, 네트워크 서버, 다른 컴퓨팅 장치, 본 개시에 설명된 하나 이상의 다른 구성요소, 또는 본 개시의 다양한 실시예에 따른 이들의 임의의 조합을 포함하지만 이에 제한되지 않는, 하나 이상의 다른 하드웨어 구성요소와 결합될 수 있다.
드라이버 구성요소(1015)는 바이어싱 구성요소(1020), 타이밍 구성요소(1025), 정보 매니저(1030), 풀업 회로(1035), 멀티-레벨 신호 매니저(1040), 풀다운 회로(1045), 출력 매니저(1050), 타이밍 매니저(1055) 및 게이트 전압 매니저(1060)를 포함할 수 있다. 이들 구성요소들 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다. 정보 매니저(1030)는 메모리 셀 어레이로부터 판독될 정보 비트 세트를 식별할 수 있다.
풀업 회로(1035)는 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소와, 제 1 게이트 극성과는 다른 제 2 게이트 극성을 가진 제 2 스위칭 구성요소를 포함하는 풀업 회로(1035)를 갖는 드라이버를 사용하여 정보 비트 세트에 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 이용하여 변조된 멀티-레벨 신호를 생성할 수 있고, 제 1 시간 주기와 중첩되는 제 2 시간 주기 동안 제 2 스위칭 구성요소를 활성화시킬 수 있다. 일부 경우에, 멀티-레벨 신호를 생성하는 단계는 제 1 시간 주기 동안 제 1 스위칭 구성요소를 활성화시키는 단계를 더 포함한다.
멀티-레벨 신호 매니저(1040)는 멀티-레벨 신호를 메모리 디바이스의 제어기로 전송하고, 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소를 이용하여 제 1, 제 2, 제 3 및 제 4 스위칭 구성요소의 출력 전압에 대한 선형 출력 전류를 생성할 수 있다. 일부 경우에, 제 1 스위칭 구성요소 및 제 3 스위칭 구성요소는 pmos 트랜지스터이다. 일부 경우에, 제 2 스위칭 구성요소 및 제 4 스위칭 구성요소는 nmos 트랜지스터이다.
풀다운 회로(1045)는 제 3 시간 주기와 중첩되는 제 4 시간 주기 동안 제 4 스위칭 구성요소를 활성화할 수 있다. 일부 경우에, 드라이버는 제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 제 2 게이트 극성을 갖는 제 4 스위칭 구성요소를 포함하는 풀다운 회로(1045)를 포함한다. 일부 경우에, 멀티-레벨 신호를 생성하는 단계는 제 3 시간 시간 주기 동안 제 3 스위칭 구성요소를 활성화시키는 단계를 더 포함한다.
출력 매니저(1050)는 일련의 정보 비트에 기초하여 멀티-레벨 신호의 출력을 식별할 수 있으며, 여기서 멀티-레벨 신호를 생성하는 것은 식별된 출력에 기초한다.
타이밍 매니저(1055)는 식별된 출력에 기초하여 드라이버의 풀업 회로 및 풀다운 회로를 활성화하기 위한 타이밍 시퀀스를 결정할 수 있으며, 여기서 멀티-레벨 신호를 생성하는 것은 타이밍 시퀀스에 기초한다.
게이트 전압 매니저(1060)는 식별된 출력에 기초하여 드라이버의 각각의 스위칭 구성요소에 대한 게이트 전압을 결정할 수 있으며, 여기서 멀티-레벨 신호를 생성하는 것은 게이트 전압에 기초한다.
도 11은 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 디바이스(1105)를 포함하는 시스템(1100)의 도면을 도시한다. 디바이스(1105)는 예를 들어, 도 1을 참조하여 전술한 바와 같은 제어기(110)의 구성요소의 예이거나 이를 포함할 수 있다. 디바이스(1105)는 드라이버 구성요소(1115), 메모리 셀(1120), 기본 입/출력 시스템(BIOS) 구성요소(1125), 프로세서(1130), I/O 제어기(1135), 및 주변 장치 구성요소(1140)를 포함한, 통신을 송수신하기 위한 구성요소를 포함하는 양방향 음성 및 데이터 통신을 위한 구성요소를 포함할 수 있다. 이들 구성요소는 하나 이상의 버스(예를 들어, 버스(1110))를 통해 전자 통신할 수 있다.
메모리 셀들(1120)은 본 명세서에 설명된 바와 같이 정보(즉, 논리 상태의 형태)를 저장할 수 있다.
BIOS 구성요소(1125)는 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 구성요소이다. BIOS 구성요소(1125)는 또한 프로세서와 다양한 다른 구성요소, 예를 들어 주변 장치 구성요소, 입/출력 제어 구성요소, 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1130)는 지능형 하드웨어 장치(예를 들어, 범용 프로세서, DSP, 중앙 처리 장치(CPU), 마이크로컨트롤러, ASIC, FPGA, 프로그램 가능 논리 장치, 이산 게이트 또는 트랜지스터 논리 구성요소, 이산 하드웨어 구성요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(1130)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(1130)에 통합될 수 있다. 프로세서(1130)는 다양한 기능(예를 들어, 멀티-레벨 시그널링을 위한 출력 드라이버를 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령어를 실행하도록 구성될 수 있다.
I/O 제어기(1135)는 디바이스(1105)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(1135)는 또한 디바이스(1105)에 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(1135)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(1135)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 제어기(1135)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 장치를 나타내거나 상호 작용할 수 있다. 일부 경우에, I/O 제어기(1135)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(1135)를 통해 또는 I/O 제어기(1135)에 의해 제어되는 하드웨어 구성요소를 통해 디바이스(1105)와 상호 작용할 수 있다.
주변 구성요소들(1140)은 임의의 입력 또는 출력 장치, 또는 그러한 장치들에 대한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB(범용 직렬 버스) 제어기, 직렬 또는 병렬 포트 또는 PCI(Peripheral Component Interconnect) 또는 AGP(Accelerated Graphics Port)와 같은 주변 장치 카드 슬롯을 포함할 수 있다.
입력(1145)은 디바이스(1105) 또는 그 구성요소에 입력을 제공하는 디바이스(1105) 외부의 장치 또는 신호를 나타낼 수 있다. 여기에는 사용자 인터페이스, 또는 다른 장치와의 인터페이스 또는 다른 장치 간의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(1145)은 I/O 제어기(1135)에 의해 관리될 수 있고, 주변 구성요소(1140)를 통해 디바이스(1105)와 상호 작용할 수 있다.
출력(1150)은 또한 디바이스(1105) 또는 그 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(1105) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(1150)의 예는 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(1150)은 주변 장치 구성요소(1140)를 통해 디바이스(1105)와 인터페이스하는 주변 장치 요소일 수 있다. 일부 경우에, 출력(1150)은 I/O 제어기(1135)에 의해 관리될 수 있다
디바이스(1105)의 구성요소는 그 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이것은 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 본원에 기술된 기능을 수행하도록 구성된 다른 능동 또는 비활성 요소를 포함하는 다양한 회로 요소를 포함할 수 있다. 디바이스(1105)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대 전화, 웨어러블 전자 장치, 개인 전자 장치 등일 수 있다. 또는 디바이스(1105)는 그러한 장치의 일부 또는 양태일 수 있다.
도 12는 본 개시의 실시예에 따른 멀티-레벨 시그널링을 위한 출력 드라이버를 위한 방법(1200)을 나타내는 흐름도를 도시한다. 방법(1200)의 동작은 여기에 설명된 바와 같이 제어기(110) 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작은 도 10을 참조하여 설명된 바와 같이 드라이버 구성요소에 의해 수행될 수 있다. 일부 예들에서, 제어기(110)는 후술되는 기능들을 수행하기 위해 장치의 기능 요소들을 제어하도록 코드 세트를 실행할 수 있다. 추가로 또는 대안으로서, 제어기(110)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양태를 수행할 수 있다.
블록 1205에서, 제어기(110)는 메모리 셀 어레이로부터 판독될 복수의 정보 비트를 식별할 수 있다. 블록 1205의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록 1205의 동작들의 양상들은 도 10을 참조하여 설명된 바와 같이 정보 매니저에 의해 수행될 수 있다.
블록(1210)에서, 제어기(110)는 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과 상이한 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 갖는 드라이버를 사용하여 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 이용하여 변조된 멀티-레벨 신호를 생성할 수 있다. 블록(1210)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1210)의 동작의 양상들은 도 10을 참조하여 설명된 바와 같이 풀업 회로에 의해 수행될 수 있다.
블록(1215)에서, 제어기(110)는 멀티-레벨 신호를 메모리 디바이스의 제어기로 전송할 수 있다. 블록(1215)의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, 블록(1215)의 동작들의 양상들은 도 10을 참조하여 설명된 바와 같이 멀티-레벨 신호 매니저에 의해 수행될 수 있다.
일부 경우에, 방법(1200)은 장치에 의해 적어도 부분적으로 실행될 수 있다. 이 장치는 메모리 셀 어레이로부터 판독될 복수의 정보 비트를 식별하기 위한 수단과, 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과 상이한 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 갖는 드라이버를 사용하여 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 이용하여 변조된 멀티-레벨 신호를 생성하는 수단과, 멀티-레벨 신호를 메모리 디바이스의 제어기로 전송하기 위한 수단을 포함할 수 있다.
일부 경우에, 방법(1200)은 다른 장치에 의해 적어도 부분적으로 실행될 수 있다. 장치는 프로세서, 프로세서와 전자 통신하는 메모리, 및 메모리에 저장된 명령어를 포함할 수 있다. 명령어들은 프로세서로 하여금 메모리 셀들의 어레이로부터 판독될 복수의 정보 비트들을 식별하게 하고, 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과 상이한 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 갖는 드라이버를 사용하여 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨들을 갖는 제 1 변조 방식을 이용하여 변조된 멀티-레벨 신호를 발생시키며, 멀티-레벨 신호를 메모리 디바이스의 제어기에 전송하도록 동작가능할 수 있다.
일부 경우에, 방법(1200)은 비-일시적 컴퓨터 판독 가능 매체에 의해 적어도 부분적으로 실행될 수 있다. 비-일시적 컴퓨터 판독 가능 매체는 프로세서로 하여금, 메모리 셀 어레이로부터 판독될 복수의 정보 비트를 식별하게 하고, 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과 상이한 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 갖는 드라이버를 사용하여 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 이용하여 변조된 멀티-레벨 신호를 생성하게 하며, 메모리 디바이스의 제어기에 멀티-레벨 신호를 전송하도록 동작가능한 명령어를 포함할 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예에서, 드라이버는 제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 제 2 극성을 갖는 제 4 스위칭 구성요소를 포함하는 풀다운 회로를 포함한다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예에서, 멀티-레벨 신호를 생성하는 단계는 제 1 시간 주기 동안 제 1 스위칭 구성요소를 활성화시키는 단계를 더 포함한다. 전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예는 제 1 시간 주기와 겹치는 제 2 시간 주기 동안 제 2 스위칭 구성요소를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령어를 더 포함할 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예에서, 멀티-레벨 신호를 생성하는 단계는 제 3 시간 시간 주기 동안 제 3 스위칭 구성요소를 활성화시키는 단계를 더 포함한다. 전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예는 제 3 시간 시간 주기와 중첩되는 제 4 시간 시간 주기 동안 제 4 스위칭 구성요소를 활성화시키기 위한 프로세스, 특징, 수단 또는 명령어를 더 포함할 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예는 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소를 사용하여 제 1, 2, 3, 4 스위칭 구성요소의 출력 전압에 대한 선형 출력 전류를 생성하기 위한 프로세스, 특징, 수단 또는 명령어를 더 포함할 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예에서, 제 1 스위칭 구성요소 및 제 3 스위칭 구성요소는 pmos 트랜지스터일 수 있다. 전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예에서, 제 2 스위칭 구성요소 및 제 4 스위칭 구성요소는 nmos 트랜지스터일 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예는 복수의 정보 비트에 적어도 부분적으로 기초하여 멀티-레벨 신호의 출력을 식별하기 위한 프로세스, 특징, 수단 또는 명령어를 더 포함할 수 있고, 멀티-레벨 신호를 생성하는 단계는 식별된 출력에 적어도 부분적으로 기초할 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예는 식별된 출력에 적어도 부분적으로 기초하여 드라이버의 풀업 회로 및 풀다운 회로를 활성화시키기 위한 타이밍 시퀀스를 결정하기 위한 프로세스, 특징, 수단 또는 명령어를 더 포함할 수 있고, 상기 멀티-레벨 신호를 생성하는 단계는 상기 타이밍 시퀀스에 적어도 부분적으로 기초할 수 있다.
전술한 방법, 장치 및 비-일시적 컴퓨터 판독 가능 매체의 일부 예는 식별된 출력에 적어도 부분적으로 기초하여 드라이버의 각각의 스위칭 구성요소에 대한 게이트 전압을 결정하기 위한 프로세스, 특징, 수단 또는 명령어를 더 포함할 수 있고, 상기 멀티-레벨 신호를 생성하는 단계는 상기 게이트 전압에 적어도 부분적으로 기초할 수 있다.
일 예에서, 디바이스 또는 시스템은 풀업 회로 및 풀다운 회로를 갖는 드라이버를 포함할 수 있으며, 풀업 회로는 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과는 다른 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하고, 풀다운 회로는 제 1 게이트 극성을 가진 제 3 스위칭 구성요소와 제 2 게이트 극성을 가진 제 4 스위칭 구성요소를 포함하며, 메모리 셀 어레이는 메모리 셀 어레이로부터 판독될 복수의 정보 비트를 식별하도록 구성되고, 드라이버의 풀업 회로 및 풀다운 회로를 이용하여 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3개의 레벨을 가진 제 1 변조 방식을 이용하여 변조되는 멀티-레벨 신호를 생성하도록 구성되며, 멀티-레벨 신호를 제어기에 전송하도록 구성된다.
위에서 설명된 방법들은 가능한 구현들을 설명하고, 동작들 및 단계들이 재배치되거나 달리 수정될 수 있고 다른 구현들이 가능하다는 것에 주목해야 한다. 또한, 둘 이상의 방법으로부터의 실시 양태가 조합될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다. 일부 도면은 단일 신호로서 신호를 도시할 수 있으며; 그러나, 신호는 신호의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭을 가질 수 있음을 당업자는 이해할 것이다.
본원에서 사용되는 용어 "가상 접지"는 대략 0 볼트(0V)의 전압에서 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 약 0V로 돌아갈 수 있다. 가상 접지는 연산 증폭기 및 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 요소를 사용하여 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지하는" 또는 "가상 접지된"은 약 0V에 연결된 것을 의미한다.
"전자 통신"및 "결합된"이라는 용어는 구성요소들 사이의 전자 흐름을 지원하는 구성요소들 간의 관계를 지칭한다. 이것은 구성요소들 간의 직접 연결을 포함할 수도 있고, 중간 구성요소를 포함할 수도 있다. 전자 통신 중인 또는 서로 결합된 구성요소는 (예를 들어, 통전 회로에서) 전자 또는 신호를 능동적으로 교환하거나 (예를 들어, 무 전압 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만 회로가 통전되면 전자 또는 신호를 교환하도록 구성 및 작동가능하다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 개의 구성요소는 전자 통신 중이거나 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본원에 사용된 용어 "실질적으로"는 수정된 특성(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적 일 필요는 없지만 특성의 이점을 달성하기에 충분히 가까울 것을 의미한다.
본원에 사용된 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기 접점으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본원에 사용된 용어 "포토리소그래피"는 포토레지스트 물질을 사용하여 패터닝하고 전자기 방사선을 사용하여 이러한 물질을 노출시키는 공정을 지칭할 수 있다. 예를 들어, 포토레지스트 재료는 예를 들어, 기재 상에 포토레지스트를 스핀 코팅함으로써 기재 상에 형성될 수 있다. 포토레지스트를 방사선에 노출시킴으로써 포토레지스트 내에 패턴이 생성될 수 있다. 패턴은 예를 들어, 방사선이 포토레지스트를 노출시키는 곳을 공간적으로 묘사하는 포토마스크에 의해 정의될 수 있다. 노출된 포토레지스트 영역은 예를 들어 화학 처리에 의해 제거되어, 원하는 패턴을 남길 수 있다. 경우에 따라 노출된 영역이 남아있을 수 있으며 노출되지 않은 영역이 제거될 수 있다.
용어 "분리된"(isolated)은 전자가 현재 그들 사이를 흐를 수 없는 구성요소들 사이의 관계를 지칭하고; 구성요소간에 개방 회로가 있은 경우 구성요소는 서로 분리된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성요소는 스위치가 열려있을 때 서로 분리될 수 있다.
본원에서 사용되는 용어 "단락"(shorting)은 문제의 두 구성요소들 사이의 단일 중간 성분의 활성화를 통해 성분들 사이에 전도성 경로가 확립되는 구성요소들 간의 관계를 지칭한다. 예를 들어, 제 2 구성요소로 단락된 제 1 구성요소는 두 구성요소 사이의 스위치가 닫힐 때 제 2 구성요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 상태에 있는 구성요소(또는 라인)들 사이의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 디바이스(100)를 포함하여 본원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOI(silicon-on-insulator) 기판, 가령, 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP), 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑 된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수 캐리어가 전자인 경우), FET는 n 형 FET라고 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수 캐리어가 정공인 경우), FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n 형 FET 또는 p 형 FET에 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인이될 때 트랜지스터는 "온"또는 "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프"또는 "비활성화"될 수 있다.
첨부된 도면과 연계하여 여기에 기술된 설명은 예시적인 구성을 설명하고, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내지는 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "예시, 실례 또는 예시로서 제공되는"을 의미하며, "바람직한" 또는 "다른 예보다 유리한"을 의미하는 것이 아니다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 구체적인 세부 사항을 포함한다. 그러나, 이들 기술은 이들 특정 세부 사항 없이도 실시될 수 있다. 일부 예에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소는 유사한 구성요소를 구별하는 대시 및 제 2 레이블로 참조 레이블을 따름으로써 식별될 수 있다. 명세서에서 제 1 참조 라벨 만 사용되는 경우, 설명은 제 2 참조 라벨에 상관없이 동일한 제 1 참조 라벨을 갖는 유사한 구성요소 중 어느 하나에 적용될 수 있다.
본 명세서에 기술된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 구성요소들은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는, 여기서 기술된 기능들을 수행하도록 설계된 그 임의의 조합들로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로서 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로컨트롤러 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치의 조합(예를 들어, DSP(digital signal processor) 및 마이크로 프로세서, 다수의 마이크로 프로세서, DSP 코어와 연계된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 구성의 조합)으로 구현될 수 있다.
본 명세서에 기술된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구범위의 범주 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 배치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용되듯이, 항목들의 리스트(예를 들어, "~중 적어도 하나" 또는 "~중 하나 이상"과 같은 문구로 시작되는 항목들의 리스트)에 사용되는 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 명세서에서 사용된 어구 "~에 기초하는"은 닫힌 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 다시 말해서, 본 명세서에서 사용된 "~에 기초하는"이라는 문구는 "~에 적어도 부분적으로 기초한"이란 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 비-일시적 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한없이, 비-일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치, 또는 명령어 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있지. 또한, 모든 연결은 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL(Digital Subscriber Line) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파를 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(digital subscriber line) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로 웨이브가 매체의 정의에 포함된다. 본 명세서에서 사용되는 디스크(Disk) 및 디스크(Disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(Disk)는 일반적으로 자기적으로 데이터를 재생하고, 디스크(Disc)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 개시를 이용하거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이며, 본 명세서에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 개시는 여기에 설명된 예 및 설계에 제한되지 않고, 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (29)

  1. 전자 메모리 장치로서,
    메모리 셀들의 어레이;
    메모리 셀들의 어레이와 결합된 제어기;
    상기 제어기와 결합되고, 메모리 셀들의 어레이와 관련된 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하도록 구성되는 드라이버 - 상기 드라이버는 제 1 게이트 극성을 가진 제 1 스위칭 구성요소와, 제 1 게이트 극성과 상이한 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 포함함 - 를 포함하는, 전자 메모리 장치.
  2. 제 1 항에 있어서,
    제 1 스위칭 구성요소 및 제 2 스위칭 구성요소는 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소의 출력 전압에 대해 선형 출력 전류를 생성하도록 구성되는, 전자 메모리 장치.
  3. 제 1 항에 있어서,
    제 1 스위칭 구성요소는 pmos 트랜지스터를 포함하고 제 2 스위칭 구성요소는 nmos 트랜지스터를 포함하는, 전자 메모리 장치.
  4. 제 1 항에 있어서,
    제 1 스위칭 구성요소 및 제 2 스위칭 구성요소는 드라이버의 공통 전압원 및 출력 노드와 병렬로 연결되는, 전자 메모리 장치.
  5. 제 1 항에 있어서, 상기 드라이버는:
    제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 제 2 게이트 극성을 갖는 제 4 스위칭 구성요소를 포함하는 풀다운 회로를 더 포함하는, 전자 메모리 장치.
  6. 제 5 항에 있어서,
    제 3 스위칭 구성요소는 pmos 트랜지스터를 포함하고 제 4 스위칭 구성요소는 nmos 트랜지스터를 포함하는, 전자 메모리 장치.
  7. 제 5 항에 있어서,
    제 3 스위칭 구성요소 및 제 4 스위칭 구성요소는 드라이버의 공통 접지 노드 및 출력 노드와 병렬로 연결되는, 전자 메모리 장치.
  8. 제 5 항에 있어서,
    풀업 회로의 제 1 스위칭 구성요소의 게이트는 풀다운 회로의 제 4 스위칭 구성요소의 게이트와 결합되는, 전자 메모리 장치.
  9. 제 5 항에 있어서,
    풀업 회로의 제 2 스위칭 구성요소의 게이트는 풀다운 회로의 제 3 스위칭 구성요소의 게이트와 결합되는, 전자 메모리 장치.
  10. 제 1 항에 있어서,
    멀티-레벨 신호는 PAM(pulse-amplitude modulation) 방식을 사용하여 정보로 인코딩되는, 전자 메모리 장치.
  11. 방법에 있어서,
    메모리 셀들의 어레이로부터 판독될 복수의 정보 비트를 식별하는 단계;
    제 1 게이트 극성을 가진 제 1 스위칭 구성요소 및 제 1 게이트 극성과는 다른 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하는 풀업 회로를 갖는 드라이버를 사용하여 상기 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하는 단계; 및
    멀티-레벨 신호를 메모리 디바이스의 제어기로 전송하는 단계를 포함하는, 방법.
  12. 제 11 항에 있어서, 상기 드라이버는 상기 제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 상기 제 2 게이트 극성을 갖는 제 4 스위칭 구성요소를 포함하는 풀다운 회로를 포함하는, 방법.
  13. 제 12 항에 있어서, 상기 멀티-레벨 신호를 생성하는 단계는:
    제 1 시간 주기 동안 제 1 스위칭 구성요소를 활성화시키는 단계; 및
    상기 제 1 시간 주기와 겹치는 제 2 시간 주기 동안 상기 제 2 스위칭 구성요소를 활성화시키는 단계를 더 포함하는, 방법.
  14. 제 12 항에 있어서, 상기 멀티-레벨 신호를 생성하는 단계는:
    제 3 시간 주기 동안 제 3 스위칭 구성요소를 활성화시키는 단계; 및
    제 3 시간 주기와 겹치는 제 4 시간 주기 동안 제 4 스위칭 구성요소를 활성화시키는 단계를 더 포함하는, 방법.
  15. 제 12 항에 있어서,
    상기 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소를 사용하여 상기 제 1, 제 2, 제 3 및 제 4 스위칭 구성요소의 출력 전압에 대해 선형 출력 전류를 생성하는 단계를 더 포함하는, 방법.
  16. 제 12 항에 있어서,
    제 1 스위칭 구성요소 및 제 3 스위칭 구성요소는 pmos 트랜지스터이고;
    제 2 스위칭 구성요소 및 제 4 스위칭 구성요소는 nmos 트랜지스터인, 방법.
  17. 제 11 항에 있어서,
    복수의 정보 비트에 적어도 부분적으로 기초하여 멀티-레벨 신호의 출력을 식별하는 단계 - 상기 멀티-레벨 신호를 생성하는 단계는 식별된 출력에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  18. 제 17 항에 있어서,
    식별된 출력에 적어도 부분적으로 기초하여 드라이버의 풀업 회로 및 풀다운 회로를 활성화시키기 위한 타이밍 시퀀스를 결정하는 단계 - 상기 멀티-레벨 신호를 생성하는 단계는 타이밍 시퀀스에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  19. 제 17 항에 있어서,
    상기 식별된 출력에 적어도 부분적으로 기초하여 상기 드라이버의 상기 제 1 스위칭 구성요소 및 상기 제 2 스위칭 구성요소에 대한 게이트 전압을 결정하는 단계 - 상기 멀티-레벨 신호를 생성하는 단계는 상기 게이트 전압에 적어도 부분적으로 기초함 - 를 더 포함하는, 방법.
  20. 전자 메모리 장치로서,
    풀업 회로 및 풀다운 회로를 갖는 드라이버 - 상기 풀업 회로는 제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 상기 제 1 게이트 극성과 다른 제 2 게이트 극성을 갖는 제 2 스위칭 구성요소를 포함하고, 상기 풀다운 회로는 상기 제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 상기 제 2 게이트 극성을 갖는 제 4 스위칭 구성요소를 포함함 - ; 및
    메모리 셀들의 어레이를 포함하며, 상기 메모리셀들의 어레이는:
    메모리 셀들의 어레이로부터 판독될 복수의 정보 비트를 식별하도록 구성되고;
    드라이버의 풀업 회로 및 풀다운 회로를 사용하여 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하도록 구성되며; 그리고,
    멀티-레벨 신호를 제어기로 전송하도록 구성되는, 전자 메모리 장치.
  21. 장치에 있어서,
    메모리 셀들의 어레이로부터 판독될 복수의 정보 비트를 식별하기 위한 수단;
    제 1 게이트 극성을 갖는 제 1 스위칭 구성요소 및 제 1 게이트 극성과는 다른 제 2 게이트 극성을 가진 제 2 스위칭 구성요소를 포함하는 풀업 회로를 갖는 드라이버를 사용하여 상기 복수의 정보 비트에 적어도 부분적으로 기초하여 적어도 3 개의 레벨을 갖는 제 1 변조 방식을 사용하여 변조된 멀티-레벨 신호를 생성하기 위한 수단; 및
    상기 멀티-레벨 신호를 메모리 디바이스의 제어기로 전송하기 위한 수단을 포함하는, 장치.
  22. 제 21 항에 있어서, 상기 드라이버는 상기 제 1 게이트 극성을 갖는 제 3 스위칭 구성요소 및 상기 제 2 게이트 극성을 갖는 제 4 스위칭 구성요소를 포함하는 풀다운 회로를 포함하는, 장치.
  23. 제 22 항에 있어서, 상기 멀티-레벨 신호를 생성하기 위한 수단은:
    제 1 시간 주기 동안 상기 제 1 스위칭 구성요소를 활성화시키기 위한 수단; 및
    상기 제 1 시간 주기와 겹치는 제 2 시간 주기 동안 상기 제 2 스위칭 구성요소를 활성화시키기 위한 수단을 더 포함하는, 장치.
  24. 제 22 항에 있어서, 상기 멀티-레벨 신호를 생성하기 위한 수단은:
    제 3 시간 주기 동안 제 3 스위칭 구성요소를 활성화시키기 위한 수단; 및
    상기 제 3 시간 주기와 겹치는 제 4 시간 주기 동안 상기 제 4 스위칭 구성요소를 활성화시키기 위한 수단을 더 포함하는, 장치.
  25. 제 22 항에 있어서,
    상기 제 1 스위칭 구성요소 및 제 2 스위칭 구성요소를 사용하여 상기 제 1, 제 2, 제 3 및 제 4 스위칭 구성요소의 출력 전압에 대해 선형 출력 전류를 생성하기 위한 수단을 더 포함하는, 장치.
  26. 제 22 항에 있어서,
    제 1 스위칭 구성요소 및 제 3 스위칭 구성요소는 pmos 트랜지스터이고;
    제 2 스위칭 구성요소 및 제 4 스위칭 구성요소는 nmos 트랜지스터인, 장치.
  27. 제 21 항에 있어서,
    상기 복수의 정보 비트들에 적어도 부분적으로 기초하여 상기 멀티-레벨 신호의 출력을 식별하기 위한 수단 - 상기 멀티-레벨 신호를 생성하는 단계는 상기 식별된 출력에 적어도 부분적으로 기초함 - 을 더 포함하는, 장치.
  28. 제 27 항에 있어서,
    식별된 출력에 적어도 부분적으로 기초하여 드라이버의 풀업 회로 및 풀다운 회로를 활성화시키기 위한 타이밍 시퀀스를 결정하기 위한 수단 - 상기 멀티-레벨 신호를 생성하는 단계는 타이밍 시퀀스에 적어도 부분적으로 기초함 - 을 더 포함하는, 장치.
  29. 제 27 항에 있어서,
    상기 식별된 출력에 적어도 부분적으로 기초하여 상기 드라이버의 상기 제 1 스위칭 구성요소 및 상기 제 2 스위칭 구성요소에 대한 게이트 전압을 결정하기 위한 수단 - 상기 멀티-레벨 신호를 생성하는 단계는 상기 게이트 전압에 적어도 부분적으로 기초함 - 을 더 포함하는, 장치.
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