TW202011389A - 用以改良一多位階信號之位階之間的均勻性之設備及方法 - Google Patents

用以改良一多位階信號之位階之間的均勻性之設備及方法 Download PDF

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Abstract

本發明描述用於改良一多位階信號之位階之間的均勻性之方法、系統及裝置。本文中提供用以統一使用多位階發信傳輸之資料之間的垂直對準之技術。此多位階發信可經組態以在一記憶體控制器之一單一時脈循環期間擷取所傳輸資料。多位階發信方案之一實例可為脈衝振幅調變(PAM)。該多位階信號之各獨有符號可經組態以表示複數個資料位元。

Description

用以改良一多位階信號之位階之間的均勻性之設備及方法
技術領域係關於用以垂直對準多位階胞元之方法。
下文大體上係關於操作一記憶體陣列且更特定言之係關於垂直對準一多位階信號之符號。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似物。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置具有兩個狀態，其等通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子裝置之一組件可讀取或感測記憶體裝置中之經儲存狀態。為儲存資訊，電子裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在多種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等。記憶體裝置可為揮發性或非揮發性。非揮發性記憶體(例如，FeRAM)可甚至在無一外部電源的情況下維持其等所儲存邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可隨時間丟失其等所儲存狀態，除非其等由一外部電源週期性再新。FeRAM可使用類似於揮發性記憶體之裝置架構，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性質。因此，相較於其他非揮發性及揮發性記憶體裝置，FeRAM裝置可具有改良效能。
一般言之，改良記憶體裝置可包含增加記憶體胞元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、減小功率消耗或減小製造成本以及其他度量。
本發明揭示一種用以改良一多位階信號之位階之間的均勻性之設備，其包括：一多支路驅動器，其包括第一複數個支路及第二複數個支路，其中該第一複數個支路經組態以輸出包含至少一個位元之第一資料且該第二複數個支路經組態以輸出包含至少一個位元之第二資料，其中該第一複數個支路與具有一第一量值之一第一位元相關聯且該第二複數個支路與具有一第二量值之一第二位元相關聯，其中該第一量值大於該第二量值；一控制器，其與該多支路驅動器耦合，該控制器經組態以判定該第一資料與該第二資料之間的一時序偏移；及一第一延遲組件，其與該多支路驅動器之該第一複數個支路耦合，該第一延遲組件經組態以至少部分基於該時序偏移調整該第一資料之一時序輸出。
本發明揭示一種用以改良一多位階信號之位階之間的均勻性之方法，其包括：判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移，其中該多個信號位階至少部分基於自該多支路驅動器之一第一支路輸出之第一資料及自該多支路驅動器之一第二支路輸出之第二資料，其中該第一資料及該第二資料之各者包含至少一個位元，其中該第一複數個支路與具有一第一量值之一第一位元相關聯且該第二複數個支路與具有一第二量值之一第二位元相關聯，其中該第一量值大於該第二量值；至少部分基於該所判定時序偏移起始該第一資料之一時序輸出之一調整，相對於該第二資料之一時序輸出調整該第一資料之該時序輸出；及至少部分基於該第一資料之該經調整時序輸出接收自該傳輸器輸出之該多個信號位階之各者。
本發明揭示一種用以改良一多位階信號之位階之間的均勻性之設備，其包括：一多支路驅動器，其包括一第一支路及一第二支路，其中該第一支路經組態以輸出包含至少一個位元之第一資料且該第二支路經組態以輸出包含至少一個位元之第二資料，其中該第一複數個支路與具有一第一量值之一第一位元相關聯且該第二複數個支路與具有一第二量值之一第二位元相關聯，其中該第一量值大於該第二量值；一第一延遲組件，其與該多支路驅動器之該第一支路耦合；及一控制器，其經組態以：判定該所傳輸多個信號位階之各者之一時序偏移；至少部分基於該所判定時序偏移藉由該第一延遲組件起始該第一資料之一時序輸出之一調整；及至少部分基於該經調整時序輸出接收該所傳輸多個信號位階之各者。
本發明揭示一種用以改良一多位階信號之位階之間的均勻性之設備，其包括：用於判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移之構件，其中該多個信號位階至少部分基於自該多支路驅動器之一第一支路輸出之第一資料及自該多支路驅動器之一第二支路輸出之第二資料，其中該第一資料及該第二資料之各者包含至少一個位元，其中該第一複數個支路與具有一第一量值之一第一位元相關聯且該第二複數個支路與具有一第二量值之一第二位元相關聯，其中該第一量值大於該第二量值；用於至少部分基於該所判定時序偏移起始該第一資料之一時序輸出之一調整之構件，相對於該第二資料之一時序輸出調整該第一資料之該時序輸出；及用於至少部分基於該第一資料之該經調整時序輸出接收自該傳輸器輸出之該多個信號位階之各者之構件。
本專利申請案主張由Hollis等人於2018年1月12日申請之標題為「METHOD TO VERTICALLY ALIGN MULTI-LEVEL CELLS」之美國申請案第15/870,502號之優先權，該案主張由Hollis等人於2017年8月7日申請之標題為「METHOD TO VERTICALLY ALIGN MULTI-LEVEL CELLS」之美國臨時專利申請案第62/542,182號之權利且讓渡給其受讓人，且以引用的方式明確併入本文中。
一些記憶體裝置可使用多位階發信跨一記憶體裝置中之較大數目個通道傳送資料。此多位階發信可經組態以增加一資料傳送速率而不增加資料傳送頻率及/或所傳達資料之一傳輸功率。一多位階發信方案之一實例可為脈衝振幅調變(PAM)，其中多位階信號之獨有符號可經組態以表示複數個資料位元。
在PAM (例如，PAM4、PAM8等)發信方案中，所傳輸資料之間可存在一時序偏移。例如，時序偏移可導致電壓容限之一降級且可導致一給定時脈循環期間的未擷取資料。因此，可期望垂直對準資料以便在一單一時脈循環內擷取資料。在一些實例中，校準自多支路驅動器傳輸之信號之時序輸出可導致更均勻垂直對準。為校準時序輸出，可例如藉由一記憶體控制器接收及分析自驅動器輸出之資料。在分析資料信號時，可判定資料之時序之一偏移。此時序偏移可對應於所傳輸資料之垂直對準。在判定時序偏移之後，例如可實施一延遲組件以調整由多支路驅動器輸出之一或多個資料串流之時序。此調整(例如，一校準)可導致所接收資料之更均勻垂直對準。
下文在一記憶體裝置之內容背景中進一步描述上文介紹之本發明之特徵。接著，針對支援垂直對準一多位階信號之符號之一記憶體裝置描述特定實例。本發明之此等及其他特徵進一步藉由與垂直對準一多位階信號之符號相關之設備圖、系統圖及流程圖繪示且參考其等加以描述。
圖1繪示根據本發明之各種實例之一例示性記憶體子系統100。記憶體子系統100亦可稱為一電子記憶體設備。記憶體子系統100可經組態以利用多位階發信以在記憶體子系統100之各種組件之間傳達資料。多位階發信之一些實例可包含PAM發信，諸如PAM4發信、PAM8發信等。記憶體子系統100可包含一記憶體胞元陣列105、一控制器110、複數個通道115、發信介面120、其他組件或其等之一組合。
一記憶體子系統100可使用多位階發信以增加使用一給定頻率資源頻寬傳輸之一資訊量。在二進位發信中，一信號之兩個符號(例如，兩個電壓位準)用於表示至多兩個邏輯狀態(例如，邏輯狀態「0」或邏輯狀態「1」)。在多位階發信中，一較大符號庫可用於表示資料。各符號可表示兩個以上邏輯狀態(例如，具有多個位元之邏輯狀態)。例如，若信號能夠具有四個獨有符號，則信號可用於表示至多四個邏輯狀態(例如，「00」、「01」、「10」及「11」)。因此，可將多個資料位元壓縮成一單一符號，藉此增加使用一給定頻寬傳達之資料量。
在多位階發信之一些情況中，信號之振幅可用於產生不同符號。例如，一第一振幅位階可表示「00」，一第二振幅位階可表示「01」，一第三振幅位階可表示「10」，且一第四振幅位階可表示「11」。一些多位階發信方案之一個缺點係符號可由小於二進位發信方案中之符號的一電壓分離。較小電壓分離可使多位階發信方案更易具有由雜訊或其他態樣引起之錯誤。然而，可藉由增加一所傳輸信號之一峰值對峰值傳輸功率而擴展多位階發信方案中之符號之電壓分離。然而，在一些狀況中，峰值對峰值傳輸功率之此一增加可歸因於固定電力供應電壓、固定信號功率要求或其他因素而係不可行或困難的。因此，為實施多位階發信，在與二進位發信方案相比時，一傳輸器可利用更多電力及/或一接收器可易具有一增加錯誤率。
一多位階信號(有時稱為一多符號信號)可為使用包含三個或三個以上獨有符號以表示資料(例如，一或多個資料位元)之一調變方案調變之一信號。多位階信號可為使用一調變方案調變之一M進位信號之一實例，其中M大於或等於3，其中M表示調變方案中可行之獨有符號、位階或條件之數目。在一些例項中，一多位階信號或一多位階調變方案可稱為一非二進位信號或非二進位調變方案。與一多位階信號相關之多位階(或M進位)調變方案之實例可包含(但不限於)脈衝振幅調變(例如，PAM4、PAM8)、正交振幅調變(QAM)、正交相移鍵控(QPSK)及/或其他。
二進位級信號(有時稱為二進位符號信號)可為使用一調變方案調變之一信號，其包含兩個獨有符號以表示一個資料位元。二進位級信號可為一M進位調變方案之一實例，其中M小於或等於2。與二進位級信號相關之二進位級調變方案之實例包含(但不限於)不歸零(NRZ)、單極編碼、雙極編碼、曼徹斯特編碼、PAM2及/或其他。
記憶體胞元陣列105之各記憶體胞元可程式化以儲存不同狀態。例如，各記憶體胞元可程式化以儲存兩個或兩個以上邏輯狀態(例如，一邏輯「0」、一邏輯「1」、一邏輯「00」、一邏輯「01」、一邏輯「10」、一邏輯「11」等)。一記憶體胞元可將表示可程式化狀態之一電荷儲存於一電容器中；例如，一帶電及不帶電電容器可分別表示兩個邏輯狀態。記憶體胞元陣列105之記憶體胞元可使用任何數目個儲存媒體，包含DRAM、FeRAM、PCM或其他類型之記憶體胞元。一DRAM記憶體胞元可包含具有作為絕緣材料之一介電材料之一電容器。例如，介電材料可具有線性或順電電極化性質且一鐵電記憶體胞元可包含具有作為絕緣材料之一鐵電材料之一電容器。在其中儲存媒體包含FeRAM之例項中，一鐵電電容器之不同電荷位準可表示不同邏輯狀態。
記憶體胞元陣列105可為或包含三維(3D)陣列，其中多個二維(2D)陣列或多個記憶體胞元彼此疊置。與2D陣列相比，此一組態可增加可形成於一單一晶粒或基板上之記憶體胞元之數目。繼而，此可減小生產成本或增加記憶體陣列之效能或兩者。陣列之各層級可經對準或定位，使得記憶體胞元可跨各層級近似彼此對準，從而形成一記憶體胞元堆疊。
在一些實例中，記憶體胞元陣列105可包含一記憶體胞元、一字線、一數位線及一感測組件。在一些實例中，記憶體胞元陣列105可包含一板極線(例如，在FeRAM之情況中)。記憶體胞元陣列105之一記憶體胞元可包含一選擇組件及一邏輯儲存組件，諸如包含一第一板極、一胞元板極、一第二板極及一胞元底部之電容器。胞元板極及胞元底部可透過定位於其等之間的一絕緣材料(例如，介電、鐵電或PCM材料)電容性地耦合。
可使用字線、數位線及/或板極線之各種組合(例如，在一讀取操作、寫入操作或其他操作期間)存取記憶體胞元陣列105之記憶體胞元。在一些情況中，一些記憶體胞元可與其他記憶體胞元共用存取線(例如，數位線、字線、板極線)。例如，一相同行中之記憶體胞元可共用一數位線，一相同列中之記憶體胞元可共用一字線，且一相同區段、塊、層疊或多個層疊中之記憶體胞元可共用一板極線。如上文描述，可藉由使記憶體胞元之電容器充電或放電而儲存各種狀態。
可藉由操作各種元件而讀取或感測記憶體胞元之電容器之所儲存狀態。電容器可與一數位線電子通信。電容器可在撤銷啟動選擇組件時與數位線隔離，且電容器可在(例如，藉由字線)啟動選擇組件時連接至數位線。啟動選擇組件可稱為選擇一記憶體胞元。在一些情況中，選擇組件可為一電晶體且其操作可藉由施加一電壓至電晶體閘極而加以控制，其中電壓量值大於電晶體之臨限量值。字線可啟動選擇組件；例如，施加至一字線之一電晶體閘極之一電壓可連接一記憶體胞元之一電容器與一數位線。
在一些實例中，一數位線之電壓改變可取決於其本質電容。即，隨著電荷流動通過數位線，某有限電荷可儲存於數位線中且所得電壓取決於本質電容。本質電容可取決於實體特性，包含數位線之尺寸。數位線可連接記憶體胞元陣列105之許多記憶體胞元，故數位線可具有導致一不可忽略電容(例如，約幾皮法拉(pF))之一長度。接著，可由一感測組件比較數位線之所得電壓與一參考電壓(例如，一參考線之一電壓)，以便判定記憶體胞元中之所儲存邏輯狀態。可使用其他感測程序。
感測組件可包含各種電晶體或放大器以偵測及放大一信號差，此可稱為鎖存。感測組件可包含一感測放大器，其接收及比較數位線之電壓與一參考線(其可為一參考電壓)。可基於比較將感測放大器輸出驅動至更高(例如，正)或更低(例如，負或接地)供應電壓。例如，若數位線具有高於參考線之一電壓，則可將感測放大器輸出驅動至一正供應電壓。
在一些情況中，感測放大器可將數位線驅動至供應電壓。感測組件接著可鎖存感測放大器之輸出及/或數位線之電壓，其可用於判定記憶體胞元中之所儲存狀態(例如，邏輯「1」)。替代地，例如，若數位線具有高於參考線之一電壓，則可將感測放大器輸出驅動至一負或接地電壓。感測組件可類似地鎖存感測放大器輸出以判定記憶體胞元中之所儲存狀態(例如，邏輯「0」)。可接著例如透過一行解碼器輸出記憶體胞元之鎖存邏輯狀態。
為寫入一記憶體胞元，可跨記憶體胞元之電容器施加一電壓。可使用各種方法寫入一記憶體胞元。在一個實例中，可透過一字線啟動選擇組件，以便將電容器電連接至數位線。可藉由控制胞元板極(例如，透過一板極線)及胞元底部(例如，透過一數位線)之電壓而跨電容器施加一電壓。為寫入一邏輯「0」，胞元板極可為高(例如，一電壓位準可增加而高於一預定電壓(其係一「高」電壓))。即，可將一正電壓施加至板極線，且胞元底部可為低(例如，虛擬接地或施加一負電壓至數位線)。可執行相反程序以寫入一邏輯「1」，其中胞元板極可為低且胞元底部可為高。
控制器110可透過各種組件(例如，列解碼器、行解碼器及感測組件)控制記憶體胞元陣列105中之記憶體胞元之操作(例如，讀取、寫入、重新寫入、再新、放電等)。在一些情況中，列解碼器、行解碼器及感測組件之一或多者可與控制器110共置。控制器110可產生列及行位址信號，以便啟動所要字線及數位線。在其他實例中，控制器110可產生及控制在記憶體子系統100之操作期間使用之各種電壓或電流。例如，控制器110可在存取一或多個記憶體胞元之後將放電電壓施加至一字線或數位線。一般言之，本文中論述之一經施加電壓或電流之振幅、形狀或持續時間可經調整或變化且可針對操作記憶體子系統100時論述之各種操作而不同。此外，可同時存取記憶體胞元陣列105內之一個、多個或全部記憶體胞元。例如，可在一重設操作期間同時存取記憶體胞元陣列105之多個記憶體胞元或全部記憶體胞元，其中多個記憶體胞元或全部記憶體胞元可設定為一單一邏輯狀態(例如，邏輯「0」)。
複數個通道115之各者可經組態以耦合記憶體胞元陣列105與控制器110。在一些實例中，複數個通道115之各者可稱為複數個支路。在其他實例中，複數個通道之各者可稱為一第一支路群組或一第二支路群組。在一些記憶體裝置中，可藉由跨複數個通道115傳送之資料速率限制記憶體裝置與一主機裝置(例如，一個人電腦或其他計算裝置)之間的資料傳送速率。在一些實例中，記憶體子系統100可包含較大數目個高電阻通道。藉由增加通道數目，可增加記憶體子系統100中傳送之資料量而不增加資料傳送速率。在一些實例中，複數個通道115可稱為一寬系統介面。複數個通道115之各者可為定位於記憶體胞元陣列105與控制器110之間的一內插器之部分。在一些實例中，通道115之一或多者可為單向的，且在其他實例中，通道115之一或多者可為雙向的。
在一些實例中，至少一些(且在一些情況中，各)發信介面120可產生及/或解碼使用複數個通道115傳達之信號。一發信介面120可相關聯於與複數個通道115耦合之各組件。發信介面120可經組態以產生及/或解碼多位階信號、二進位信號或兩者(例如，同時)。各發信介面120可包含一驅動器125及一接收器130。在一些實例中，各驅動器125可稱為一多支路驅動器。
各驅動器125可經組態以基於包含多個位元之一邏輯狀態產生一多位階信號。例如，驅動器125可使用PAM4發信技術(或其他類型之多位階發信技術)以產生具有對應於該邏輯狀態之一振幅之一信號。驅動器125可經組態以使用一單一輸入線接收資料。在一些情況中，驅動器125可包含用於一第一資料位元(例如，最高有效位元)之一第一輸入線、用於一第二資料位元(例如，最低有效位元)之一第二輸入線。在一些情境中，驅動器125可經組態以產生二進位級信號(例如，一NRZ信號)。在一些情況中，驅動器125可使用單端發信以產生多位階信號。在此等情況中，可在不具有一互補組件的情況下傳輸多位階信號。
在一些情況中，各驅動器125可稱為一多支路驅動器125。各多支路驅動器125可包含經組態以輸出包含至少一個位元之第一資料之第一複數個支路。在其他實例中，各多支路驅動器可包含經組態以輸出包含至少一個位元之第二資料之第二複數個支路。在其他實例中，第一資料及第二資料之各者可包含多個資料位元。
另外或替代地，例如，各多支路驅動器125可與一記憶體控制器110耦合。在一些實例中，記憶體控制器110可經組態以判定第一輸出資料與第二輸出資料之間的一時序偏移。換言之，第一資料及第二資料之各者之傳輸可錯位。因此，記憶體控制器110可判定第一資料與第二資料之間的錯位。
各接收器130可經組態以判定由使用複數個通道115接收之多位階信號之一符號表示之一邏輯狀態。在一些情況中，接收器130可判定所接收多位階信號之一振幅。基於所判定振幅，接收器130可判定由多位階信號表示之邏輯狀態。接收器130可經組態以使用一單一輸出線輸出資料。
在一些情況中，接收器130可包含用於一第一資料位元(例如，最高有效位元)之一第一輸出線、用於一第二資料位元(例如，最低有效位元)之一第二輸出線。在一些境況中，接收器130可經組態以解碼二進位級信號(例如，一NRZ信號)。例如，接收器130之各者可經由複數個通道115與一傳輸器(未繪示)耦合。通道115之各者可經組態以輸出包含至少一個位元之資料，且控制器110可經組態以判定第一資料與第二資料之間的一時序偏移。複數個電阻組件(未單獨繪示)可與第一複數個及第二複數個支路之至少一者電子通信。另外或替代地，例如，一第一延遲組件可與第一複數個支路耦合且可經組態以至少部分基於時序偏移調整第一資料之時序輸出。在一些實例中，可預校準(例如，在製造期間校準)時序調整。在一些實例中，可藉由記憶體控制器110現場計算時序調整。在其他實例中，一第二延遲組件可與第二複數個支路耦合且可經組態以至少部分基於時序偏移調整第二資料之時序輸出。
在一些情況中，發信介面120之各者可經組態以選擇性地產生及/或解碼不同類型之信號(例如，NRZ信號、PAM4信號、PAM8信號等)。可基於記憶體子系統100之操作環境使用不同類型之信號。例如，二進位發信可使用少於多位階發信之功率且可在功率消耗驅動效能考量時使用。可用於判定應使用哪種類型之發信之其他效能因素可包含時脈考量、資料選通(DQS)考量、電路能力、頻寬考量、抖動考量或其組合。在一些情況中，控制器110可經組態以選擇信號類型，且發信介面120可經組態以基於自控制器110接收之指令實施選擇。在一些情況中，發信介面120之各者可經組態以實施編碼功能，諸如錯誤偵測程序、錯誤校正程序、資料匯流排反轉程序或其組合。
在一些情況中，發信介面120可經組態以同時傳達多位階信號及二進位信號。在此等情況中，一發信介面120可包含一組以上驅動器125及接收器130。例如，一發信介面120可經組態以使用一第一組通道115使用二進位級信號傳達一第一組資料(例如，一控制信號)，同時使用一第二組通道115使用一多位階信號傳達一第二組資料(例如，使用者資訊)。
圖2繪示根據本發明之各種實施例之表示一多位階信號之一眼圖200之一實例。眼圖200可用於指示高速傳輸中之信號品質且可表示一信號之四個符號(例如，「00」、「01」、「10」或「11」)。在一些實例中，四個符號之各者可由不同電壓振幅(例如，振幅205-a、205-b、205-c、205-d)表示。在其他實例中，眼圖200可表示一PAM4信號，其可用於在一記憶體裝置(例如，如參考圖1描述之記憶體子系統100)中傳達資料。眼圖200可用於提供信號完整性之健康狀況之一視覺指示且可指示資料信號之雜訊容限。雜訊容限可例如係指信號超過振幅205之理想邊界之量。
為產生眼圖200，一示波器或其他計算裝置可根據一取樣週期210 (例如，一單位時間間隔或一位元週期)對一數位信號取樣。取樣週期210可由與所量測信號之傳輸相關聯之一時脈定義。在一些實例中，示波器或其他計算裝置可在取樣週期210期間量測信號之電壓位準以形成一跡線215。雜訊及其他因素可導致從自一組理想階梯函數導出之信號量測之跡線215。藉由疊對複數個跡線215，可判定關於所量測信號之各種特性。例如，眼圖200可用於識別一通信信號之數個特性，諸如抖動、串擾、電磁干擾(EMI)、信號損耗、信雜比(SNR)、其他特性或其等之組合。閉眼可指示一雜訊及/或不可預測信號或其他問題。
在一些實例中，眼圖200可指示一寬度220。眼圖200中之一眼之寬度220可用於指示所量測信號之一時序同步或所量測信號之抖動效應。在一些實例中，比較寬度220與取樣週期210可提供所量測信號之一SNR量測。一眼圖中之各眼可基於所量測信號之特性而具有一獨有寬度。各種編碼及解碼技術可用於修改所量測信號之寬度220。
在其他實例中，眼圖200可指示用於判定由所量測信號之一符號表示之一邏輯狀態之值的一取樣時間225 (例如，一理想取樣時間)。例如，判定所量測信號之取樣資料之一正確時間(例如，時序同步)對於最小化信號偵測中之錯誤率可為重要的。例如，若一計算裝置在一轉變時間(例如，一上升時間230或一下降時間235)期間對一信號取樣，則可由解碼器將錯誤引入至由信號之一符號表示之資料中。各種編碼及解碼技術可用於修改所量測信號之理想取樣時間225。
眼圖200可用於識別自一第一振幅205轉變至一第二振幅205之一上升時間230及/或一下降時間235。跡線215在上升時間230或下降時間235期間的斜率可指示信號對時序錯誤之敏感度及其他態樣。例如，跡線215之斜率愈陡(例如，上升時間230及/或下降時間235愈小)，振幅205之間的轉變愈理想。各種編碼及解碼技術可用於修改所量測信號之上升時間230及/或下降時間235。
如上文論述，一記憶體裝置(例如，如參考圖1描述之記憶體子系統100)可包含一多支路驅動器(例如，如參考圖1描述之多支路驅動器125)，該多支路驅動器包含經組態以輸出包含至少一個位元之第一資料之第一複數個支路(例如，如參考圖1描述之通道115)及經組態以輸出包含一個位元之第二資料之第二複數個支路(例如，如參考圖1描述之通道115)。在一些實例中，第一複數個支路可與具有一第一量值之一第一位元相關聯且第二複數個支路可與具有一第二量值之一第二位元相關聯。在一些實例中，第一量值可大於第二量值。另外或替代地，例如，一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)及/或一傳輸器可與該多支路驅動器耦合。該傳輸器可經組態以傳輸第一資料及第二資料之各者。
所傳輸第一資料及第二資料之各者可具有一不同上升時間230或下降時間235。一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)可判定可對應於第一資料及第二資料之上升時間230及/或下降時間235之間的一差異(例如，一偏移)。換言之，例如，一記憶體控制器可判定第一資料與第二資料之間的一時序偏移。此時序偏移亦可稱為一垂直時序偏移。在一些實例中，一第一延遲組件可與該多支路驅動器之第一複數個支路耦合，且可經組態以至少部分基於該時序偏移調整第一資料之一時序輸出。在其他實例中，一第二延遲組件可與該多支路驅動器之第二複數個支路耦合，且可經組態以至少部分基於該時序偏移調整第二資料之一時序輸出。在其他實例中，一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)可判定所傳輸多個信號位階之各者之一時序偏移且可根據該控制器之一時脈循環起始第一資料之一時序輸出之一調整。在一些實例中，調整可至少部分基於所判定時序偏移。
在一些實例中，眼圖200可用於識別所量測信號中之抖動240之一量。抖動240可係指由上升及下降時間之一錯位導致之一時序錯誤。當一上升邊緣或下降邊緣在與由資料時脈定義之一理想時間不同之一時間發生時發生抖動240。抖動240可由信號反射、符號間干擾、串擾、程序-電壓-溫度(PVT)變化、隨機抖動、加成性雜訊或其等之組合引起。各種編碼及解碼技術可用於修改所量測信號之抖動240。在一些情況中，各信號位階或各眼睛之抖動240可不同。
在其他實例中，眼圖200可指示一眼開口(eye opening) 245，其可表示各種振幅205之間的一峰值對峰值電壓差。眼睛開口245可與用於區分所量測信號之不同振幅205之一電壓容限相關。容限愈小，可愈難以區分鄰近振幅，且可歸因於雜訊而引入更多錯誤。在一些情況中，信號之一接收器(例如，如參考圖1描述之接收器130)可比較信號與定位於各種振幅205之間的一或多個臨限值電壓。在其他情況中，眼開口245愈大，雜訊將導致錯誤地滿足一或多個電壓臨限值之可能性愈小。眼開口245可用於指示所量測信號中之加成性雜訊之一量，且可用於判定所量測信號之一SNR。各種編碼及解碼技術可用於修改所量測信號之眼開口245。在一些情況中，各眼之眼開口245可不同。在此等情況中，多位階信號之眼可不相同。
在其他實例中，眼圖200可指示失真250。失真250可表示歸因於信號路徑中之雜訊或中斷的所量測信號之過衝及/或下衝。隨著一信號自一舊振幅(例如，一振幅205-c)安定至一新振幅(例如，振幅205-b)中，信號可超越及/或低於新振幅位階。在一些實例中，失真250可由此過衝及/或下衝引起，且可由信號中之加成性雜訊或信號路徑中之中斷引起。一眼圖中之各眼可基於所量測信號之特性而具有一獨有開口。各種編碼及解碼技術可用於修改所量測信號之失真250。在一些情況中，各信號位階或各眼之失真250可不同。
圖2中展示之眼圖200之特性之位置僅為闡釋性目的。諸如寬度220、取樣時間225、上升時間230、下降時間235、抖動240、眼開口245及/或失真250之特性可在圖2中未明確指示之眼圖200之其他部分中出現。
圖3繪示根據本發明之各種實施例之一多支路驅動器300之一實例。多支路驅動器300可經組態以基於一或多個資料位元產生一多位階信號或二進位信號。多支路驅動器300可為如參考圖1描述之驅動器125之一實例。多支路驅動器300可包含一上拉電路305及一下拉電路310。多支路驅動器300可經組態以基於自記憶體核心325接收之一邏輯狀態將一信號320輸出至複數個通道(例如，參考圖1描述之通道115)。在一些實例中，多支路驅動器300可與記憶體核心325耦合，其可為如參考圖1描述之記憶體胞元陣列105之一實例。在其他實例中，記憶體核心325可與一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)耦合。
在一些實例中，多支路驅動器300可基於自記憶體核心325接收之資料而操作。例如，一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)可將一指示發送至記憶體核心325以識別待傳輸至一記憶體裝置之另一組件之資料。在一些實例中，經識別資料可包含一或多個資訊位元。在其他實例中，多支路驅動器300或記憶體控制器可基於經識別資料識別一所要振幅位階。多支路驅動器300或記憶體控制器可識別多支路驅動器300之輸出信號320之一當前振幅位階，且在一些實例中，多支路驅動器300或記憶體控制器可判定用於使上拉電路305及/或下拉電路310自輸出信號320之當前振幅位階轉變至所要振幅位階之一組指令。另外或替代地，例如，指令可包含閘極電壓之特性(例如，閘極電壓之振幅、閘極電壓之時序及/或閘極電壓啟動之型樣)以應用至將多支路驅動器300之一輸出耦合至兩個或兩個以上電壓源之一或多個切換組件。指令可經組態以導致輸出信號320「上拉」或「下拉」至所要振幅位階。
在一些實例中，記憶體核心325可與一FIFO組件330耦合。在一些實例中，FIFO組件330可稱為緩衝器330。例如，自記憶體核心325傳輸之資料可透過FIFO組件330路由。FIFO組件330可例如組織及/或操縱自記憶體核心325傳輸之資料。在一些實例中，FIFO組件330可根據時間及優先順序操縱及/或組織資料。因此，FIFO組件330可在一先到先服務基礎上處理資料。在一些實例中，FIFO組件330可利用相同於與多支路驅動器300耦合之一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)之一時脈。在其他實例中，FIFO組件330可利用單獨時脈進行讀取及寫入操作。
在一些實例中，FIFO組件330可至少部分基於緩衝器之一大小調整如參考圖1描述之第一資料及第二資料之一時序輸出。在一些實例中，FIFO組件330可促進資料傳送至一多支路驅動器之第一複數個支路或第二複數個支路。例如，FIFO組件330可透過第一複數個支路路由第一資料且透過第二複數個支路路由第二資料以調整第一資料及第二資料之一時序輸出。在其他實例中，FIFO組件330可透過第二複數個支路路由第一資料且透過第一複數個支路路由第二資料以調整第一資料及第二資料之一時序輸出。
在其他實例中，自記憶體核心325傳輸且通過FIFO組件330之資料可經由多工器335進行多工化。多工器335可與記憶體核心325及FIFO組件330兩者耦合。在一些實例中，多工器335可稱為MUX 335且可選擇自FIFO組件330接收之若干輸入信號之一者。在選擇一輸入信號之後，多工器335可將信號轉遞至預驅動器340。例如，預驅動器340可與多工器335耦合且可利用一偏壓電路以產生一低功率信號。在一些實例中，經由預驅動器340產生之信號可傳輸至上拉電路305及/或下拉電路310。
上拉電路305可經組態以將多支路驅動器300之一輸出信號320自一第一振幅偏壓至大於第一振幅之一第二振幅。在一些實例中，上拉電路305可稱為一上拉電晶體305且可為或包含一電晶體。在一些情況中，電晶體可為一PMOS電晶體或一NMOS電晶體。例如，若輸出信號320處於如參考圖2描述之一第一振幅205-b，則上拉電路305可用於將輸出信號320轉變至振幅位階205-c或205-d之任一者。可使用一或多個切換組件(例如，一電晶體)耦合上拉電路305與一第一電壓源。第一電壓源可具有大於與下拉電路310相關聯之一第二電壓源之一電壓。
下拉電路310可經組態以將多支路驅動器300之一輸出信號320自一第一振幅偏壓至小於第一振幅之一第二振幅。在一些實例中，下拉電路310可稱為一下拉電晶體310且可為或可包含一電晶體。在一些情況中，電晶體可為一PMOS電晶體或一NMOS電晶體。例如，若輸出信號320具有如參考圖2描述之一第一振幅205-b，則下拉電路310可用於將輸出信號320轉變至振幅位階205-a。可使用一或多個切換組件(例如，一電晶體)耦合下拉電路310與一第二電壓源。第二電壓源可具有小於與上拉電路305相關聯之第一電壓源之一電壓。在一些情況中，下拉電路310選擇性地耦合多支路驅動器300之輸出與一接地或虛擬接地。另外或替代地，例如，上拉電路305及下拉電路310之組合可稱為輸出驅動器315。
在一些情況中，上拉電路305及/或下拉電路310之設計可影響如由一眼圖(例如，如參考圖2描述之眼圖200)表示之輸出信號320之各種特性。例如，上拉電路305及/或下拉電路310之設計可影響眼寬(例如，如參考圖2描述之寬度220)、眼開口(例如，如參考圖2描述之開口245)、失真(例如，如參考圖2描述之失真250)、抖動(例如，如參考圖2描述之抖動240)、(若干)振幅之位置、其他特性或其等之組合。在一些實例中，藉由上拉電路305及/或下拉電路310執行經起始調整。此調整可導致較大、更均勻眼開口(例如，如參考圖2描述之眼開口245)。
在一些情況中，多支路驅動器300可經組態以選擇性地產生二進位信號(例如，NRZ發信)或多位階信號(例如，PAM4或PAM8)。在其他實例中，多支路驅動器300可經組態以調整多支路驅動器300之輸出信號320之一傳輸功率。另外或替代地，例如，多支路驅動器300或一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)可經組態以選擇一或多個通道或一或多個通道群組以將輸出信號320傳達至記憶體裝置之另一組件。
圖4a繪示根據本發明之各種實例之一例示性記憶體裝置400-a。記憶體裝置400-a亦可稱為一多支路驅動器400-a且可為如參考圖1描述之驅動器125之一實例。多支路驅動器400-a可經組態以利用多位階發信以在一記憶體裝置(例如，如參考圖1描述之記憶體子系統100)之各種組件之間傳達資料。多支路驅動器400-a可包含FIFO組件330-a、延遲組件405及405-a、多工器410及多工器415、電阻組件430、435及440以及輸出信號320-a。FIFO組件330-a及輸出信號320-a分別可為如參考圖3描述之FIFO組件330及輸出信號320之實例。在其他實例中，多工器410及415可分別接收時脈信號445及450。
如上文描述，多支路驅動器400-a可包含電阻組件430、435及440。電阻組件430及435之各者可與複數個支路420耦合，且電阻組件440可與複數個支路425耦合。另外或替代地，例如，複數個支路425可與額外電阻組件(未繪示)耦合。在一些實例中，複數個支路420可稱為第一複數個支路420且複數個支路425可稱為第二複數個支路425。複數個支路420及425之各者可將資料自一記憶體胞元陣列(例如，如參考圖1描述之記憶體胞元陣列105)輸送至電阻組件430、435及440。在一些情況中，複數個支路420可經組態以自記憶體陣列輸送與一最高有效位元相關聯之資料，且在其他實例中，複數個支路425可經組態以自記憶體陣列輸送與一最低有效位元相關聯之資料。
在一些實例中，多支路驅動器400-a可包含FIFO組件330-a。如上文描述，FIFO組件330-a可與一記憶體胞元陣列(例如，如參考圖1描述之記憶體胞元陣列105)耦合，且可組織及/或操縱自一或多個記憶體胞元傳輸之資料。在一些實例中，FIFO組件330-a可根據時間及優先順序操縱及/或組織資料。因此，FIFO組件330-a可在一先到先服務基礎上處理資料。在一些實例中，FIFO組件330-a可利用相同於可與多支路驅動器400-a耦合之一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)之一時脈。
多支路驅動器400-a可包含多工器410及多工器415。在一些實例中，多工器410可稱為一第一多工器且多工器415可稱為一第二多工器。多工器410及多工器415之各者可與FIFO組件330-a耦合。多工器410及多工器415之各者可例如選擇自FIFO組件330-a接收之若干輸入信號之一者。在選擇一輸入信號之後，多工器410或多工器415之各者可經由第一複數個支路420或第二複數個支路425將信號轉遞至電阻組件430、435或440之任一者。
在一些實例中，電阻組件430、435及440之各者可經組態以輸出資料信號320-a。在一些實例中，輸出資料可經受歸因於多個信號位階輸出之一時序偏移。為作出此一判定，例如，可(例如，藉由如參考圖1描述之接收器130)接收及(例如，藉由如參考圖1描述之記憶體控制器110)比較輸出資料。在一些實例中，當與經由複數個支路425輸送之資料比較時，經由複數個支路420輸送之資料可含有一時序偏移。
在判定一時序偏移之後，可利用一延遲組件405以至少部分基於時序偏移調整第一資料之一時序輸出。在一些實例中，延遲組件405可稱為一可變延遲組件405或一第一延遲組件405。在一些實例中，延遲組件405可定位於一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)與多工器410之間。在一些實例中，一第一延遲組件(例如，延遲組件405)可定位於多工器410與一電阻組件(例如，電阻組件430)之間。在其他實例中，可利用一第二延遲組件(例如，延遲組件405-a)以至少部分基於時序偏移調整第二資料之一時序輸出。在一些實例中，延遲組件405-a可稱為一可變延遲組件405-a或一第二延遲組件405-a。在此等實例中，一第二延遲組件405-a可定位於一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)與多工器415之間。在其他實例中，第二延遲組件405-a可定位於多工器415與一電阻組件(例如，電阻組件440)之間。在任一例項中，可實施延遲組件之一者或兩者以調整第一資料及第二資料之一時序輸出。藉由調整第一資料或第二資料之一者或兩者之時序偏移，可否定輸出資料信號320-a中之任何時序偏移。
在一些實例中，可保證第一資料或第二資料之一時序偏移之一第二調整。隨後，例如，可(例如，藉由如參考圖1描述之記憶體控制器110)重新判定一時序偏移。在一些實例中，延遲組件405可經組態以在判定之後重新調整第一資料之一時序輸出。在其他實例中，第二延遲組件405-a可經組態以在判定之後重新調整第二資料之一時序輸出。
另外或替代地，例如，第一延遲組件405-a及第二延遲組件405-a可彼此獨立地操作或彼此結合地操作。例如，第一延遲組件405可調整第一資料之時序偏移，而第二延遲組件405-a可保持在一非作用狀態中。在其他實例中，第二延遲組件405-a可調整第二資料之時序偏移而第一延遲組件405可保持在一非作用狀態中。在進一步實例中，第一延遲組件405可調整第一資料之時序偏移且第二延遲組件405-a可調整第二資料之時序偏移。
圖4b繪示根據本發明之各種實例之一例示性記憶體裝置400-b。記憶體裝置400-b亦可稱為一多支路驅動器400-b且可為如參考圖1描述之驅動器125之一實例。多支路驅動器400-b可經組態以利用多位階發信以在一記憶體裝置(例如，如參考圖1描述之記憶體子系統100)之各種組件之間傳達資料。多支路驅動器400-b可包含FIFO組件330-b、延遲組件405-b及405-c、多工器410-a及多工器415-a、電阻組件430-a、435-a及440-a以及輸出信號320-b。FIFO組件330-b及輸出信號320-b分別可為如參考圖3描述之FIFO組件330及輸出信號320之實例。在其他實例中，多工器410-a及415-a可分別接收時脈信號445-a及450-a。
如上文描述，多支路驅動器400-b可包含電阻組件430-a、435-a及440-a。電阻組件430-a及435-a之各者可與複數個支路420-a耦合，且電阻組件440-a可與複數個支路425-a耦合。另外或替代地，例如，複數個支路425-a可與額外電阻組件(未繪示)耦合。在一些實例中，複數個支路420-a可稱為第一複數個支路420-a且複數個支路425-a可稱為第二複數個支路425-a。複數個支路420-a及425-a之各者可將資料自一記憶體胞元陣列(例如，如參考圖1描述之記憶體胞元陣列105)輸送至電阻組件430-a、435-a及440-a。在一些情況中，複數個支路420-a可經組態以自記憶體陣列輸送與一最高有效位元相關聯之資料，且在其他實例中，複數個支路425-a可經組態以自記憶體陣列輸送與一最低有效位元相關聯之資料。
在一些實例中，多支路驅動器400-b可包含FIFO組件330-b。如上文描述，FIFO組件330-b可與一記憶體胞元陣列(例如，如參考圖1描述之記憶體胞元陣列105)耦合，且可組織及/或操縱自一或多個記憶體胞元傳輸之資料。在一些實例中，FIFO組件330-b可根據時間及優先順序操縱及/或組織資料。因此，FIFO組件330-b可在一先到先服務基礎上處理資料。在一些實例中，FIFO組件330-b可利用相同於可與多支路驅動器400-b耦合之一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)之一時脈。
多支路驅動器400-b可包含多工器410-a及多工器415-a。在一些實例中，多工器410-a可稱為一第一多工器且多工器415-a可稱為一第二多工器。多工器410-a及多工器415-a之各者可與FIFO組件330-b耦合。多工器410-a及多工器415-a之各者可例如選擇自FIFO組件330-b接收之若干輸入信號之一者。在選擇一輸入信號之後，多工器410-a或多工器415-a之各者可經由第一複數個支路420-a或第二複數個支路425-a將信號轉遞至電阻組件430-a、435-a或440-a之任一者。
在一些實例中，電阻組件430-a、435-a及440-a之各者可經組態以輸出資料信號320-b。在一些實例中，輸出資料可經受歸因於多個信號位階輸出之一時序偏移。為作出此一判定，例如，可(例如，藉由如參考圖1描述之接收器130)接收及(例如，藉由如參考圖1描述之記憶體控制器110)比較輸出資料。在一些實例中，當與經由複數個支路425-a輸送之資料比較時，經由複數個支路420-a輸送之資料可含有一時序偏移。
在判定一時序偏移之後，可利用一延遲組件405-a以至少部分基於時序偏移調整第一資料之一時序傳輸。在一些實例中，延遲組件405-b可稱為一可變延遲組件405-b或一第一延遲組件405-b。在一些實例中，延遲組件405-b可定位於一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)與多工器410-a之間。例如，延遲組件405-b可調整時脈信號445-a之一時序。在其他實例中，可利用一第二延遲組件(例如，延遲組件405-c)以至少部分基於時序偏移調整第二資料之一時序傳輸。在一些實例中，延遲組件405-c可稱為一可變延遲組件405-c或一第二延遲組件405-c。在此等實例中，一第二延遲組件405-c可定位於一記憶體控制器(例如，如參考圖1描述之記憶體控制器110)與多工器415-a之間。例如，第二延遲組件405-c可調整時脈信號450-a之一時序。因此，在一些實例中，延遲組件之一者或兩者可促進第一資料及第二資料之一時序輸出之調整。藉由調整第一資料或第二資料之一者或兩者之時序偏移，可否定輸出資料信號320-b中之任何時序偏移。此外，延遲組件405-b及405-c之各者分別可調整時脈信號445-a及450-a之一時序，以便最小化第一資料或第二資料之潛在降級。換言之，歸因於時脈信號445-a及450-a之週期性質，延遲組件405-b及405-c將使時脈信號445-a及450-a之品質降級之機會可小於延遲組件405-b及405-c使第一資料或第二資料之品質降級之機會。
在一些實例中，可期望第一資料或第二資料之一時序偏移之一第二調整。在一些實例中，若時序偏移之第一調整對時序偏移過度調整或調整不足，則可期望第二調整。例如，可藉由調整時脈信號445-a、時脈信號450-a或兩者之一時序而發生第二調整。隨後，例如，可(例如，藉由如參考圖1描述之記憶體控制器110)重新判定一時序偏移。在一些實例中，延遲組件405-b可經組態以在判定之後重新調整時脈信號445-a之一時序。在其他實例中，第二延遲組件405-c可經組態以在判定之後重新調整時脈信號450-a之一時序。
另外或替代地，例如，第一延遲組件405-b及第二延遲組件405-c可彼此獨立地操作或彼此結合地操作。例如，第一延遲組件405-b可調整時脈信號445-a之時序，而第二延遲組件405-c可保持在一非作用或旁通狀態中。在其他實例中，第二延遲組件405-c可調整時脈信號450-a之時序，而第一延遲組件405-b可保持在一非作用狀態中。在進一步實例中，第一延遲組件405-b可調整時脈信號445-a之時序且第二延遲組件405-c可調整時脈信號450-a之時序。
在其他實例中，可利用額外延遲組件(未繪示)以調整時脈信號445-a及450-a之一或多者之一時序且經由複數個支路420-a及425-a調整第一資料及第二資料之一時序輸出。例如，可延遲時脈信號445-a及450-a以及資料輸出之任何組合。例如，除一或多個可變延遲組件(例如，分別經由複數個支路420-a及420-b)調整第一資料及第二資料之一時序輸出以外，延遲組件405-b及405-c亦可分別調整時脈信號445-a及450-a之一時序。
圖5展示根據本發明之實施例之支援垂直對準一多位階信號之符號之一記憶體控制器515之一方塊圖500。記憶體控制器515可為如參考圖1描述之一記憶體控制器110之態樣之一實例。記憶體控制器515可包含偏壓組件520、時序組件525、判定組件530、起始組件535及接收組件540。此等模組之各者可彼此直接通信或(例如，經由一或多個匯流排)間接通信。
判定組件530可判定自與一多支路驅動器(例如，如參考圖4a描述之多支路驅動器400-a)電子通信之一傳輸器輸出之多個信號位階之一時序偏移。在一些實例中，判定組件530可判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移，其中多個信號位階至少部分基於自多支路驅動器之第一複數個支路(例如，如參考圖4a描述之複數個支路420)輸出之第一資料及自多支路驅動器之第二複數個支路(例如，如參考圖4a描述之複數個支路425)輸出之第二資料，其中第一資料及第二資料之各者包含至少一個位元。在一些實例中，判定組件530可重新判定先前調整及接收之多個信號位階之一時序偏移。在其他實例中，判定組件530可包含一第一多工器(例如，如參考圖4a描述之多工器410)及一第二多工器(例如，如參考圖4a描述之多工器415)且可經由第一多工器多工化第一資料且經由第二多工器多工化第二資料。
起始組件535可至少部分基於所判定時序偏移(例如，經由判定組件530)起始第一資料之一時序輸出之一調整。在一些實例中，起始組件535可起始第一資料之一時序輸出相對於第二資料之一時序輸出的一調整。在其他實例中，起始組件535可至少部分基於所判定時序偏移(例如，經由判定組件530)起始第二資料之一時序輸出之一調整。例如，起始組件535可起始第二資料之一時序輸出相對於第一資料之一時序輸出的一調整。另外或替代地，例如，起始組件535可至少部分基於一時序偏移之一重新判定(例如，經由判定組件530)起始第一資料、第二資料或兩者之時序輸出之一調整。在一些實例中，起始組件535可至少部分基於一查找表值起始第一資料及第二資料之時序輸出之一調整。
接收組件540可至少部分基於第一資料之經調整時序輸出(例如，經由起始組件535)接收自一傳輸器輸出之多個信號位階之各者。在一些實例中，可在一控制器(例如，如參考圖1描述之記憶體控制器110)之一個時脈循環期間接收經由接收組件540接收之多個信號之各者。
圖6展示根據本發明之實施例之包含支援垂直對準一多位階信號之符號之一裝置605之一系統600之一圖。裝置605可為如上文(例如，參考圖4a)描述之多支路控制器400-a之組件之一實例或包含多支路控制器400-a之組件。裝置605可包含用於雙向語音及資料通信之組件，包含用於傳輸及接收通信之組件，包含記憶體控制器615、記憶體胞元620、基本輸入/輸出系統(BIOS)組件625、處理器630、I/O控制器635及周邊組件640。此等組件可經由一或多個匯流排(例如，匯流排610)電子通信。
記憶體控制器615可如本文中描述般操作一或多個記憶體胞元。特定言之，記憶體控制器615可經組態以支援垂直對準一多位階信號之符號。在一些情況中，記憶體控制器615可包含一列解碼器、行解碼器或兩者，如本文中描述(未展示)。
記憶體胞元620可儲存如本文中描述之資訊(即，呈一邏輯狀態之形式)。
BIOS組件625係包含操作為韌體之BIOS之一軟體組件，其可初始化及運行各種硬體組件。BIOS組件625亦可管理一處理器與各種其他組件(例如，周邊組件、輸入/輸控制組件等)之間的資料流。BIOS組件625可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
處理器630可包含一智慧硬體裝置(例如，一通用處理器、一DSP、一中央處理單元(CPU)、一微控制器、一ASIC、一FPGA、一可程式化邏輯裝置、一離散閘或電晶體邏輯組件、一離散硬體組件或其等之任何組合)。在一些情況中，處理器630可經組態以使用一記憶體控制器操作一記憶體陣列。在其他情況中，一記憶體控制器可整合至處理器630中。處理器630可經組態以執行儲存於一記憶體中之電腦可讀指令以執行各種功能(例如，支援垂直對準一多位階信號之符號之功能或任務)。
I/O控制器635可管理裝置605之輸入信號及輸出信號。I/O控制器635亦可管理未整合至裝置605中之周邊設備。在一些情況中，I/O控制器635可表示至一外部周邊設備之一實體連接或埠。在一些情況中，I/O控制器635可利用一作業系統，諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統。在其他情況中，I/O控制器635可表示一數據機、一鍵盤、一滑鼠、一觸控螢幕或一類似裝置或與其等互動。在一些情況中，I/O控制器635可實施為一處理器之部分。在一些情況中，一使用者可經由I/O控制器635或經由藉由I/O控制器635控制之硬體組件與裝置605互動。
周邊組件640可包含任何輸入或輸出裝置或此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽(諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽)。
輸入645可表示裝置605外部之一裝置或信號，其提供輸入至裝置605或裝置605之組件。此可包含一使用者介面或與其他裝置或其他裝置之間的一介面。在一些情況中，輸入645可由I/O控制器635管理，且可經由一周邊組件640與裝置605互動。
輸出650亦可表示裝置605外部之一裝置或信號，其經組態以自裝置605或裝置605之組件之任一者接收輸出。輸出650之實例可包含一顯示器、音訊揚聲器、一印刷裝置、另一處理器或印刷電路板等。在一些情況中，輸出650可為經由(若干)周邊組件640與裝置605介接之一周邊元件。在一些情況中，輸出650可由I/O控制器635管理。
裝置605之組件可包含經設計以實行其等功能之電路。此可包含經組態以實行本文中描述之功能之各種電路元件，例如，導電線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。裝置605可為一電腦、一伺服器、一膝上型電腦、一筆記型電腦、一平板電腦、一行動電話、一穿戴式電子裝置、一個人電子裝置或類似物。或裝置605可為此一裝置之一部分或態樣。
圖7展示繪示根據本發明之實施例之用於垂直對準一多位階信號之符號之一方法700之一流程圖。可由如本文中描述之一多支路驅動器(例如，如參考圖4a描述之多支路驅動器400-a)或其組件實施方法700之操作。例如，可由如參考圖1描述之一記憶體控制器(例如，記憶體控制器110)執行方法700之操作。在一些實例中，一多支路驅動器可執行一組碼來控制裝置之功能元件以執行下文描述之功能。另外或替代地，多支路驅動器可使用專用硬體來執行下文描述之功能之態樣。
在方塊705，多支路驅動器可判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移。在一些實例中，多個信號位階可至少部分基於自多支路驅動器之第一複數個支路輸出之第一資料及自多支路驅動器之第二複數個支路輸出之第二資料。在一些實例中，第一資料及第二資料之各者可包含至少一個位元。可根據本文中描述之方法執行方塊705之操作。在特定實例中，可由如參考圖5描述之一判定組件執行方塊705之操作之態樣。
在方塊710，多支路驅動器可至少部分基於所判定時序偏移起始第一資料之一時序輸出之一調整。在一些實例中，可相對於第二資料之一時序輸出調整第一資料之時序輸出。可根據本文中描述之方法執行方塊710之操作。在特定實例中，可由如參考圖5描述之一起始組件執行方塊710之操作之態樣。
在方塊715，多支路驅動器可至少部分基於第一資料之經調整時序輸出接收自傳輸器輸出之多個信號位階之各者。可根據本文中描述之方法執行方塊715之操作。在特定實例中，可由如參考圖5描述之一接收組件執行方塊715之操作之態樣。
在一些情況中，該方法亦可包含判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移。在一些實例中，多個信號位階可至少部分基於自多支路驅動器之第一複數個支路輸出之第一資料及自多支路驅動器之第二複數個支路輸出之第二資料。在其他實例中，第一資料及第二資料之各者可包含至少一個位元。
在一些情況中，該方法亦可包含至少部分基於所判定時序偏移起始第一資料之一時序輸出之一調整。另外或替代地，例如，可相對於第二資料之一時序輸出調整第一資料之時序輸出。
在一些情況中，該方法亦可包含至少部分基於第一資料之經調整時序輸出接收自傳輸器輸出之多個信號位階之各者。在一些情況中，可在一控制器之一個時脈循環期間接收所接收多個信號位階之各者。在其他實例中，時序輸出之調整可至少部分基於控制器之一個時脈循環。另外或替代地，例如，該方法亦可包含至少部分基於所判定時序偏移起始第二資料之一時序輸出之一調整。在一些實例中，可相對於第一資料之時序輸出調整第二資料之時序輸出。
在一些實例中，該方法亦可包含判定所接收多個信號位階之一時序偏移。在其他情況中，該方法亦可包含至少部分基於該判定起始第一資料、第二資料或兩者之時序輸出之一調整。例如，時序輸出之調整可至少部分基於一查找表值。在其他實例中，時序偏移之判定可包含經由一第一多工器多工化第一資料且經由一第二多工器多工化第二資料。
在一個實例中，一種裝置或系統可包含：一多支路驅動器，其包括第一複數個支路及第二複數個支路，其中第一複數個支路經組態以輸出包含至少一個位元之第一資料且第二複數個支路經組態以輸出包含至少一個位元之第二資料；一控制器，其與多支路驅動器耦合，該控制器經組態以判定第一資料與第二資料之間的一時序偏移；及一第一延遲組件，其與多支路驅動器之第一複數個支路耦合，第一延遲組件經組態以至少部分基於時序偏移調整第一資料之一時序輸出。
上文描述之裝置或系統之一些實施例亦可包含與多支路驅動器之第二複數個支路耦合之一第二延遲組件，該第二延遲組件經組態以至少部分基於時序偏移調整第二資料之一時序輸出。上文描述之裝置或系統之其他實例亦可包含與第一複數個支路耦合之一第一多工器。上文描述之裝置或系統之一些實例亦可包含與第二複數個支路耦合之一第二多工器。
另外或替代地，例如，第一延遲組件可為定位於控制器與第一多工器之間的一可變延遲組件。可變延遲組件可定位成與傳播資料(例如，第一資料或第二資料)成一直線。在其他實例中，第一複數個支路可與具有一第一量值之一第一位元相關聯且第二複數個支路可與具有一第二量值之一第二位元相關聯，其中第一量值可大於第二量值。
在上文描述之裝置或系統之一些實例中，第一延遲組件可經組態以相對於第二資料之一時序輸出調整第一資料之時序輸出。上文描述之裝置或系統之其他實例亦可包含與多支路驅動器電子通信之一傳輸器，該傳輸器經組態以傳輸第一資料及第二資料之各者，其中第一資料及第二資料之各者包含多個位元。上文描述之裝置或系統之一些實例亦可包含與第一複數個支路之至少一者及第二複數個支路之至少一者電子通信之複數個電阻組件。
可描述一種操作一記憶體陣列之方法。該方法可包含：判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移，其中多個信號位階至少部分基於自多支路驅動器之第一複數個支路輸出之第一資料及自多支路驅動器之第二複數個支路輸出之第二資料，其中第一資料及第二資料之各者包含至少一個位元；至少部分基於所判定時序偏移起始第一資料之一時序輸出之一調整，相對於第二資料之一時序輸出調整第一資料之時序輸出；及至少部分基於第一資料之經調整時序輸出接收自傳輸器輸出之多個信號位階之各者。
在上文描述之方法之一些實例中，可在一控制器之一個時脈循環期間接收所接收多個信號位階之各者。在上文描述之方法之其他實例中，時序輸出之調整可至少部分基於控制器之該一個時脈循環。上文描述之方法之一些實例可進一步包含用於至少部分基於所判定時序偏移起始第二資料之一時序輸出之一調整之程序、特徵、構件或指令，相對於第一資料之時序輸出調整第二資料之時序輸出。上文描述之方法之其他實例可進一步包含用於判定所接收多個信號位階之一時序偏移之程序、特徵、構件或指令。上文描述之方法之一些實例可進一步包含用於至少部分基於該判定起始第一資料、第二資料或兩者之時序輸出之一調整之程序、特徵、構件或指令。
在上文描述之方法之一些實例中，時序輸出之調整可至少部分基於一查找表值。在上文描述之方法之其他實例中，時序偏移之判定包括經由一第一多工器多工化第一資料且經由一第二多工器多工化第二資料。
在一個實例中，一種裝置或系統可包含：一多支路驅動器，其包括第一複數個支路及第二複數個支路，其中第一複數個支路經組態以輸出包含至少一個位元之第一資料且第二複數個支路經組態以輸出包含至少一個位元之第二資料；一第一延遲組件，其與多支路驅動器之第一複數個支路耦合；一控制器，其經組態以：判定所傳輸多個信號位階之各者之一時序偏移；至少部分基於所判定時序偏移藉由第一延遲組件起始第一資料之一時序輸出之一調整；及至少部分基於經調整時序輸出接收所傳輸多個信號位階之各者。
在上文描述之裝置或系統之一些實例中，控制器可進一步操作以判定所接收多個信號位階之一時序偏移。上文描述之裝置或系統之一些實例亦可包含根據控制器之一時脈循環起始第一資料之一時序輸出之一調整，其中調整可至少部分基於所判定時序偏移。在上文描述之裝置或系統之一些實例中，控制器可進一步操作以至少部分基於第一資料之經調整時序輸出起始第二資料之一時序輸出之一調整。在其他實例中，第一資料之經調整時序輸出及第二資料之經調整時序輸出之各者可至少部分基於一查找表值。在一些實例中，控制器進一步包括一緩衝器，其中第一資料及第二資料之各者之時序輸出之調整可至少部分基於緩衝器之一大小。
描述一種設備。在一些實例中，該設備可包含用於判定自與一多支路驅動器電子通信之一傳輸器輸出之多個信號位階之一時序偏移之構件，其中多個信號位階至少部分基於自多支路驅動器之一第一支路輸出之第一資料及自多支路驅動器之一第二支路輸出之第二資料，其中第一資料及第二資料之各者包含至少一個位元。該設備可包含用於至少部分基於所判定時序偏移起始第一資料之一時序輸出之一調整之構件，相對於第二資料之一時序輸出調整第一資料之時序輸出。在一些情況中，該設備可包含用於至少部分基於第一資料之經調整時序輸出接收自傳輸器輸出之多個信號位階之各者之構件。
在一些實例中，該設備可包含用於至少部分基於所判定時序偏移起始第二資料之一時序輸出之一調整之構件，相對於第一資料之時序輸出調整第二資料之時序輸出。該設備可包含用於判定所接收多個信號位階之一時序偏移之構件及用於至少部分基於該判定起始第一資料、第二資料或兩者之時序輸出之一調整之構件。
應注意，上文描述之方法描述可能實施方案，且操作及步驟可經重新配置或以其他方式修改使得其他實施方案係可行的。此外，可組合來自該等方法之兩者或兩者以上之實例。
可使用各種不同科技及技術之任一者來表示本文描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示一信號匯流排，其中匯流排可具有各種位元寬度。
如本文中使用，術語「虛擬接地」係指保持在約零伏特(0 V)之一電壓但不與接地直接連接之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且在穩定狀態下返回至約0 V。可使用各種電子電路元件(諸如由運算放大器及電阻器構成之一分壓器)來實施一虛擬接地。其他實施方案亦係可行的。「虛擬接地」或「經虛擬接地」意謂連接至約0 V。
術語「電子通信」及「耦合」係指組件之間的一關係，其支援組件之間的電子流。此可包含組件之間的一直接連接或可包含中間組件。電子通信中之組件可為主動交換之電子或信號(例如，在一通電電路中)或可並非主動交換之電子或信號(例如，在一斷電電路中)，但可經組態且可操作以在使一電路通電之後交換電子或信號。藉由實例，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信，而不管開關之狀態(即，斷開或閉合)為何。
如本文中使用，術語「實質上」意謂所修飾特性(例如，由術語實質上修飾之一動詞或形容詞)無需係絕對的，但足夠接近以便達成特性之優點。
術語「隔離」係指組件之間的一關係，其中電子當前無法在其等之間流動；若組件之間存在一開路，則其等彼此隔離。例如，藉由一開關實體連接之兩個組件可在開關斷開時彼此隔離。
本文中論述之裝置(包含具有記憶體胞元之記憶體陣列105)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜方法在基板之初始形成或生長期間執行摻雜。
本文中論述之一或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之三終端裝置。該等終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由施加一電壓至閘極而控制通道導電率。例如，分別施加一正電壓或一負電壓至一n型FET或一p型FET可導致通道變成導電的。當施加大於或等於一電晶體之臨限值電壓之一電壓至電晶體閘極時，可「開啟」或「啟動」該電晶體。當施加小於電晶體之臨限值電壓之一電壓至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之所有實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式出於提供對所描述技術之理解之目的而包含具體細節。然而，可在不無此等具體細節的情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當僅在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可使用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合而實施或執行結合本文之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一數位信號處理器(DSP)及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。而且，如本文中所使用，包含在發明申請專利範圍中，如一物項清單(例如，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(例如) A、B或C之至少一者之一清單意指A或B或C或AB或AC或BC或ABC (即，A及B及C)。而且，如本文中使用，片語「基於」不應解釋為對一條件閉集之一參考。例如，在不脫離本發明之範疇的情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中使用，片語「基於」應按相同於片語「至少部分基於」之方式來解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式自一個位置傳送至另一位置之任何媒體。一非暫時性儲存媒體可為可藉由一通用或專用電腦存取之任何可用媒體。藉由實例但非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或可用於攜載或儲存呈指令或資料結構形式之所要程式碼構件且可藉由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。而且，任何連接適當地稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含於媒體之定義中。如本文中使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟磁碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟使用雷射光學地重現資料。上文之組合亦包含於電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將容易明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不背離本發明之範疇。因此，本發明不限於本文中描述之實例及設計，而應符合與本文中揭示之原則及新穎特徵一致之最廣範疇。
100:記憶體裝置 105:記憶體胞元陣列 110:控制器 115:通道 120:發信介面 125:驅動器 130:接收器 200:眼圖 205-a至205-d:振幅 210:取樣週期 215:跡線 220:寬度 225:取樣時間 230:上升時間 235:下降時間 240:抖動 245:眼開口 250:失真 300:傳輸電路 305:上拉電路 310:下拉電路 315:驅動器 320:輸出 320-a:輸出信號/輸出資料信號 320-b:輸出信號/輸出資料信號 325:記憶體核心 330:先進先出(FIFO)組件 330-a:先進先出(FIFO)組件 330-b:先進先出(FIFO)組件 335:多工器 340:預驅動器 400-a:記憶體裝置 400-b:記憶體裝置 405:延遲組件 405-a至405-c:延遲組件 410:多工器 410-a:多工器 415:多工器 415-a:多工器 420:支路 420-a:支路 425:支路 425-a:支路 430:電阻組件 430-a:電阻組件 435:電阻組件 435-a:電阻組件 440:電阻組件 440-a:電阻組件 445:時脈信號 445-a:時脈信號 450:時脈信號 450-a:時脈信號 500:方塊圖 515:發信組件 520:偏壓組件 525:時序組件 530:判定组件 535:起始组件 540:接收组件 600:系統 605:裝置 610:匯流排 615:記憶體控制器 620:記憶體胞元 625:基本輸入/輸出系統(BIOS)組件 630:處理器 635:輸入/輸出(I/O)控制器 640:周邊組件 645:輸入 650:輸出 700:方法 705:方塊 710:方塊 715:方塊
圖1繪示根據本發明之實例之支援垂直對準一多位階信號之符號之特徵及操作之一記憶體裝置之一實例。
圖2繪示根據本發明之實例之支援垂直對準一多位階信號之符號之特徵及操作之一胞元之一眼圖之一實例。
圖3繪示根據本發明之實例之支援垂直對準一多位階信號之符號之特徵及操作之一記憶體裝置之一實例。
圖4a及圖4b繪示根據本發明之實例之支援垂直對準一多位階信號之符號之特徵及操作之例示性記憶體裝置。
圖5繪示根據本發明之實例之支援垂直對準一多位階信號之符號之特徵及操作之一記憶體裝置之一實例。
圖6繪示根據本發明之實例之支援垂直對準一多位階信號之符號之特徵及操作之一記憶體裝置之一實例。
圖7係繪示根據本發明之實例之用於垂直對準一多位階信號之符號之一或若干方法之一流程圖。
320-a:輸出信號/輸出資料信號
330-a:先進先出(FIFO)組件
400-a:記憶體裝置
405:延遲組件
405-a:延遲組件
410:多工器
415:多工器
420:支路
425:支路
430:電阻組件
435:電阻組件
440:電阻組件
445:時脈信號
450:時脈信號

Claims (20)

  1. 一種設備，其包括： 一驅動器，其包括經組態以輸出第一資料之第一複數個支路及經組態以輸出不同於該第一資料之第二資料之第二複數個支路； 一控制器，其與該驅動器耦合，且經組態以判定輸出該第一資料與該第二資料之間的一時序偏移；及 一延遲組件，其與該驅動器之該第一複數個支路耦合，且經組態以至少部分基於該時序偏移調整該第一資料之一時序輸出。
  2. 如請求項1之設備，其進一步包括： 一第一多工器，其與該第一複數個支路耦合；及 一第二多工器，其與該第二複數個支路耦合。
  3. 如請求項2之設備，其進一步包括： 複數個第一電阻組件，其與該第一多工器耦合且經組態以輸出該第一資料；及 一第二電阻組件，其與該第二多工器耦合且經組態以輸出該第二資料。
  4. 如請求項3之設備，其進一步包括： 一第二延遲組件，其與該驅動器之該第二複數個支路耦合，且經組態以至少部分基於該時序偏移調整該第二資料之一時序輸出。
  5. 如請求項4之設備，其進一步包括： 該延遲組件位於該第一多工器與該複數個第一電阻組件之間；且 該第二延遲組件位於該第二多工器與該至少一第二電阻組件之間。
  6. 如請求項2之設備，其進一步包括： 一信號線，其與該第一多工器及該第二多工器耦合，其中該延遲組件經組態以至少部分基於一時脈信號調整該第一信號之該時序輸出。
  7. 如請求項6之設備，其進一步包括： 該延遲組件與該信號線耦合；且 該信號線經組態以將經調整之該第一資料提供予該第一多工器。
  8. 如請求項1之設備，其中該第一資料包括具有一第一量值之一位元，且其中該第二資料包括具有不同於該第一量值之一第二量值之一位元。
  9. 一種方法，其包括： 識別輸出自一驅動器之第一資料及輸出自該驅動器之第二資料，該第一資料及該第二資料各自包括不同量值； 判定輸出自該驅動器之該第一資料與輸出自該驅動器之第二資料之間的一時序偏移；及 至少部分基於所判定之該時序偏移來調整該第一資料之一時序輸出，該第一資料之該時序輸出相對於該第二資料之一時序輸出被調整。
  10. 如請求項9之方法，其進一步包括： 識別與該驅動器耦合之一控制器之一時脈循環，其中調整該第一資料之該時脈輸出係至少部分基於該控制器之該時脈循環；及 在該控制器之一時脈循環期間傳輸經調整之該第一資料及該第二資料。
  11. 如請求項9之方法，其中調整該第一資料之該時序輸出包括延遲該第一資料之該時序輸出。
  12. 如請求項11之方法，其進一步包括： 至少部分基於經判定之該時序偏移而延遲該第二資料之一時序輸出，該第二資料之該時序輸出相對於該第一資料之一時序輸出被調整；及 至少部分基於延遲該第二資料之該時序輸出，自與該驅動器耦合之一傳輸器傳輸經調整之該第一資料及經調整之該第二資料。
  13. 如請求項11之方法，其進一步包括： 多工化該第一資料與該第二資料，其中判定該第一資料與該第二資料間之該時序偏移係至少部分基於多工化該第一資料與該第二資料。
  14. 如請求項9之方法，其中該第一資料包括具有一第一量值之至少一位元，且其中該第二資料包括具有大於該第一量值之一第二量值之至少一位元。
  15. 一種設備，其包括： 一驅動器，其包括經組態以輸出第一資料之第一複數個支路及經組態以輸出不同於該第一資料之第二資料之第二複數個支路；及 一控制器，其與該驅動器耦合，且可操作以： 判定輸出自該驅動器之該第一資料與輸出自該驅動器之該第二資料之間的一時序偏移；及 至少部分基於所判定之該時序偏移來調整該第一資料之一時序輸出。
  16. 如請求項15之設備，其中該控制器可操作以： 至少部分基於所判定之該時序偏移來調整該第二資料之一時序輸出。
  17. 如請求項15之設備，其中進一步包括： 一第一多工器，其與該第一複數個支路耦合且經組態以多工化該第一資料；及 一第二多工器，其與該第二複數個支路耦合且經組態以多工化該第二資料，其中該控制器可進一步操作以： 至少部分基於多工化該第一資料及多工化該第二資料而判定該第一資料與該第二資料間之該時序偏移。
  18. 如請求項15之設備，其中該控制器可操作以： 產生一時脈信號； 至少部分基於所產生之該時脈信號來調整該第一資料之該時脈輸出。
  19. 如請求項18之設備，其中該控制器可操作以： 調整單一時脈循環內該第一資料之該時序輸出。
  20. 如請求項15之設備，其中該第一複數個支路之一第一支路與具有一第一量值之一第一位元相關聯，且該第二複數個支路之一第二支路與具有不同於該第一量值之一第二量值之一第二位元相關聯。
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