CN110914904B - 多电平信号的电平之间的均匀性 - Google Patents

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Abstract

本申请案涉及多电平信号的电平之间的均匀性。描述用于改进多电平信号的电平之间的均匀性的方法、系统及装置。本文提供用以均匀化使用多电平信令传输的数据的振幅之间的峰‑峰电压差的技术。此多电平信令可经配置以在不增加数据传送的频率及/或传达数据的传输功率的情况下增加数据传送速率。多电平信令方案的实例可为脉冲振幅调制PAM。所述多电平信号的每一唯一符号可经配置以表示多个数据位。

Description

多电平信号的电平之间的均匀性
交叉参考
本专利申请案主张由霍利斯(Hollis)等人在2018年7月23日申请的标题为“多电平信号的电平之间的均匀性(Uniformity Between Levels of a Multi-Level Signal)”的第PCT/US2018/43297号PCT申请案的优先权，所述PCT申请案主张由霍利斯在2018年2月9日申请的标题为“多电平信号的电平之间的均匀性”的第15/893,089号美国专利申请案的优先权，所述美国专利申请案主张由霍利斯等人在2017年8月7日申请的标题为“多电平信号的电平之间的均匀性”第62/542,181号美国专利申请案的权益，所述申请案中的每一者指派给其受让人，并且所述申请案中的每一者的全部内容通过引用的方式明确地并入本文中。
技术领域
技术领域涉及多电平信号的电平之间的均匀性。
背景技术
下文大体上涉及操作存储器阵列且更明确来说涉及改进多电平信号的电平之间的均匀性。
存储器装置广泛用于存储各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)中的信息。信息是通过编程存储器装置的不同状态而进行存储。举例来说，二进制装置具有通常通过逻辑“1”或逻辑“0”表示的两个状态。在其它系统中，可存储两个以上状态。为存取所述经存储信息，所述电子装置的组件可读取或感测所述存储器装置中的经存储状态。为存储信息，所述电子装置的组件可写入或编程所述存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快快闪存储器储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)即使在不存在外部电源的情况下也可维持其存储的逻辑状态达延长时间段。易失性存储器装置(例如，DRAM)可随时间丢失其存储的状态，除非其通过外部电源周期性刷新。FeRAM可使用类似于易失性存储器的装置架构但可归因于使用铁电电容器作为存储器装置而具有非易失性性质。FeRAM装置可因此相较于其它非易失性及易失性存储器装置而具有改进的性能。
改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度、提高可靠性、增加数据保持、降低功率消耗或降低制造成本等等。
发明内容
描述了一种设备。在一些实例中，所述设备可包含多支路驱动器，其包括与第一电阻性组件耦合的第一多个支路及与第二电阻性组件耦合的第二多个支路，其中所述第一多个支路经配置以输出包含多个位的第一数据且所述第二多个支路经配置以输出包含多个位的第二数据；传输器，其与所述多支路驱动器的所述第一电阻性组件及所述第二电阻性组件耦合，所述传输器经配置以传输所述第一数据及所述第二数据；控制器，其与所述多支路驱动器耦合，所述控制器经配置以确定所述第一传输数据与所述第二传输数据之间的输出阻抗偏移；及第一晶体管，其与所述传输器耦合，所述第一晶体管经配置以至少部分基于所述确定来调整所述第一多个支路中的至少一者的电阻电平。
描述了一种方法。在一些实例中，所述方法可包含接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据，其中所述第一数据及所述第二数据包含多个位；比较从所述传输器输出的所述第一数据及所述第二数据；至少部分基于所述比较来确定所述第一数据与所述第二数据之间的输出阻抗偏移；以及至少部分基于所述确定，起始将所述多支路驱动器的第一支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，所述经起始调整由与所述第一支路电子通信的晶体管执行。
描述了一种设备。在一些实例中，所述设备可包含多支路驱动器，其包括与第一电阻性组件耦合的第一支路群组及与第二电阻性组件耦合的第二支路群组，其中所述第一支路群组经配置以输出第一数据，且所述第二支路群组经配置以输出第二数据；传输器，其与所述第一电阻性组件及所述第二电阻性组件耦合，所述传输器经配置以输出所述第一数据及所述第二数据；第一晶体管，其与所述传输器耦合；及控制器，其与所述多支路驱动器耦合。所述控制器可操作以：接收从所述传输器输出的所述第一数据及所述第二数据；比较从所述传输器输出的所述第一数据及所述第二数据；响应于所述比较，确定所述第一数据与所述第二数据之间的输出阻抗偏移；及至少部分基于所述确定，起始将所述多支路驱动器的所述第一支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，所述经起始调整由与所述第一多个支路中的至少一者电子通信的所述第一晶体管执行。
描述了一种设备。所述设备可包含用于接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据的构件，其中所述第一数据及所述第二数据包含多个位；用于比较从所述传输器输出的所述第一数据及所述第二数据的构件；用于至少部分基于所述比较来确定所述第一数据与所述第二数据之间的输出阻抗偏移的构件；及用于至少部分基于所述确定来起始将所述多支路驱动器的第一支路的电阻电平调整到与第一电阻电平不同的第二电阻电平的构件，所述用于起始所述调整的构件包括与所述第一支路电子通信的晶体管。
描述了一种设备。在一些实例中，所述设备可包含多支路驱动器，其包括与第一电阻性组件耦合的第一支路群组及与第二电阻性组件耦合的第二支路群组，其中所述第一支路群组经配置以输出第一数据，且所述第二支路群组经配置以输出第二数据；传输器，其与所述第一电阻性组件及所述第二电阻性组件耦合，所述传输器经配置以输出所述第一数据及所述第二数据；第一晶体管，其与所述传输器耦合；及控制器，其与所述多支路驱动器耦合。所述控制器可支持：用于接收从所述传输器输出的所述第一数据及所述第二数据的构件；用于比较从所述传输器输出的所述第一数据及所述第二数据的构件；用于响应于所述用于比较从所述传输器输出的所述第一数据及所述第二数据的构件来确定所述第一数据与所述第二数据之间的输出阻抗偏移的构件；及用于至少部分基于所述确定来起始将所述多支路驱动器的所述第一支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平的构件，所述用于起始所述调整的构件包括与所述第一多个支路中的至少一者电子通信的所述第一晶体管。
附图说明
图1说明根据本发明的实例的支持改进多电平信号的电平之间的均匀性的特征及操作的存储器装置的实例。
图2说明根据本发明的实例的针对支持改进多电平信号的电平之间的均匀性的特征及操作的眼图的实例。
图3说明根据本发明的实例的支持改进多电平信号的电平之间的均匀性的特征及操作的存储器装置的实例。
图4说明根据本发明的实例的支持改进多电平信号的电平之间的均匀性的特征及操作的存储器装置的实例。
图5说明根据本发明的实例的支持改进多电平信号的电平之间的均匀性的特征及操作的存储器装置的实例。
图6说明根据本发明的实例的支持改进多电平信号的电平之间的均匀性的特征及操作的存储器装置的实例。
图7是说明根据本发明的实例的用于改进多电平信号的电平之间的均匀性的方法的流程图。
具体实施方式
一些存储器装置可使用多电平信令跨越大量信道传送数据。此多电平信令可经配置以在不增加数据传送的频率及/或所传达数据的传输功率的情况下增加数据传送速率。多电平信令方案的实例可为脉冲振幅调制(PAM4、PAM8等)，其中多电平信号的唯一符号可经配置以表示多个数据位。
在PAM4信令方案中，可能存在传送数据的各种振幅之间的峰-峰电压差。举例来说，较小峰-峰余量可能源自额外噪声，并且因此导致传输数据中的额外错误。替代地，举例来说，较大峰-峰余量可能源自降低的噪声，并且因此导致数据中的较少错误。因此，需要大而均匀的峰-峰余量。
在一些实例中，校准多支路驱动器的信号电平可能导致更大、更均匀的峰-峰余量。为校准驱动器信号电平，可接收及分析从驱动器输出的数据。在分析数据信号时，可确定每一数据信号的阻抗电平中的偏移。此阻抗偏移可对应于传输数据的各种振幅之间的峰-峰差。举例来说，在确定阻抗偏移之后，可调整一或多个驱动器支路的电阻电平。此调整(例如，校准)可导致传输数据的更均匀的峰-峰余量。
下文在存储器装置的上下文中进一步描述上文介绍的本发明的特征。然后描述用于支持改进多电平信号的电平之间的均匀性的存储器装置的特定实例。本发明的这些及其它特征是通过与多电平信令有关的设备图、系统图及流程图进一步说明且参考其进一步描述。
图1说明根据本发明的各种实例的实例存储器子系统100。存储器子系统100也可被称为电子存储器设备。存储器子系统100可经配置以利用多电平信令在存储器子系统100的各个组件之间传达数据。多电平信令的一些实例可包含PAM信令，例如PAM4信令、PAM8信令等。存储器子系统100可包含存储器单元阵列105、控制器110、多个信道115、信令接口120、其它组件或其组合。
存储器子系统100可使用多电平信令来增加使用给定的频率资源带宽传输的信息量。在二进制信令中，信号的两个符号(例如，两个电压电平)用以表示多达两个逻辑状态(例如，逻辑状态‘0’或逻辑状态‘1’)。在多电平信令中，较大符号库可用以表示数据。每一符号可表示两个以上逻辑状态(例如，具有多个位的逻辑状态)。举例来说，如果信号能够具有四个唯一符号，那么信号可用以表示多达四个逻辑状态(例如，‘00’、‘01’、‘10’及‘11’)。因此，可将多个数据位压缩为单个符号，借此增加使用给定带宽传达的数据量。
在多电平信令的一些情况下，信号的振幅可用以产生不同符号。举例来说，第一振幅电平可表示‘00’，第二振幅电平可表示‘01’，第三振幅电平可表示‘10’，且第四振幅电平可表示‘11’。一些多电平信令方案的一个缺点是；与二进制信令方案中的符号相比，符号可由较小电压分离。较小电压分离可使多电平信令方案更易于受到由噪声或其它方面引起的错误的影响。然而，可通过增加传输信号的峰-峰传输功率来扩展多电平信令方案中的符号的电压分离。然而，在一些情况中，由于固定的电力供应电压、固定的信号功率要求或其它因素，可能无法实现峰-峰传输功率的增加，或者可能很难实现峰-峰传输功率的增加。因此，当与二进制信令方案相比时，为实施多电平信令，传输器可利用更多的功率及/或接收器可能容易增加错误率。
多电平信号(有时称为多符号信号)可为使用包含表示数据(例如，一或多个数据位)的三个或更多个唯一符号的调制方案来调制的信号。多电平信号可为使用调制方案调制的M进制信号的实例，其中M大于或等于3，其中M表示调制方案中可能的唯一符号、电平或条件的数目。在一些情况中，多电平信号或多电平调制方案可被称为非二进制信号或非二进制调制方案。与多电平信号有关的多电平(或M进制)调制方案的实例可包含(但不限于)脉冲振幅调制(例如，PAM4、PAM8)、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。
二进制电平信号(有时称为二进制符号信号)可为使用包含表示一个数据位的两个唯一符号的调制方案来调制的信号。二进制电平信号可为M进制调制方案的实例，其中M小于或等于2。与二进制电平信号有关的二进制电平调制方案的实例包含(但不限于)：非归零(NRZ)、单极性编码、双极性编码、曼彻斯特编码、PAM2及/或其它。
存储器单元阵列105的每一存储器单元可经编程以存储不同状态。举例来说，每一存储器单元可经编程以存储两个或更多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’等等)。存储器单元可将表示可编程状态的电荷存储在电容器中；举例来说，已充电及未充电的电容器分别表示两个逻辑状态。存储器单元阵列105中的存储器单元可使用任何数目个存储媒体，其包含DRAM、FeRAM、PCM或其它类型的存储器单元。DRAM存储器单元可包含具有电介质材料作为绝缘材料的电容器。举例来说，电介质材料可具有线性或顺电电极化性质，并且铁电存储器单元可包含具有铁电材料作为绝缘材料的电容器。在存储媒体包含FeRAM的情况下，铁电电容器的不同电荷电平可表示不同的逻辑状态。
存储器单元阵列105可为或包含三维(3D)阵列，其中多个二维(2D)阵列或多个存储器单元彼此叠置。与2D阵列相比，此配置可增加可在单个裸片或衬底上形成的存储器单元的数目。这又可降低生产成本或提高存储器阵列的性能，或两者兼而有之。阵列的每一层可经对准或定位，使得存储器单元可跨越每一层彼此对准，从而形成存储器单元堆叠。
在一些实例中，存储器单元阵列105可包含存储器单元、字线、数字线及感测组件。在一些实例中，存储器单元阵列105可包含板线(例如，在FeRAM的情况下)。存储器单元阵列105中的存储器单元可包含选择组件及逻辑存储组件，例如包含第一板、单元板、第二板及单元底部的电容器。单元板及单元底部可通过位于其之间的绝缘材料(例如，电介质、铁电或PCM材料)电容耦合。
可使用字线、数字线及/或板线的各种组合来存取存储器单元阵列105中的存储器单元(例如，在读取操作、写入操作或其它操作期间)。在一些情况中，一些存储器单元可与其它存储器单元共享存取线(例如，数字线、字线、板线)。举例来说，数字线可与同一列中的存储器单元共享，字线可与同一行中的存储器单元共享，并且板线可与同一区段、图块、卡片组或多个卡片组中的存储器单元共享。如上文描述，可通过对存储器单元的电容器进行充电或放电来存储各种状态。
可通过操作各种元件来读取或感测存储器单元的电容器的存储状态。电容器可与数字线电子通信。当解除激活选择组件时，电容器可与数字线隔离，并且当激活选择组件时(例如，通过字线)，可将电容器连接到数字线。激活选择组件可被称为选择存储器单元。在一些情况中，选择组件可为晶体管，并且可通过向晶体管栅极施加电压来控制晶体管的操作，其中电压量值大于晶体管的阈值量值。字线可激活选择组件；举例来说，施加到字线的晶体管栅极的电压可将存储器单元的电容器与数字线连接。
在一些实例中，数字线的电压变化可取决于其本征电容。也就是说，当电荷流过数字线时，一些有限电荷可存储在数字线中，并且所得电压取决于本征电容。本征电容可取决于数字线的物理特性，其包含尺寸。数字线可连接存储器单元阵列105中的许多存储器单元，因此数字线的长度可导致不可忽略的电容(例如，以微微法拉(pF)为数量级)。然后可通过感测组件将数字线的所得电压与参考电压(例如，参考线的电压)进行比较，以便确定存储器单元中的存储逻辑状态。可使用其它感测过程。
感测组件可包含各种晶体管或放大器，以检测及放大信号的差异，这可称为锁存。感测组件可包含感测放大器，其接收并比较数字线的电压与参考线的电压，所述参考线的电压可为参考电压。基于所述比较，可将感测放大器输出驱动到较高(例如，正)或较低(例如，负或接地)供应电压。例如，如果数字线的电压高于参考线的电压，那么可将感测放大器输出驱动到正供应电压。
在一些情况中，感测放大器可将数字线驱动到供应电压。然后，感测组件可锁存感测放大器的输出及/或数字线的电压，其可用以确定存储器单元中的存储状态(例如，逻辑‘1’)。替代地，举例来说，如果数字线的电压低于参考线的电压，那么可将感测放大器输出驱动到负或接地电压。感测组件可类似地锁存感测放大器输出以确定存储器单元中的存储状态(例如，逻辑‘0’)。然后可例如通过列解码器输出存储器单元的锁存逻辑状态。
为写入存储器单元，可跨越存储器单元的电容器施加电压。可使用各种方法来写入存储器单元。在一个实例中，选择组件可通过字线激活，以便将电容器电连接到数字线。通过控制单元板(例如，通过板线)及单元底部(例如，通过数字线)的电压，可跨越电容器施加电压。为写入逻辑‘0’，可将单元板取高(例如，可将电压电平增加到高于作为“高”电压的预定电压)。也就是说，可将正电压施加到板线，并且可将单元底部取低(例如，实际上接地或将负电压施加到数字线)。可执行相反过程以写入逻辑‘1’，其中将单元板取低，并将单元底部取高。
控制器110可通过各种组件(例如，行解码器、列解码器及感测组件)控制存储器单元阵列105中的存储器单元的操作(例如，读取、写入、重写、刷新，放电等)。在一些情况中，行解码器、列解码器及感测组件中的一或多者可与控制器110位于同一位置。控制器110可产生行地址信号及列地址信号，以便激活所需字线及数字线。在其它实例中，控制器110可产生及控制在存储器子系统100的操作期间使用的各种电压或电流。举例来说，控制器110可在存取一或多个存储器单元之后向字线或数字线施加放电电压。一般来说，本文所论述的施加电压或电流的振幅、形状或持续时间可经调整或改变，并且对于在操作存储器子系统100时所论述的各种操作可为不同的。此外，可同时存取存储器单元阵列105内的一个、多个或全部存储器单元。举例来说，在复位操作期间可同时存取存储器单元阵列105中的多个存储器单元或全部存储器单元，在所述复位操作中，多个存储器单元或全部存储器单元可被设置为单个逻辑状态(例如，逻辑‘0’)。
多个信道115中的每一者可经配置以将存储器单元阵列105与控制器110耦合。在其它实例中，多个信道115中的每一者可被称为多个支路。在其它实例中，多个信道中的每一者可被称为第一支路群组或第二支路群组。在一些存储器装置中，在存储器装置与主机装置(例如，个人计算机或其它计算装置)之间的数据传送速率可能受到跨越多个信道115传送的数据速率的限制。在一些实例中，存储器子系统100可包含大量高电阻信道。通过增加信道的数目，可增加在存储器子系统100中传送的数据量而不增加传送的数据速率。在一些实例中，多个信道115可被称为宽系统接口。多个信道115中的每一者可为定位在存储器单元阵列105与控制器110之间的中介层的部分。在一些实例中，信道115中的一或多者可为单向的，而在其它实例中，信道115中的一或多者可为双向的。
在一些实例中，信令接口120中的至少部分(并且在一些情况中为每一者)可产生及/或解码使用多个信道115传达的信号。信令接口120可与同多个信道115耦合的每一组件相关联。信令接口120可经配置以产生及/或解码多电平信号、二进制信号或两者(例如，同时)。每一信令接口120可包含驱动器125及接收器130。在一些实例中，每一驱动器125可被称为多支路驱动器。
每一驱动器125可经配置以基于包含多个位的逻辑状态来产生多电平信号。举例来说，驱动器125可使用PAM4信令技术(或其它类型的多电平信令技术)来产生具有对应于逻辑状态的振幅的信号。驱动器125可经配置以使用单个输入线来接收数据。在一些情况中，驱动器125可包含用于数据的第一位(例如，最高有效位)的第一输入线、用于数据的第二位(例如，最低有效位)的第二输入线。在某些情形下，驱动器125可经配置以产生二进制电平信号(例如，NRZ信号)。在一些情况中，驱动器125可使用单端信令来产生多电平信号。在此类情况下，可在没有互补组件的情况下传输多电平信号。
在一些情况中，每一驱动器125可被称为多支路驱动器125。每一多支路驱动器125可包含与第一电阻性组件(例如，晶体管或电阻器)耦合的第一多个支路。在其它实例中，每一多支路驱动器125可包含与第二电阻性组件(例如，晶体管或电阻器)耦合的第二多个支路。第一多个支路及第二多个支路中的每一者可经配置以分别输出第一数据及第二数据。第一数据及第二数据中的每一者可包含多个数据位。
额外地或替代地，举例来说，每一多支路驱动器可与存储器控制器110耦合。在一些实例中，存储器控制器110可经配置以确定第一输出数据与第二输出数据之间的输出阻抗偏移。换句话说，第一数据及第二数据中的每一者的传输可与特定阻抗电平相关联。在一些实例中，存储器控制器110可经配置以确定第一数据及第二数据中的每一者的阻抗电平之间的差(例如，偏移)。
每一接收器130可经配置以确定由使用多个信道115接收的多电平信号的符号表示的逻辑状态。在一些情况中，接收器130可确定所接收多电平信号的振幅。基于确定的振幅，接收器130可确定由多电平信号表示的逻辑状态。接收器130可经配置以使用单个输出线来输出数据。
在一些情况中，接收器130可包含用于数据的第一位(例如，最高有效位)的第一输出线、用于数据的第二位(例如，最低有效位)的第二输出线。在某些情形下，接收器130可经配置以解码二进制电平信号(例如，NRZ信号)。举例来说，接收器130中的每一者可经由多个信道115与传输器(未说明)耦合。信道115中每一者可经配置以输出包含多个位的数据，并且控制器110可经配置以确定数据输出之间的输出阻抗偏移。一或多个电阻性组件(未单独说明)可经配置以调整多个信道115中的一或多者的电阻电平。此调整可至少部分基于经确定输出阻抗偏移。举例来说，所述调整可基于启用多个信道115中的至少一个信道115。至少一个信道115可例如与数据位(例如，数据的最高有效位、数据的最低有效位)相关联—这意味着接收器130可经由对应输出线输出数据位(例如，数据的最高有效位、数据的最低有效位)。可基于启用多个信道115中的至少一个信道115来选择对应输出线。在其它实例中，调整可部分基于停用多个信道115中的至少一个信道115。在一些实例中，经调整电阻电平可至少部分基于调整一或多个电阻性组件的电阻。
举例来说，信道115中的每一者可与传输器耦合。在一些实例中，传输器可与多支路驱动器125中的每一者、存储器控制器110及每一接收器130耦合，并且可经配置以传输第一数据及第二数据。额外地或替代地，举例来说，一或多个晶体管可与传输器耦合并且经配置以调整第一多个信道115中的至少一者的电阻电平。举例来说，第一数据及第二数据可经由传输器来传输。随后，举例来说，存储器控制器110可经配置以确定第一传输数据与第二传输数据之间的输出阻抗偏移，如上文论述。第一晶体管及/或第二晶体管中的每一者可与传输器耦合并且经配置以至少部分基于输出阻抗偏移的确定来调整至少一个信道115的电阻电平。
在一些情况中，信令接口120中的每一者可经配置以选择性地产生及/或解码不同类型的信号(例如，NRZ信号、PAM4信号、PAM8信号等)。可基于存储器子系统100的操作情形使用不同类型的信号。举例来说，二进制信令可比多电平信令使用更少的功率，并且在功率消耗是性能的主要考虑因素时使用。可用以确定应使用哪种类型的信令的其它性能因素可包含时钟考虑因素、数据选通(DQS)考虑因素、电路能力、带宽考虑因素、抖动考虑因素或其组合。在一些情况中，控制器110可经配置以选择信号的类型，并且信令接口120可经配置以基于从控制器110接收的指令来实施选择。在一些情况中，信令接口120中的每一者可经配置以实施编码功能，例如错误检测程序、错误校正程序、数据总线反转程序或其组合。
在一些情况中，信令接口120可经配置以同时传达多电平信号及二进制信号。在此类情况下，信令接口120可包含一组以上驱动器125及接收器130。举例来说，信令接口120可经配置以在与使用第二组信道115使用多电平信号传达第二组数据(例如，用户信息)的同时使用第一组信道115使用二进制级信号来传达第一组数据(例如，控制信号)。
图2说明根据本发明的各种实施例的表示多电平信号的眼图200的实例。眼图200可用以指示高速传输中的信号质量，并且可表示信号的四个符号(例如，‘00’、‘01’、‘10’或‘11’)。在一些实例中，四个符号中的每一者可由不同电压振幅(例如，振幅205-a、205-b、205-c、205-d)表示。在其它实例中，眼图200可表示PAM4信号，PAM4信号可用以在存储器装置(例如，如参考图1描述的存储器子系统100)中传达数据。眼图200可用以提供信号完整性的健康状况的视觉指示，并且可指示数据信号的噪声余量。噪声余量可例如是指信号超过振幅205的理想边界的量。
为产生眼图200，示波器或其它计算装置可根据采样周期210(例如，单位间隔或位周期)对数字信号进行采样。采样周期210可由与测量信号的传输相关联的时钟来定义。在一些实例中，示波器或其它计算装置可在采样周期210期间测量信号的电压电平以形成迹线215。噪声及其它因素可导致从信号测量的迹线215偏离一组理想阶梯函数。通过覆盖多个迹线215，可确定关于测量信号的各种特性。举例来说，眼图200可用以识别通信信号的数个特性，例如抖动、串扰、电磁干扰(EMI)、信号损耗、信噪比(SNR)、其它特性或其组合。闭眼可能指示有噪声及/或无法预测的信号或其它问题。
在一些实例中，眼图200可指示宽度220。眼图200中的眼的宽度220可用以指示测量信号的时序同步或测量信号的抖动效果。在一些实例中，将宽度220与采样周期210进行比较可提供测量信号的SNR的测量。眼图中的每一眼都可基于测量信号的特性而具有唯一宽度。各种编码及解码技术可用以修改测量信号的宽度220。
在其它实例中，眼图200可指示用于确定由测量信号的符号表示的逻辑状态的值的采样时间225(例如，理想采样时间)。举例来说，确定用于对测量信号的数据进行采样的正确时间(例如，时序同步)对于使信号检测中的错误率最小化可能是重要的。举例来说，如果计算装置在转变时间(例如，上升时间230或下降时间235)期间对信号进行采样，那么解码器可能将误差引入由信号的符号表示的数据中。可使用各种编码及解码技术来修改测量信号的理想采样时间225。
眼图200可用以识别从第一振幅205转变到第二振幅205的上升时间230及/或下降时间235。除其它方面之外，在上升时间230或下降时间期间轨迹215的斜坡可指示信号对时序错误的敏感性。举例来说，迹线215的斜坡越陡峭(例如，上升时间230及/或下降时间235越小)，振幅205之间的转变越理想。各种编码及解码技术可用以修改测量信号的上升时间230及/或下降时间235。
在一些实例中，眼图200可用以识别测量信号中的抖动240的量。抖动240可是指由于上升及下降时间的未对准而导致的时序误差。当在不同于由数据时钟定义的理想时间的时间出现上升沿或下降沿时发生抖动240。抖动240可能是由信号反射、符号间干扰、串扰、工艺-电压-温度(PVT)变化、随机抖动、加性噪声或其组合引起的。各种编码及解码技术可用以修改经测量信号的抖动240。在一些情况中，针对每一信号电平或每一眼的抖动240可为不同。
在其它实例中，眼图200可指示眼张开度245，其可表示各种振幅205之间的峰-峰电压差。眼张开度245可与用于区分测量信号的不同振幅205的电压余量有关。余量越小，越难区分相邻振幅，并且由于噪声而可能引入的误差就越大。在一些情况中，信号的接收器(例如，参考图1描述的接收器130)可将信号与定位在各种振幅205之间的一或多个阈值电压进行比较。在其它情况中，眼张开度245越大，噪声将导致错误满足一或多个电压阈值的可能性越小。眼张开度245可用以指示测量信号中的加性噪声的量，并且可用以确定经测量信号的SNR。各种编码及解码技术可用以修改经测量信号的眼张开度245。在一些情况中，每一眼的眼张开度245可为不同。在此类情况下，多电平信号的眼可能不是相同的。
如上文论述，存储器装置(例如，参考图1描述的存储器子系统100)可包含多支路驱动器(例如，参考图1描述的多支路驱动器125)，其包含与第一电阻性组件耦合的第一多个支路(例如，参考图1描述的信道115)及与第二电阻性组件耦合的第二多个支路(例如，参考图1描述的信道115)。第一多个支路及第二多个支路中的每一者可经配置以分别输出第一数据及第二数据。额外地或替代地，举例来说，存储器控制器(例如，参考图1描述的存储器控制器110)及/或传输器可与多支路驱动器耦合。传输器可经配置以传输第一数据及第二数据中的每一者。
经传输第一数据及第二数据中的每一者可含有眼张开度245，其可表示各种振幅205之间的峰-峰电压差。存储器控制器(例如，参考图1描述的存储器控制器110)可确定两个或更多个眼张开度245之间的差异(例如，偏移)，这可由第一数据及第二数据引起。额外地或替代地，举例来说，存储器控制器可至少部分基于所述确定来起始将多支路驱动器的第一多个支路中的至少一个支路的电阻性电平调整到与第一电阻电平不同的第二电阻电平。在一些实例中，经起始调整可由与第一多个支路中的至少一者电子通信的晶体管执行。此调整可导致更大、更均匀的眼张开度245。
在其它实例中，眼图200可指示失真250。失真250可表示由于噪声或信号路径中断而导致的测量信号的过冲及/或下冲。当信号从旧振幅(例如，振幅205-c)稳定到新振幅(例如，振幅205-b)时，信号可能会过冲及/或下冲新振幅电平。在一些实例中，失真250可能是由此过冲及/或下冲引起，并且可能由信号中的加性噪声或信号路径中的中断引起。眼图中的每一眼都可基于经测量信号的特性而具有唯一张开度。各种编码及解码技术可用以修改经测量信号的失真250。在一些情况中，针对每一信号电平或每一眼的失真250可为不同的。
在图2中所展示的眼图200的特性的位置仅出于说明性目的。例如宽度220、采样时间225、上升时间230、下降时间235、抖动240、眼张开度245及/或失真250的特性可能出现在图2未具体指示的眼图200的其它部分中。
图3说明根据本发明的各种实施例的多支路驱动器300的实例。多支路驱动器300可经配置以基于一或多个数据位来产生多电平信号或二进制信号。多支路驱动器300可为如参考图1所描述的驱动器125的实例。多支路驱动器300可包含上拉电路305及下拉电路310。多支路驱动器300可经配置以基于从存储器核心325接收的逻辑状态而将信号320输出到多个信道(例如，参考图1描述的信道115)。在一些实例中，多支路驱动器300可与存储器核心325耦合，存储器核心325可为如参考图1所描述的存储器单元阵列105的实例。在其它实例中，存储器核心325可与存储器控制器(例如，参考图1描述的存储器控制器110)耦合。
在一些实例中，多支路驱动器300可基于从存储器核心325接收的数据来操作。举例来说，存储器控制器(例如，参考图1描述的存储器控制器110)可将指示发送到存储核心325以识别待传输到存储器装置的另一组件的数据。在一些实例中，识别数据可包含一或多个信息位。在其它实例中，多支路驱动器300或存储器控制器可基于经识别数据来识别期望振幅电平。多支路驱动器300或存储器控制器可识别多支路驱动器300的输出信号320的当前振幅电平，并且在一些实例中，多支路驱动器300或存储器控制器可确定用于使上拉电路305及/或下拉电路310从输出信号320的当前振幅电平转变到期望振幅电平的一组指令。额外地或替代地，举例来说，指令可包含栅极电压的特性(例如，栅极电压的振幅、栅极电压的时序及/或栅极电压激活的模式)以施加到将多支路驱动器300的输出耦合到两个或更多个电压源的一或多个切换组件。指令可经配置以致使输出信号320被“上拉”或“下拉”到期望振幅电平。
在一些实例中，存储器核心325可与FIFO组件330耦合。举例来说，从存储器核心325传输的数据可经路由通过FIFO组件330。FIFO组件330可例如组织及/或操纵从存储器核心325传输的数据。在一些实例中，FIFO组件330可根据时间及优先级排序来操纵及/或组织数据。因此，FIFO组件330可以先到先得的方式处理数据。在一些实例中，FIFO组件330可利用与同多支路驱动器300耦合的存储器控制器(例如，参考图1描述的存储器控制器110)相同的时钟。在其它实例中，FIFO组件330可利用单独时钟来进行读取及写入操作。
在其它实例中，可经由多路复用器335对从存储器核心325传输并传输通过FIFO组件330的数据进行多路复用。多路复用器335可与存储器核心325及FIFO组件330两者耦合。在一些实例中，多路复用器335可称为MUX 335，并且可选择从FIFO组件330接收的若干输入信号中的一者。在选择输入信号时，多路复用器335可将信号转发到预驱动器340。举例来说，预驱动器340可与多路复用器335耦合并且可利用偏置电路来产生低功率信号。在一些实例中，经由预驱动器340产生的信号可被传输到上拉电路305及/或下拉电路310。
上拉电路305可经配置以将多支路驱动器300的输出信号320从第一振幅偏置到大于第一振幅的第二振幅。在一些实例中，上拉电路305可被称为上拉晶体管305，并且可为或包含晶体管。在一些情况中，所述晶体管可为PMOS晶体管或NMOS晶体管。举例来说，如果输出信号320是处于第一振幅205-b，如参考图2所描述，那么上拉电路305可用于将输出信号320转变为振幅电平205-c或205-d中的任一者。上拉电路305可使用一或多个切换组件(例如，晶体管)与第一电压源耦合。第一电压源可具有比与下拉电路310相关联的第二电压源更大的电压。
在一些实例中，上拉电路305可为多支路驱动器(例如，参考图1描述的多支路驱动器125)的第一晶体管的实例。举例来说，多支路驱动器可包含与第一电阻性组件耦合的第一多个支路(例如，参考图1描述的信道115)及与第二电阻性组件耦合的第二多个支路(例如，参考图1描述的信道115)。第一多个支路可经配置以输出包含多个位的第一数据，并且第二多个支路可经配置以输出包含多个位的第二数据。额外地或替代地，举例来说，多支路驱动器可与传输器及/或存储器控制器(例如，参考图1描述的存储器控制器110)耦合。传输器可经配置以传输第一数据及第二数据中的每一者，且存储器控制器可经配置以确定传输数据中的每一者之间的峰-峰电压差(例如，输出阻抗偏移)，如参考图2描述。在确定输出阻抗偏移后，上拉电路305可经配置以至少部分基于对输出阻抗偏移的确定来调整第一多个支路中的至少一者的电阻电平。在一些实例中，上拉电路可经配置以将多支路驱动器的第一多个支路的输出阻抗调整到设置阻抗电平。
下拉电路310可经配置以将多支路驱动器300的输出信号320从第一振幅偏置到小于第一振幅的第二振幅。在一些实例中，下拉电路310可被称为下拉晶体管310，并且可为或可包含晶体管。在一些情况中，所述晶体管可为PMOS晶体管或NMOS晶体管。举例来说，如果输出信号320具有第一振幅205-b，如参考图2描述，那么下拉电路310可用以将输出信号320转变为振幅电平205-a。下拉电路310可使用一或多个切换组件(例如，晶体管)与第二电压源耦合。第二电压源可具有比与上拉电路305相关联的第一电压源更少的电压。在一些情况中，下拉电路310选择性地将多支路驱动器300的输出与接地或虚拟接地耦合。额外地或替代地，举例来说，上拉电路305及下拉电路310的组合可被称为输出驱动器315。
在一些实例中，下拉电路310可为多支路驱动器(例如，参考图1描述的多支路驱动器125)的第二晶体管的实例。举例来说，多支路驱动器可包含与第一电阻性组件耦合的第一多个支路(例如，参考图1描述的信道115)及与第二电阻性组件耦合的第二多个支路(例如，参考图1描述的信道115)。第一多个支路可经配置以输出包含多个位的第一数据，且第二多个支路可经配置以输出包含多个位的第二数据。额外地或替代地，举例来说，多支路驱动器可与传输器及/或存储器控制器(例如，参考图1描述的存储器控制器110)耦合。传输器可经配置以传输第一数据及第二数据中的每一者，且存储器控制器可经配置以确定经传输数据中的每一者之间的峰-峰电压差(例如，输出阻抗偏移)，如参考图2描述。在确定输出阻抗偏移后，下拉电路310可经配置以至少部分基于对输出阻抗偏移的确定来调整第二多个支路中的至少一者的电阻电平。在一些实例中，上拉电路可经配置以将多支路驱动器的第一多个支路的输出阻抗调整到设置阻抗电平。额外地或替代地，举例来说，第一多个支路及第二多个支路中的每一者可与数据位(例如，最高有效位、最低有效位、另一数据位)相关联。举例来说，第一多个支路的调整可包含启用或停用与数据位(例如，最高有效位或最低有效位)相关联的多个中的至少一个支路。在其它实例中，第二多个支路的调整可包含启用或停用与数据位(例如，最高有效位或最低有效位)相关联的多个中的至少一个支路。举例来说，第一多个支路及第二多个支路可各自与数据位相关联(例如，第一多个支路可与最高有效位相关联，且第二多个支路可与最低有效位相关联)。在一些实例中，第一多个支路及第二多个支路的调整可同时发生或彼此独立地发生。
在一些情况中，上拉电路305及/或下拉电路310的设计可能影响输出信号320的各种特性，如由眼图(例如，参考图2描述的眼图200)所表示。举例来说，上拉电路305及/或下拉电路310的设计可影响眼宽度(例如，参考图2描述的宽度220)、眼张开度(例如，参考图2描述的张开度245)、失真(例如，参考图2描述的失真250)、抖动(例如，参考图2描述的抖动240)、振幅的位置、其它特性或其组合。如参考图2描述，存储器控制器(例如，参考图1描述的存储器控制器110)可至少部分基于输出阻抗偏移的确定而起始将多支路驱动器的第一多个支路中的至少一个支路(例如，参考图1描述的信道115)的电阻电平调整到与第一电阻电平不同的第二电阻电平。在一些实例中，可由上拉电路305及/或下拉电路310来执行经起始调整。此调整可导致更大、更均匀的眼张开度(例如，参考图2描述的眼张开度245)。
在一些情况中，多支路驱动器300可经配置以选择性地产生二进制信号(例如NRZ信令)或多电平信号(例如PAM4或PAM8)。在其它实例中，多支路驱动器300可经配置以调整多支路驱动器300的输出信号320的传输功率。额外地或替代地，举例来说，多支路驱动器300或存储器控制器(例如，参考图1描述的存储器控制器110)可经配置以选择一或多个信道或一或多个信道群组以将输出信号320传达到存储器装置的另一组件。
图4说明根据本发明的各种实例的实例存储器装置400。存储器装置400也可被称为存储器驱动器400，并且可为如参考图1所描述的驱动器125的实例。存储器驱动器400可经配置以利用多电平信令在存储器子系统100的各种组件之间传达数据。存储器驱动器400可包含电阻性组件405及405-a、电阻性组件410及410-a、晶体管415、晶体管420及传输器425。
如上文描述，存储器驱动器400可包含电阻性组件405及405-a。电阻性组件405及405-a中的每一者可与多个支路430耦合。在一些实例中，多个支路430可被称为第一多个支路430。多个支路430中的每一者可与存储器单元阵列(例如，参考图1描述的存储器单元阵列105)耦合，并且可经配置以从阵列输送数据。举例来说，电阻性组件405及405-a中的每一者可经由支路450与存储器单元阵列耦合。在一些实例中，支路450可能够输送来自存储器阵列的数据的最高有效位，并且在其它实例中，多个支路430可经配置以输送来自存储器阵列的最高有效位。额外地或替代地，多个支路430可经配置以输送来自存储器阵列的最低有效位。多个支路430可经配置以例如通过启用或停用多个支路430中的一或多者或通过启用或停用多个支路435中的一或多者来输送相应数据位(例如，来自存储器阵列的最高有效位或最低有效位)。在任一情况下，电阻性组件405及405-a中的每一者可经配置以线性化所接收数据。换句话说，电阻性组件405及405-a可经配置以按连续的方式同时对所接收地址进行排序。在一些实例中，存储器阵列可支持可更改最高有效位或最低有效位或两者的编码技术。编码方案可包含格雷编码、DBI编码、错误校正码(ECC)编码等等。
在一些实例中，电阻性组件405及405-a中的每一者可与任何数目个电阻性单元相关联(例如，耦合到所述电阻性单元)。举例来说，电阻性组件405及405-a可与四个电阻性单元相关联。在此实例中，每一单元可为240Ω。因为电阻性单元可并联耦合，所以电阻性组件405及405-a中的每一者可为60Ω电阻性组件。
在一些实例中，存储器驱动器400可包含电阻性组件410及410-a。电阻性组件410及410-a中的每一者可与多个支路435耦合。在一些实例中，多个支路435可被称为第二多个支路435。多个支路435中的每一者可与存储器单元阵列(例如，参考图1描述的存储器单元阵列105)耦合并且可经配置以输送来自阵列的数据。举例来说，电阻性组件410及410-a中的每一者可经由支路455与存储器单元阵列耦合。在一些实例中，支路455可能够输送来自存储器阵列的数据的最低有效位，并且在其它实例中，多个支路435可经配置以输送来自存储器阵列的最低有效位。额外地或替代地，多个支路435可经配置以输送来自存储器阵列的最高有效位。多个支路435可经配置以例如通过启用或停用多个支路435中的一或多者或通过启用或停用多个支路430中的一或多者来输送来自存储器阵列的最高有效位或最低有效位。如上文论述，在每一种情况中，电阻性组件410及410-a中的每一者可经配置以线性化所接收数据。
在一些实例中，电阻性组件410及410-a中的每一者可与任何数目个电阻性单元相关联(例如，耦合到所述电阻性单元)。举例来说，电阻性组件410及410-a可与两个电阻性单元相关联。在此实例中，每一单元可为240Ω。因为电阻性单元可并联耦合，所以电阻性组件410及410-a中的每一者可为120Ω电阻性组件。
电阻性组件405及405-a以及410及410-a中的每一者可与传输器425耦合，传输器425可经配置以将经由多个支路430及435接收的数据传输或转发到一或多个信道上。在一些实例中，传输器425可为或包含输出垫，并且可被称为输出垫425。举例来说，输出垫425可将信号输出到一或多个信道(例如，参考图1描述的信道115)。如上文描述，多个支路430及435中的每一者可与存储器单元阵列耦合并且可经配置以从所述阵列输送数据。因为阵列的每一存储器单元可能够存储两个或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’等)，多个支路430及435中的每一者可将多电平信号输送到传输器425。因此，传输器425可将多电平信号传输到例如接收器(例如，参考图1描述的接收器130)。
额外地或替代地，归因于与电阻性组件405、405-a、410及410-a中的每一者相关联的电阻性单元，电阻性组件405可拥有两倍于电阻性组件410的驱动能力，且电阻性组件405-a可拥有两倍于电阻性组件410-a的驱动能力。在传输数据“00”(例如，逻辑“00”)的情况下，电阻性组件405-a及410-a可被激活，而电阻性组件405及410被解除激活。在此实例中，传输器425可传输具有如参考图2描述的振幅205-a的信号。在传输数据“01”(例如，逻辑“01”)的情况下，电阻性组件410及405-a可被激活，而电阻性组件405及410-a被解除激活。
在此实例中，传输器425可通过以1:2的比率驱动传输器的输入来传输具有如参考图2所描述的振幅205-b的信号。在传输数据“10”(例如，逻辑“10”)的情况下，电阻性组件405及410-a可被激活，而电阻性组件405-a及410被解除激活。在此实例中，传输器425可通过以2:1的比率驱动传输器的输入来传输具有如参考图2所描述的振幅205-c的信号。在传输数据“11”(例如，逻辑“11”)的情况下，电阻性组件405及410可被激活，而电阻性组件405-a及410-a被解除激活。在此实例中，传输器425可传输具有如参考图2所描述的振幅205-d的信号。
在一些实例中，传输器425可与晶体管415耦合。在一些实例中，晶体管415可被称为第一晶体管415。第一晶体管415可经配置以调整多个支腿430中的至少一者的电阻电平。在其它实例中，第一晶体管415可经配置以调整多个支路435中的至少一者的电阻电平。如图4中所展示，第一晶体管415可与电阻性组件410耦合，电阻性组件410可与数据的最低有效位相关联。因此，第一晶体管415可经配置以调整与数据的最低有效位相关联的多个支路435中的至少一者的电阻电平。在另一实例中，第一晶体管415可与电阻性组件405耦合，电阻性组件405可与数据的最高有效位相关联。第一晶体管415可经由控制线475与电阻性组件405耦合。因此，第一晶体管415可经配置以调整与数据的最高有效位相关联的多个支路430中的至少一者的电阻电平。在任一实例中，传输器425可经由多个支路430及435传输从存储器单元阵列接收的数据。传输数据可被接收(例如，通过参考图1描述的接收器130)并且被比较(例如，通过参考图1所描述的存储器控制器110)。在一些实例中，经由多个支路430输送的数据可从经由多个支路435输送的数据偏移。在一些实例中，这可被称为输出阻抗偏移。因此，在一些实例中，可确定输出偏移阻抗(例如，通过参考图1描述的存储器控制器110)。
在确定输出阻抗偏移后，晶体管415可经配置以调整多个支路430或多个支路435的电阻电平。在一些实例中，晶体管415可经配置以调整多个支路430及多个支路435的电阻电平。通过调整多个支路430及435中的一者或两者的输出阻抗，可消除经由传输器425传输的数据中的任何输出阻抗偏移。在其它实例中，晶体管415可与控制线465耦合。在一些实例中，控制线可与支路450或支路455耦合。在其它实例中，控制线465可接收一或多个信号(例如，通过参考图1描述的存储器控制器110)，其可允许晶体管415被停用。
在一些实例中，可保证对多个支路430及435中的一者或两者的输出阻抗的第二调整。举例来说，晶体管415可经配置以调整多个支路430及多个支路435的电阻电平。随后，举例来说，可重新确定输出偏移阻抗(例如，通过如参考图1描述的存储器控制器110)。在输出阻抗偏移的第二确定后，举例来说，晶体管415可经配置以将多个支路430或多个支路435的电阻电平调整到不同电阻电平。在一些实例中，晶体管415可经配置以将多个支路430及多个支路435的电阻电平调整到第二电阻电平。在任一种事件中，晶体管415可经配置以调整多个支路430及多个支路435的电阻电平任意次数，以消除经由传输器425传输的数据中的任何输出阻抗偏移。
在其它实例中，传输器425可与晶体管420耦合。在一些实例中，晶体管420可被称为第二晶体管420。第二晶体管420可经配置以调整多个支腿430中的至少一者的电阻电平。在其它实例中，第二晶体管420可经配置以调整多个支路435中的至少一者的电阻电平。如图4中所展示，第二晶体管420可与电阻性组件410-a耦合，电阻性组件410-a可与数据的最低有效位相关联。因此，第二晶体管420可经配置以调整与数据的最低有效位相关联的多个支路435中的至少一者的电阻电平。在另一实例中，第二晶体管420可与电阻性组件405-a耦合，电阻性组件405-a可与数据的最高有效位相关联。第二晶体管420可经由控制线480与电阻性组件405-a耦合。因此，第二晶体管420可经配置以调整与数据的最高有效位相关联的多个支路430中的至少一者的电阻电平。如上文描述，在任一实例中，传输器425可经由多个支路430及435传输从存储器单元阵列接收的数据。可接收并比较经传输数据(例如，通过参考图1描述的存储器控制器110)。在一些事件中，比较数据可能会偏移。
在确定输出阻抗偏移后，晶体管420可经配置以调整多个支路430或多个支路435的电阻电平。在一些实例中，晶体管420可经配置以调整多个支路430及多个支路435的电阻电平。通过调整多个支路430及435中的一者或两者的输出阻抗，可消除经由传输器425传输的数据中的任何输出阻抗偏移。在其它实例中，晶体管420可与控制线470耦合。在一些实例中，控制线可与支路450或支路455耦合。在其它实例中，控制线470可接收一或多个信号(例如，通过参考图1描述的存储器控制器110)，其可允许晶体管420被停用。
在一些实例中，可保证对多个支路430及435中的一者或两者的输出阻抗的第二调整。举例来说，晶体管420可经配置以调整多个支路430及多个支路435的电阻电平。随后，举例来说，可重新确定输出偏移阻抗(例如，通过如参考图1描述的存储器控制器110)。在输出阻抗偏移的第二确定后，举例来说，晶体管420可经配置以将多个支路430或多个支路435的电阻电平调整到不同电阻电平。在一些实例中，晶体管420可经配置以将多个支路430及多个支路435的电阻电平调整到第二电阻电平。在任一种事件中，晶体管420可经配置以调整多个支路430及多个支路435的电阻电平任意次数，以消除经由传输器425传输的数据中的任何输出阻抗偏移。
额外地或替代地，举例来说，第一晶体管415及第二晶体管420可独立于彼此或与彼此结合地操作。举例来说，第一晶体管415可调整多个支路430及435中的一者或两者的输出阻抗，同时第二晶体管420保持在非活动或旁通状态。在其它实例中，第二晶体管420可调整多个支路430及435中的一者或两者的输出阻抗，同时第一晶体管415保持在非活动或旁通状态。在其它实例中，第一晶体管415可调整多个支路430或435中的一者的输出阻抗，并且第二晶体管420可调整相对支路的输出阻抗。
在上文描述的实例中，电阻性组件405、电阻性组件410及晶体管415中的每一者可与供应电压440耦合。供应电压440(其可称为VDDQ 440)可为用于存储器装置400、I/O控制器(未说明)及与存储器装置400相关联的任何逻辑的公共供应器。额外地或替代地，举例来说，电阻性组件405-a、电阻性组件410-a及晶体管420中的每一者可与负供应电压445耦合。在一些实例中，负供应电压445可为场效应晶体管(FET)。
在一些实例中，存储器装置400可包含ZQ校准电路460。ZQ校准电路460可操作以调整电阻性组件405、405-a、410及410-a的阻抗电平。举例来说，ZQ校准电路460可将一或多个信号传输到电阻性组件405、405-a、410及410-a中的任一者。信号可对应于相应电阻性组件的预期阻抗的值或接近于所述值。因此，在上文论述的实例中(例如，60Ω及120Ω电阻性组件)，ZQ校准电路460可将对应于60Ω的信号传输到电阻性组件405及405-a中的一或多者，并将对应于120Ω的信号传输到电阻性组件410及410-a中的一或多者。因此，ZQ校准电路460可将电阻性组件405、405-a、410及410-a的阻抗值设置或辅助设置到期望电平。
图5说明根据本发明的实例的支持改进多电平信号的电平之间的均匀性的存储器控制器515的框图500。存储器控制器515可为参考图1到4描述的存储器控制器110的方面的实例。存储器控制器515可包含偏置组件520、时序组件525、接受组件530、比较组件535、确定组件540、起始组件545及设置组件550。这些模块中的每一者可直接或间接地彼此通信(例如，经由一或多个总线)。
接受组件530可接收从与多支路驱动器耦合的传输器(例如，参考图4描述的传输器425)输出的第一数据及第二数据。在一些实例中，第一数据及第二数据中的每一者可包含多个位。举例来说，接受组件530可包含测量第一数据及第二数据中的每一者的振幅。
比较组件535可比较从传输器(例如，参考图4描述的传输器425)输出的第一数据及第二数据。在一些实例中，比较组件535可响应于接受组件530接收从传输器输出的第一数据及第二数据而操作。
确定组件540可确定第一数据与第二数据之间的输出阻抗偏移。在一些实例中，确定组件540可响应于从传输器(例如，参考图4描述的传输器425)输出第一数据及第二数据来确定由比较组件535比较的数据。在其它实例中，确定组件540可响应于对多支路驱动器的第一多个支路中的至少一个支路(例如，参考图4描述的多个支路430)的电阻电平的第一调整来操作。额外地或替代地，举例来说，确定组件540可响应于对多支路驱动器的第二多个支路中的至少一个支路(例如，参考图4描述的多个支路435)的电阻电平的第一调整来操作。
起始组件545可起始将多支路驱动器的第一多个支路(例如，参考图4描述的多个支路430)中的至少一个支路的电阻电平调整到与第一电阻电平的第二电阻电平。起始组件545可响应于确定组件540确定第一数据与第二数据之间的输出阻抗偏移来操作。在一些实例中，起始组件545可启用第一多个支路中的至少一个支路。在其它实例中，起始组件545可停用第一多个支路中的至少一个支路。额外地或替代地，举例来说，起始组件545可起始将第一多个支路的第二电阻电平调整到与第二电阻电平不同的第三电阻电平。在其它实例中，起始组件545可至少部分基于确定输出阻抗偏移来启用第一支路群组中的至少一个支路，并且起始组件545可至少部分基于经确定输出阻抗偏移来停用第一支路群组中的至少一个支路。
设置组件550可至少部分基于第二电阻电平来设置多支路驱动器的第一多个支路(例如，参考图4描述的多个支路430)中的每一者的输出阻抗。设置组件550可响应于起始组件545起始将第一多个支路中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平来操作。
图6说明根据本发明的实例的包含支持改进多电平信号的电平之间的均匀性的装置605的系统600的图。装置605可为上文例如参考图4所描述的多支路驱动器400的组件的实例或者可包含上文例如参考图4所描述的多支路驱动器400的组件。装置605可包含用于双向语音及数据通信的组件，其包含用于传输及接收通信的组件，其包含存储器控制器615、存储器单元620、基本输入/输出系统(BIOS)组件625、处理器630、I/O控制器635及外围组件640。这些组件可经由一或多个总线(例如，总线610)进行电子通信。
存储器控制器615可如本文所描述那样操作一或多个存储器单元。具体来说，存储器控制器615可经配置以支持改进多电平信号的电平之间的均匀性。在一些情况中，存储器控制器615可包含行解码器、列解码器或两者，如本文所描述(未展示)。
存储器单元620可存储如本文描述的信息(即，以逻辑状态的形式)。
BIOS组件625是包含作为固件操作的BIOS的软件组件，其可初始化并运行各种硬件组件。BIOS组件625还可管理处理器与各种其它组件(例如外围组件、输入/输出控制组件等)之间的数据流。BIOS组件625可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器630可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任一组合)。在一些情况中，处理器630可经配置以使用存储器控制器来操作存储器阵列。在其它情况中，可将存储器控制器集成到处理器630中。处理器630可经配置以执行存储在存储器中的计算机可读指令以执行各种功能(例如，支持改进多电平信号的电平之间的均匀性的功能或任务)。
I/O控制器635可管理针对装置605的输入及输出信号。I/O控制器635还可管理未集成到装置605中的外围装置。在一些情况中，I/O控制器635可表示到外部外围装置的物理连接或端口。在一些情况中，I/O控制器635可利用例如
Figure GDA0002355425180000211
Figure GDA0002355425180000212
或另一已知操作系统的操作系统。在其它情况中，I/O控制器635可表示调制解调器、键盘、鼠标、触摸屏或类似装置或与其交互。在一些情况中，I/O控制器635可经实施为处理器的部分。在一些情况中，用户可经由I/O控制器635或经由由I/O控制器635控制的硬件组件与装置605交互。
外围组件640可包含任何输入或输出装置或用于此类装置的接口。实例可能包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器，通用串行总线(USB)控制器、串行或并行端口或外围卡插槽，例如外围组件互连(PCI)或加速图形端口(AGP)插槽。
输入645可表示向装置605或其组件提供输入的装置605外部的装置或信号。这可包含用户接口或与其它装置或在其它装置之间的接口。在一些情况中，输入645可由I/O控制器635管理，并且可经由外围组件640与装置605交互。
输出650还可表示经配置以接收来自装置605或其任何组件的输出的装置605外部的装置或信号。输出650的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况中，输出650可为经由外围组件640与装置605介接的外围元件。在一些情况中，输出650可由I/O控制器635管理。
装置605的组件可包含经设计以实行其功能的电路。这可包含各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件，其经配置以实行本文描述的功能。装置605可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或类似者。或装置605可为此装置的一部分或方面。
图7说明根据本发明的实例的用于改进多电平信号的电平之间的均匀性的方法700的流程图。方法700的操作可由多支路驱动器(例如，参考图4描述的多支路驱动器400)或如本文描述的其组件来实施。举例来说，方法700的操作可由如参考图1到6所描述的存储器控制器执行。在一些实例中，多支路驱动器可执行一组代码以控制装置的功能元件以执行下文描述的功能。额外地或替代地，举例来说，多支路驱动器可使用专用硬件来执行下文描述的功能的方面。
在框705处，多支路驱动器可接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据。在一些实例中，第一数据及第二数据可包含多个位。可根据本文描述的方法来执行框705的操作。在某些实例中，框705的操作的方面可由如参考图5描述的接受组件执行。
在框710处，多支路驱动器可比较从传输器输出的第一数据与第二数据。可根据本文描述的方法来执行框710的操作。在某些实例中，框710的操作的方面可通过如参考图5描述的比较组件来执行。
在框715处，多支路驱动器可确定第一数据与第二数据之间的输出阻抗偏移。可至少部分基于所述比较来确定输出阻抗偏移。可根据本文描述的方法来执行框715的操作。在某些实例中，框715的操作的方面可通过如参考图5描述的确定组件来执行。
在框720处，多支路驱动器可起始将多支路驱动器的第一多个支路中的至少一个支路的电阻电平的调整到与第一电阻电平不同的第二电阻电平。所述调整可至少部分基于所述确定，并且可由与第一多个支路中的至少一者电子通信的晶体管来执行。可根据本文描述的方法来执行框720的操作。在某些实例中，框720的操作的方面可通过如参考图5描述的起始组件来执行。
在一些情况中，本文描述的方法还可包含接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据。在一些实例中，第一数据及第二数据中的每一者可包含多个位。在其它实例中，所述方法可包含：比较从传输器输出的第一数据及第二数据，以及至少部分基于比较来确定第一数据与第二数据之间的输出阻抗偏移。
在一些情况中，方法可包含：起始将多支路驱动器的第一多个支路中的至少一个支路的电阻电平的调整到与第一电阻电平不同的第二电阻电平。所述调整可至少部分基于所述确定，并且可由与所述第一多个支路中的至少一者电子通信的晶体管来执行。额外地或替代地，举例来说，所述方法可包含设置多支路驱动器中的第一多个支路中的每一者的输出阻抗。可至少部分基于第二电阻电平来设置输出阻抗。
在一些实例中，第一电阻电平的调整的起始可包含启用第一多个支路中的至少一个支路。第一多个支路中的每一者可与最高有效位或最低有效位相关联。在其它情况中，第一电阻电平的调整的起始可包含停用第一多个支路中的至少一个支路。第一多个支路中的每一者可与最高有效位或最低有效位相关联。
额外地或替代地，举例来说，所述方法可包含在调整到第二电阻电平之后确定第一数据与第二数据之间的输出阻抗偏移。在一些情况中，所述方法可包含起始将第一多个支路的第二电阻电平调整到与第二电阻电平不同的第三电阻电平。此起始可至少部分基于在调整到第二电阻电平之后的输出阻抗偏移的确定。
描述了一种设备。在一些实例中，所述设备可包含：用于接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据的构件，其中第一数据及第二数据包含多个位；用于比较从传输器输出的第一数据及第二数据的构件；用于至少部分基于所述比较来确定第一数据与第二数据之间的输出阻抗偏移的构件；及用于至少部分基于所述确定来起始将多支路驱动器的第一支路的电阻电平的调整到与第一电阻电平不同的第二电阻电平的构件，用于起始所述调整的构件可包含与第一支路电子通信的晶体管。
在一些实例中，所述设备可包含用于至少部分基于第二电阻电平来设置多支路驱动器的第一支路的输出阻抗的构件。在一些实例中，用于起始第一电阻电平的调整的构件可包含用于启用第一支路的构件，其中第一支路与最高有效位或最低有效位相关联。在一些实例中，用于起始第一电阻电平的调整的构件可包含用于停用第一支路的构件，其中第一支路与最高有效位或最低有效位相关联。
在一些实例中，所述设备可包含：用于在调整到第二电阻电平之后确定第一数据与第二数据之间的输出阻抗偏移的构件，及用于起始将第一支路的第二电阻电平调整到与第二电阻电平不同的第三电阻电平的构件，其中用于起始调整到第三电阻电平的构件是至少部分基于用于在调整到第二电阻电平之后确定输出阻抗偏移的构件。
在其它实例中，一种装置或系统可包含多支路驱动器，其包括与第一电阻性组件耦合的第一多个支路及与第二电阻性组件耦合的第二多个支路，其中第一多个支路经配置以输出包含多个位的第一数据，并且第二多个支路经配置以输出包含多个位的第二数据；传输器，其与多支路驱动器的第一电阻性组件及第二电阻性组件耦合，传输器经配置以传输第一数据及第二数据；控制器，其与多支路驱动器耦合，控制器经配置以确定第一传输数据与第二传输数据之间的输出阻抗偏移；及第一晶体管，其与传输器耦合，第一晶体管经配置以至少部分基于所述确定来调整第一多个支路中的至少一者的电阻电平。
在一些实例中，上文描述的装置或系统还可包含与传输器耦合的第二晶体管，第二晶体管经配置以响应于所述确定来调整第二多个支路中的至少一者的电阻电平。额外地或替代地，举例来说，在一些实例中，第一晶体管可为上拉晶体管，且第二晶体管可为下拉晶体管。在其它实例中，上拉晶体管可为PMOS晶体管，且下拉晶体管可为NMOS晶体管。在一些实例中，上拉晶体管及下拉晶体管可为NMOS晶体管。
在其它实例中，第一晶体管可经配置以将多支路驱动器的第一多个支路的输出阻抗调整到设置阻抗电平。在一些实例中，第二晶体管可经配置以将多支路驱动器的第二多个支路的输出阻抗调整到设置阻抗电平。额外地或替代地，举例来说，第一晶体管可经配置以通过启用第一多个支路中的至少一个支路来调整来自多支路驱动器的第一多个支路的输出阻抗。在一些实例中，第一晶体管可经配置以通过停用第一多个支路中的至少一个支路来调整来自多支路驱动器的第一多个支路的输出阻抗。
在一些实例中，可描述一种操作存储器阵列的方法。所述方法可包含：接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据，其中第一数据及第二数据包含多个位；比较从传输器输出的第一数据及第二数据；至少部分基于比较来确定第一数据与第二数据之间的输出阻抗偏移；以及至少部分基于所述确定，起始将多支路驱动器的第一多个支路中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，经起始调整由与第一多个支路中的至少一者电子通信的晶体管执行。
上文描述的方法的一些实例可进一步包含用于至少部分基于第二电阻电平来设置多支路驱动器的第一多个支路中的每一者的输出阻抗的过程、特征、构件或指令。在上文描述的方法的一些实例中，第一电阻电平的调整的起始包括启用第一多个支路中的至少一个支路，其中第一多个支路中的每一者中可与最高有效位或最低有效位相关联。在上文描述的方法的其它实例中，第一电阻电平的调整的起始包括停用第一多个支路中的至少一个支路，其中第一多个支路中的每一者可与最高有效位或最低有效位相关联。
上文描述的方法的一些实例可进一步包含用于在调整到第二电阻电平之后确定第一数据与第二数据之间的输出阻抗偏移的过程、特征、构件或指令。上文描述的方法的一些实例可进一步包含用于起始将第一多个支路的第二电阻电平调整到与第二电阻电平不同的第三电阻电平的过程、特征、构件或指令，其中调整到第三电阻电平的起始可至少部分基于调整到第二电阻电平之后的输出阻抗偏移的确定。
在一个实例中，一种装置或系统可包含多支路驱动器，其包括与第一电阻性组件耦合的第一支路群组及与第二电阻性组件耦合的第二支路群组，其中第一支路群组经配置以输出包含多个位的第一数据，并且第二支路群组经配置以输出包含多个位的第二数据；与第一电阻性组件及第二电阻性组件耦合的传输器，所述传输器经配置以输出第一数据及第二数据；与传输器耦合的第一晶体管；与多支路驱动器耦合的控制器，其中控制器可操作以：接收从传输器输出的第一数据及第二数据；比较从传输器输出的第一数据及第二数据；响应于所述比较，确定第一数据与第二数据之间的输出阻抗偏移；及至少部分基于所述确定，起始将多支路驱动器的第一支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，经起始调整由与第一多个支路中的至少一者电子通信的第一晶体管执行。
在上文描述的装置或系统的一些实例中，控制器可进一步可操作以至少部分基于所述确定，起始将第二支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，其中第一支路群组中的至少一个支路的第二电阻电平及第二支路群组中的至少一个支路的第二电阻电平可为均匀的。在其它实例中，第一支路群组中的至少一个支路或第二支路群组中的至少一个支路的经调整电阻电平可至少部分基于调整第一晶体管的电阻。
在上文描述的装置或系统的一些实例中，从传输器输出的第一数据及第二数据的接受进一步包含：测量第一数据及第二数据中的每一者的振幅。在上文描述的装置或系统的其它实例中，第一支路群组中的至少一个支路的第一电阻电平的调整的起始进一步包括：至少部分基于确定输出阻抗偏移来启用第一支路群组中的至少一个支路。额外地或替代地，举例来说，第一支路群组中的至少一个支路的第一电阻电平的调整的起始进一步包括：至少部分基于经确定输出阻抗偏移来停用第一支路群组中的至少一个支路。
描述了一种设备。在一些实例中，所述设备可包含多支路驱动器，其包含与第一电阻性组件耦合的第一支路群组及与第二电阻性组件耦合的第二支路群组，其中第一支路群组经配置以输出第一数据，并且第二支路群组经配置以输出第二数据；与第一电阻性组件及第二电阻性组件耦合的传输器，所述传输器经配置以输出第一数据及第二数据；与传输器耦合的第一晶体管；及与多支路驱动器耦合的控制器。在一些实例中，控制器可包含或可支持用于接收从传输器输出的第一数据及第二数据的构件，用于比较从传输器输出的第一数据及第二数据的构件，用于响应于所述用于比较从传输器输出的第一数据及第二数据的构件来确定第一数据与第二数据之间的输出阻抗偏移的构件，及用于至少部分基于所述确定，起始将多支路驱动器的第一支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平的构件，用于起始调整的构件可包含与第一多个支路中的至少一者电子通信的第一晶体管。
在一些实例中，控制器可包含或可支持用于至少部分基于所述确定，起始将第二支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平的构件，其中第一支路群组中的至少一个支路的第二电阻电平及第二支路群组中的至少一个支路的第二电阻电平是均匀的。在一些实例中，用于调整第一支路群组中的至少一个支路或第二支路群组中的至少一个支路的电阻电平的构件是至少部分基于调整第一晶体管的电阻。
在一些实例中，用于接收从传输器输出的第一数据及第二数据的构件进一步包含用于测量第一数据及第二数据中的每一者的振幅的构件。在一些实例中，用于起始第一支路群组中的至少一个支路的第一电阻电平的调整的构件进一步包含用于至少部分基于用于确定输出阻抗偏移的构件来启用第一支路群组中的至少一个支路的构件。在一些实例中，用于起始第一支路群组中的至少一个支路的第一电阻电平的调整的构件进一步包含用于至少部分基于经确定输出阻抗偏移来停用第一支路群组中的至少一个支路的构件。
应注意，上文所描述的方法描述可能的实现方案，且操作及步骤可经重新布置或以其它方式修改，且其它实现方案是可能的。此外，可组合来自方法中的两者或两者以上的实施例。
本文中所描述的信息及信号可使用各种不同科技及技术中的任一者来表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持于近似零伏特(0V)的电压但不直接与接地连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到近似0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也是可能的。“虚拟接地”或“经虚接接地”意味着连接到近似0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电时交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件电子通信或可耦合，而与所述开关的状态(即，断开或闭合)无关。
如本文中所使用，术语“大体上”意味着经修饰特征(例如，由术语大体上修饰的动词或形容词)无需是绝对的，但足够接近以便实现特征的优点。
术语“隔离”是指其中电子目前无法在其之间流动的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。举例来说，当开关断开时，通过所述开关物理连接的两个组件可彼此隔离。
本文中所论述的装置(包含存储器单元阵列105)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于：磷、硼或砷)的掺杂来控制衬底或衬底子区域的导电性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法而执行。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括三端子装置，其包含源极、漏极与栅极。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道而分离。如果沟道是n型(即，多数载流子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载流子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物封盖。可通过将电压施加于栅极而控制沟道导电率。举例来说，分别将正电压或负电压施加于n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于所述晶体管的阈值电压的电压施加于晶体管栅极时，所述晶体管可“关断”或“解除激活”。
本文中所阐述的描述结合所附图式描述实例配置且不表示可实施或可在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的目的的具体细节。然而，这些技术可在无这些具体细节的情况下实践。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同科技及技术中的任一者来表示本文描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合而实施或执行结合本文的揭示内容描述的各种说明性框及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任意者的组合来实施上文描述的功能。实施功能的特征还可在物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中所使用，包含在权利要求书中，如项目列表(例如，以例如“至少一者”或“一或多者”的短语开始的项目列表)中使用的“或”指示包含列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应解释为对条件闭集的参考。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应按与短语“至少部分基于”相同的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要过程代码装置且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且本文中定义的通用原理可应用于其它变化而不背离本发明的范围。因此，本发明不限于本文中描述的实例及设计，而应符合与本文中揭示的原则及新颖特征一致的最广范围。

Claims (18)

1.一种用于提高多电平信号的电平之间的均匀性的设备，其包括：
多支路驱动器，其包括与第一电阻性组件耦合的第一多个支路及与第二电阻性组件耦合的第二多个支路，其中所述第一多个支路经配置以输出包含多个位的第一数据且所述第二多个支路经配置以输出包含多个位的第二数据；
传输器，其与所述多支路驱动器的所述第一电阻性组件及所述第二电阻性组件耦合，所述传输器经配置以传输所述第一数据及所述第二数据；
控制器，其与所述多支路驱动器耦合，所述控制器经配置以确定经传输的所述第一数据与经传输的所述第二数据之间的输出阻抗偏移；及
第一晶体管，其与所述传输器耦合，所述第一晶体管经配置以至少部分基于所述控制器确定经传输的所述第一数据与经传输的所述第二数据之间的所述输出阻抗偏移，来将所述第一多个支路中的至少一者的电阻电平调整到与第一电阻电平不同的第二电阻电平。
2.根据权利要求1所述的设备，其进一步包括：
第二晶体管，其与所述传输器耦合，所述第二晶体管经配置以响应于所述确定来调整所述第二多个支路中的至少一者的电阻电平，其中所述第一多个支路中的所述至少一者的所述第二电阻电平与所述第二多个支路中的所述至少一者的所述第二电阻电平是均匀的。
3.根据权利要求2所述的设备，其中所述第一晶体管是上拉晶体管且所述第二晶体管是下拉晶体管。
4.根据权利要求2所述的设备，其中所述第一晶体管经配置以将所述多支路驱动器的所述第一多个支路的输出阻抗调整到设置阻抗电平。
5.根据权利要求4所述的设备，其中所述第二晶体管经配置以将所述多支路驱动器的所述第二多个支路的输出阻抗调整到所述设置阻抗电平。
6.根据权利要求4所述的设备，其中所述第一晶体管经配置以通过启用所述第一多个支路中的至少一个支路来调整来自所述多支路驱动器的所述第一多个支路的所述输出阻抗。
7.根据权利要求4所述的设备，其中所述第一晶体管经配置以通过停用所述第一多个支路中的至少一个支路来调整来自所述多支路驱动器的所述第一多个支路的所述输出阻抗。
8.根据权利要求3所述的设备，其中所述上拉晶体管是PMOS晶体管且所述下拉晶体管是NMOS晶体管。
9.根据权利要求3所述的设备，其中所述上拉晶体管及所述下拉晶体管是NMOS晶体管。
10.一种用于提高多电平信号的电平之间的均匀性的方法，其包括：
接收从与多支路驱动器耦合的传输器输出的第一数据及第二数据，其中所述第一数据及所述第二数据包含多个位；
比较从所述传输器输出的所述第一数据及所述第二数据；
至少部分基于所述比较来确定所述第一数据与所述第二数据之间的输出阻抗偏移；
至少部分基于确定所述第一数据与所述第二数据之间的所述输出阻抗偏移，起始将所述多支路驱动器的第一支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，所述经起始调整由与所述第一支路电子通信的晶体管执行；
在所述调整到所述第二电阻电平之后，确定所述第一数据与所述第二数据之间的所述输出阻抗偏移；以及
起始将所述第一支路的所述第二电阻电平调整到与所述第二电阻电平不同的第三电阻电平，其中所述调整到所述第三电阻电平的所述起始是至少部分基于在所述调整到所述第二电阻电平之后的所述输出阻抗偏移的所述确定。
11.根据权利要求10所述的方法，其进一步包括：
至少部分基于所述第二电阻电平来设置所述多支路驱动器的所述第一支路的输出阻抗。
12.根据权利要求10所述的方法，其中所述第一电阻电平的所述调整的所述起始包括启用所述第一支路，其中所述第一支路与最高有效位或最低有效位相关联。
13.根据权利要求10所述的方法，其中所述第一电阻电平的所述调整的所述起始包括停用所述第一支路，其中所述第一支路与最高有效位或最低有效位相关联。
14.一种用于提高多电平信号的电平之间的均匀性的设备，其包括：
多支路驱动器，其包括与第一电阻性组件耦合的第一支路群组及与第二电阻性组件耦合的第二支路群组，其中所述第一支路群组经配置以输出第一数据，且所述第二支路群组经配置以输出第二数据；
传输器，其与所述第一电阻性组件及所述第二电阻性组件耦合，所述传输器经配置以输出所述第一数据及所述第二数据；
第一晶体管，其与所述传输器耦合；及
控制器，其与所述多支路驱动器耦合，其中所述控制器可操作以：
接收从所述传输器输出的所述第一数据及所述第二数据；
比较从所述传输器输出的所述第一数据及所述第二数据；
响应于所述比较，确定所述第一数据与所述第二数据之间的输出阻抗偏移；及
至少部分基于确定所述第一数据与所述第二数据之间的所述输出阻抗偏移，起始将所述多支路驱动器的所述第一支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，所述经起始调整由与所述第一支路群组中的所述至少一个支路电子通信的所述第一晶体管执行；及
至少部分基于所述确定，起始将所述第二支路群组中的至少一个支路的电阻电平调整到与第一电阻电平不同的第二电阻电平，其中所述第一支路群组中的所述至少一个支路的所述第二电阻电平及所述第二支路群组中的所述至少一个支路的所述第二电阻电平是均匀的。
15.根据权利要求14所述的设备，其中所述第一支路群组中的所述至少一个支路或所述第二支路群组中的所述至少一个支路的所述经调整电阻电平是至少部分基于调整所述第一晶体管的电阻。
16.根据权利要求14所述的设备，其中从所述传输器输出的所述第一数据及所述第二数据的所述接收进一步包括：
测量所述第一数据及所述第二数据中的每一者的振幅。
17.根据权利要求14所述的设备，其中所述第一支路群组中的所述至少一个支路的所述第一电阻电平的所述调整的所述起始进一步包括：
至少部分基于所述经确定输出阻抗偏移来启用所述第一支路群组中的所述至少一个支路。
18.根据权利要求14所述的设备，其中所述第一支路群组中的所述至少一个支路的所述第一电阻电平的所述调整的所述起始进一步包括：
至少部分基于所述经确定输出阻抗偏移来停用所述第一支路群组中的所述至少一个支路。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10277441B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Uniformity between levels of a multi-level signal
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10128842B1 (en) * 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
JP2020048053A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 送信装置及び通信システム
US10938392B2 (en) 2019-05-30 2021-03-02 SK Hynix Inc. Transmitter for transmitting multi-bit data
CN110401490B (zh) * 2019-08-02 2020-11-03 东莞铭普光磁股份有限公司 支持mdio通信的电平转换电路、电平转换方法及pam光模块
US11870616B2 (en) * 2020-01-27 2024-01-09 Micron Technology, Inc. Postamble for multi-level signal modulation
KR20210145351A (ko) 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 멀티비트 데이터를 송신하는 송신기
KR20220140234A (ko) * 2021-04-09 2022-10-18 삼성전자주식회사 멀티 레벨 신호 시스템에서 최적 전이 코드를 생성하기 위한 신호 처리 방법 및 반도체 장치
US20220350522A1 (en) * 2021-04-29 2022-11-03 Micron Technology, Inc. Multi-driver signaling
US11888654B2 (en) 2021-11-29 2024-01-30 Samsung Electronics Co., Ltd. Offset detector circuit for differential signal generator, receiver, and method of compensating for offset of differential signal generator
CN117558329A (zh) * 2022-08-03 2024-02-13 长鑫存储技术有限公司 阻抗匹配电路、阻抗匹配方法以及半导体存储器

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604828B1 (en) 1996-05-31 2013-12-10 International Business Machines Corporation Variable voltage CMOS off-chip driver and receiver circuits
US5757242A (en) * 1996-12-09 1998-05-26 Industrial Technology Research Institute Low power consumption oscillators with output level shifters
JP2001024495A (ja) 1999-07-05 2001-01-26 Mitsubishi Electric Corp 出力バッファ回路
US7308044B2 (en) 2003-09-30 2007-12-11 Rambus Inc Technique for receiving differential multi-PAM signals
US7308058B2 (en) 2003-10-27 2007-12-11 Rambus Inc. Transparent multi-mode PAM interface
KR100621770B1 (ko) 2004-12-14 2006-09-19 삼성전자주식회사 반도체 메모리 장치 및 그의 구동 및 테스팅 방법
US7535250B2 (en) 2005-08-22 2009-05-19 Micron Technology, Inc. Output impedance calibration circuit with multiple output driver models
US7650526B2 (en) * 2005-12-09 2010-01-19 Rambus Inc. Transmitter with skew reduction
KR100738961B1 (ko) 2006-02-22 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 출력 드라이빙 장치
JP4205744B2 (ja) 2006-08-29 2009-01-07 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法
US7692447B2 (en) 2007-05-18 2010-04-06 International Business Machines Corporation Driver circuit
KR100892337B1 (ko) * 2007-08-29 2009-04-08 주식회사 하이닉스반도체 출력드라이버
US8816738B2 (en) 2008-03-18 2014-08-26 Micron Technology, Inc. Controlling slew rate performance across different output driver impedances
US20090298457A1 (en) * 2008-06-02 2009-12-03 Andreas Jakobs Output driver calibration
US7710144B2 (en) * 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
WO2010122597A1 (ja) 2009-04-21 2010-10-28 富士通株式会社 集積回路の出力ドライバ装置
US8669792B2 (en) 2011-09-02 2014-03-11 Kool Chip, Inc. Voltage mode driver using pre-emphasis and de-emphasis signals
CN102983772A (zh) * 2011-09-05 2013-03-20 研能科技股份有限公司 驱动电路及其所适用的压电致动泵
US8576903B2 (en) * 2011-10-18 2013-11-05 Transwitch Corporation Techniques for adaptively adjusting decision levels of a PAM-N decision feedback equalizer
US8837573B2 (en) * 2011-11-17 2014-09-16 Transwitch Corporation Apparatus and method thereof for compensating for gain changes of N-PAM modulate signals
US8570789B2 (en) * 2011-12-22 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM timing tracking circuit
US9152257B2 (en) * 2012-12-28 2015-10-06 Intel Corporation Low swing voltage mode driver
JP5942934B2 (ja) 2013-07-09 2016-06-29 富士ゼロックス株式会社 画像処理装置及びプログラム
US9779039B2 (en) * 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
US9166698B2 (en) 2013-10-14 2015-10-20 Korea Advanced Institute Of Science And Technology Electronic dispersion compensation for low-cost distributed feedback-directly modulated laser
US9444455B2 (en) 2013-12-10 2016-09-13 Sandisk Technologies Llc Load impedance adjustment for an interface of a data storage device
KR102126716B1 (ko) * 2014-03-21 2020-06-25 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
US9318974B2 (en) * 2014-03-26 2016-04-19 Solaredge Technologies Ltd. Multi-level inverter with flying capacitor topology
US9490805B2 (en) * 2014-09-02 2016-11-08 Integrated Device Technology, Inc. Low power driver with programmable output impedance
US9337807B2 (en) * 2014-09-30 2016-05-10 Qualcomm Incorporated Output driver circuit with auto-equalization based on drive strength calibration
US20160179113A1 (en) * 2014-12-17 2016-06-23 Sandisk Technologies Inc. Temperature Independent Reference Current Generation For Calibration
US9525573B2 (en) 2015-01-23 2016-12-20 Microsoft Technology Licensing, Llc Serializing transmitter
US9621160B2 (en) 2015-03-05 2017-04-11 Micron Technology, Inc. Circuits for impedance adjustment having multiple termination devices with switchable resistances and methods of adjusting impedance
US9912498B2 (en) * 2015-03-05 2018-03-06 Micron Technology, Inc. Testing impedance adjustment
US9577854B1 (en) 2015-08-20 2017-02-21 Micron Technology, Inc. Apparatuses and methods for asymmetric bi-directional signaling incorporating multi-level encoding
US10365833B2 (en) 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US9712257B1 (en) 2016-08-12 2017-07-18 Xilinx, Inc. Digitally-controlled impedance control for dynamically generating drive strength for a transmitter
US9831874B1 (en) 2016-09-26 2017-11-28 Cadence Design Systems, Inc. Tunable impedance circuit for a transmitter output stage
KR101870840B1 (ko) 2016-11-02 2018-06-26 삼성전자주식회사 출력 버퍼 회로 및 그것을 포함하는 메모리 장치
US9948300B1 (en) * 2017-03-20 2018-04-17 Micron Technology, Inc. Apparatuses and methods for partial bit de-emphasis
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10277441B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Uniformity between levels of a multi-level signal
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10277435B2 (en) * 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10043557B1 (en) 2017-10-10 2018-08-07 Micron Technology, Inc. Apparatuses and methods for parallel I/O operations in a memory

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