CN1886796A - 具有快速访问时序的低功率编译器可编程的存储器 - Google Patents

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Abstract

一种低功率、可编译的存储器(100)利用充电脉冲技术来改善访问时间，以优于其他低功率存储器实现。该存储器包括配置为在非活动存储器访问周期期间对多个位线放电以减少功耗的电路(106、108)。存储器也包括其他电路(112)，其在活动的存储器访问周期期间在多个位线中所选择的位线上施加充电脉冲以改善存储器访问时间。自动存储器编译器在存储器设计期间调整定时电路(130)以控制充电脉冲的持续时间及传感放大电路(124)的启用。存储器编译器提供了存储器的可编程物理尺寸并在确保可靠检测的同时优化了访问定时。编译器根据为多存储器配置提供高精确度及可预测的访问时间延迟的数学公式计算定时电路的定时。

Description

具有快速访问时序的低功率 编译器可编程的存储器
技术领域
本发明一般涉及集成电路存储器，尤其涉及具有低功率读周期及快速访问时序的存储器。
背景技术
对于当今的信息系统，优选的是最小化由信息系统中所使用的存储器器件所消耗的功率。电池供电的系统或对过热敏感的系统中尤其希望有低功率存储器器件。另一个所希望的存储器器件的特性是减少访问时间。减少存储器器件的访问时间使应用该存储器器件的系统能够以更快的速度运行。然而，这两个希望的特性是互相矛盾的。例如，在常规存储器器件中，减少功耗通常增加存储器访问时间。
当提供可编译的存储器时，提供消耗较少功率并具有快速访问时间的存储器器件变得更复杂。可编译存储器是指例如在计算机辅助设计(CAD)环境中所提供的一种存储器模块，该环境允许设计者在专用集成电路(ASIC)的设计期间选择存储器阵列的物理尺寸。因为所实现的存储器模块在物理尺寸方面可以不同，例如从256字到64k字，存储器模块应该有利地恰当决定访问时间。所希望的是低功率、具有快速访问时间并能被有效地提供为可编译存储器的存储器器件。
附图说明
通过参考附图，可以更好地理解本发明，并且使得其大量的特性和优点被本领域技术人员理解。
图1以方框图的形式图解了的根据本发明的存储器。
图2以示意图的形式图解了图1的存储器的存储器阵列的代表部分。
图3以示意图的形式图解了图1的存储器的放电和列解码及加速预充电以及位线解码电路的部分。
图4以示意图的形式图解了图1的差动传感放大器。
图5根据本发明的一个实施例，图解了图解图1的存储器的操作的时序图。
图6以示意图的形式图解了图1的定时电路。
图7以示意图的形式图解了图6的延迟单元。
图8以示意图的形式图解了图7的示例性延迟级段。
图9是根据本发明的一个实施例图解各种充电脉冲宽度及传感延迟的访问时间的示例性散布点图。
不同附图中的相同参考符号的使用标明相似的或完全相同的项。
具体实施方式
提供了利用充电脉冲技术来改善访问时间以优于其他低功率存储器实现的低功率、可编译存储器。该存储器包括配置为在非活动存储器访问周期期间对多个位线放电以减少功耗的电路。该存储器还包括其他电路，其在检测多个位线的所选择位线与参考信号之间的电压差之前，对该多个位线的所选择位线施加在活动存储器访问周期期间的充电脉冲以改善存储器访问时间。该存储器包括两级段定时电路来控制充电脉冲的持续时间以及传感放大器的启用。自动存储器编译器在存储器设计期间调整定时电路。存储器编译器提供存储器的可编程物理尺寸并在确保可靠检测的同时优化访问时序。编译器根据为多存储器配置提供高精确度及可预测的访问时间延迟的数学公式计算两级段定时电路的时序。
图1根据本发明的一个实施例以方框图的形式图解了存储器100。在该图解的实施例中，存储器100是掩模可编程序只读存储器(ROM)。然而，在其他实施例中，存储器100可以是其它的存储器类型。存储器100包括包含存储器阵列102及104的多个存储器阵列。注意到，虽然图1中图解了两个存储器阵列，但是其他实施例中可以出现更多的存储器阵列和相应放电以及数据线解码电路。例如，存储器100中有8个存储器阵列。在其它实施例中，可有比8个存储器阵列更多或少的存储器阵列。
放电及第一级列解码电路106被连接到存储器阵列102，而放电及第一级列解码电路108被连接到存储器阵列104。放电及第一级列解码电路106和108的作用是既在非活动存储器访问周期期间控制位线放电，又在活动存储器访问周期期间响应分别经由数据线DLA[0]或DLA[7]的列解码信号PREMUX而控制位线到加速预充电与位线解码112的连接。
加速预充电及位线解码112给数据线中的所选择数据线预充电，例如，数据线DLA[0]，以响应在活动存储器访问周期期间的加速预充电信号PULLUP。加速预充电及位线解码112将数据线DLA[0]连接到传感放大器124以响应列解码信号POSTMUX。已解码的位线由已解码的数据线的预充电来预充电。
参考电路120也接收加速预充电信号PULLUP以及列地址信号POSTMUX，并在存储器100的读周期期间给传感放大器124提供参考电流REF。
传感放大器124具有用来接收参考信号REF以及数据线信号DL的输入/输出端子。在存储器100的读周期期间，传感放大器124比较参考电流REF与数据线电流DL以确定所选择的存储器位置的逻辑状态。缓冲器128被连接到数据线DL以及参考线REF，并接收相应于所选择存储器位置的状态的数据信号。作为响应，缓冲器128提供标明为“数据输出”(DATAOUT)的已缓冲数据输出信号。缓冲器128可包含锁存电路，以便一旦传感放大器124检测到DL/REF差动电压，则将数据存储一个周期的其余时间。
定时电路130提供PULLUP及SENSE信号的精确定时。充电脉冲PULLUP的持续时间被控制，使得DL及REF节点被首先拉到中点电压。传感放大器的启用被从PULLUP充电脉冲的结束延迟，以允许DL及REF节点有足够的时间来分离到其各自的直流电平。PULLUP信号的宽度，以及PULLUP变为非活动及SENSE变为活动之间的延迟(自定时延迟)被精细地调节，以平衡快速访问时间的需要与允许信号正确地反射存储在存储器内的值的需要。
图2以示意图的形式图解了图1的存储器100的存储器阵列102的代表部分。存储器阵列102包括多个字线，其包括字线WL[0]至WL[N]，以一个方向延伸。包括位线BL[0]至BL[N]的多个位线向跨过字线的另一方向延伸。存储器阵列100为掩模可编程ROM，并且晶体管，例如晶体管226，基于存储在存储器阵列102中的具体数据，于字线及位线的预先确定的交叉点处被连接到字线及位线。在该图解的实施例中，晶体管位于意在当读取时提供相应于逻辑″0″的低逻辑状态的地址位置。当读取时，没有晶体管的位置将被读作相应于逻辑″1″的高逻辑状态。通过例子，晶体管226具有连接到字线WL[2]的栅极，连接到位线BL[6]的漏极，以及连接到Vss的源极。其他晶体管被随机连接到位线及字线并且不意在反映任何具体数据。在该图解的实施例中，Vss被连接到地电势而VDD被连接到正电源电压，例如1.5伏特。注意到，存储器阵列100被图解为扩散ROM。本领域技术人员将认识到本发明可被有利地应用于其他存储器阵列类型，例如，接触ROM阵列。
图3以示意图的形式图解了图1的存储器的放电及第一级列解码106以及加速预充电和位线解码112电路的部分。列解码晶体管304[7:0]分别接收第一级列解码信号PREMUX[7:0]之一。此外，PREMUX[7:0]的反相，即PREMUXB[7:0]被分别提供给放电NMOS晶体管306[7:0]。在该图解的实施例中，放电晶体管306[7:0]被连接到图2中的存储器阵列102的相应位线BL[7:0]以响应例如在非活动存储器访问周期期间清除的列解码信号PREMUX[7:0]。放电晶体管306[7]具有连接到位线BL[7]的漏极，连接到PREMUXB[7]的栅极，以及连接到Vss的源极。当非活动时，POSTMUX信号驱动反相器318对节点DLA放电，反相器318驱动放电NMOS晶体管320。因此，所有位线BL[7:0]以及DLA节点在读操作开始之前被放电成低。
在活动存储器访问周期期间，当置位列解码信号PREMUX[7:0]中相应之一时，位线BL[7:0]之一被连接到数据线DLA。数据线DLA经由晶体管308被连接到数据线DL，以响应被置位的列解码信号POSTMUX。列解码信号POSTMUX为列解码的第二级。晶体管308具有连接到数据线DLA的第一漏极/源极端子，连接到数据线DL的第二漏极/源极端子，以及连接接收第二级列解码信号POSTMUX的栅极。PULLUP信号在读周期开始处指定时间量内处于活动状态，使得能够通过与非门314以及反相器316拉起NMOS晶体管312。当活动时，POSTMUX信号启用通闸NMOS晶体管308。当读操作开始时，只有放电晶体管306[7:0]之一关断，而其它保持活动，并且通闸304[7:0]的相应之一以及通闸308导通。由于已放电的位线电容，所选择的位线与节点DL被拉至Vss。为减小放电电容的影响以及节点DL升到其DC电平(为检测逻辑″1″)所要求的时间，具有可编程脉冲宽度的PULLUP信号促使节点DLA到达中点电压，例如，Vdd/2，该电压通过晶体管312提供，并通过与非门314及反相器316解码。继拉起之后，一个短自定时延迟发生在启用传感放大器之前，以允许例如大约100mV的差动电压发生在节点DL及REF之间。
图4以示意图的形式图解了图1的差动传感放大器。该传感放大器包括交叉连接锁存器414，P沟道晶体管416、418、424以及426，N沟道晶体管420及422，以及反相器428、430及432。交叉连接锁存器414包括一对常规交叉连接反相器。P沟道晶体管416和418以及N沟道晶体管420和422将交叉连接锁存器414分别连接到VDD及Vss，以响应逻辑高检测启用信号SENSE。反相器428、430及432被用来将传感启用信号SENSE的逻辑电平反转以使P沟道晶体管416、418、424以及426因逻辑高传感启用信号SENSE而导通。节点434及436起着交叉连接锁存器414的输入和输出端子的作用。P沟道晶体管424及426在读周期期间给参考线及数据线提供电流源。
多路复用的位线(DL)及参考线(REF)之间的差动电压由传感放大器400检测，并被转换成逻辑″0″或″1″，其被寄存并传递到输出驱动器。
为了稳定性及可靠性，SENSE信号被配置为当例如节点DL与REF之间已产生100mV差动电压时，启用传感放大器来检测。定时延迟可允许100mV、150mV、200mV或任何其他差动电压被传感放大器可靠地检测。
图5图解了根据本发明的一个实施例的图解图1的存储器的操作的时序图。如时刻501处所图解的，当由于其相应的存储器阵列位线的放电电容而使得字线变为活动时，DL和REF信号被拉低至Vss。在时刻502处，PULLUP信号变为活动，将节点DL和REF上拉至中点电压。在时刻503处，PULLUP信号变为非活动，从而允许节点DL和REF分离至其各自的DC电平。在时刻504处，SENSE信号变为活动，从而启用传感放大器来检测DL和REF信号之间的差。PULLUP信号的宽度，以及PULLUP变为非活动及SENSE变为活动之间的延迟(自定时延迟)被精细地协节，以平衡快速访问时间的需要与允许信号正确地反映存储在存储器内的值的需要。对于可编译存储器，PULLUP信号的脉冲宽度与自定时延迟是可编程的。
图6以示意图的形式图解了图1的定时电路130。可编程的值PVAL[5:0]及RVAL[5:0]控制充电脉冲PULLUP的持续时间及传感放大电路(自定时延迟)的启用。延迟单元602设置位线PULLUP脉冲的宽度。延迟单元604在触发传感放大器之前增加附加延迟以确保例如DL和REF信号之间差动电压至少100mV。脉冲宽度单元606设置传感放大器触发信号SENSE的宽度以保证数据被可靠地检测及寄存。
在使用例如CAD工具设计存储器期间，用户选择物理存储器尺寸。CAD工具子程序计算合适的PVAL[5:0]及RVAL[5:0]的值以提供最优访问时序。
图7以示意图的形式图解了图6的延迟单元(延迟单元604或606)。该延迟单元具有例如六个延迟级段702、704、706、708、710、712。每个延迟级段包括延迟路径和非延迟路径。发送给每个延迟级段的控制输入信号(D5、D4、D3、D2、D1或D0)控制延迟路径与非延迟路径之间的选择。例如，如果控制输入信号Dn是逻辑0，则输入到输出信号通过非延迟路径。如果控制输入信号Dn是逻辑1，则输入到输出信号通过延迟路径。非延迟路径中的元件的数量(及因此的延迟)在六个级段的每个级段中都是相同的。每个延迟级段的延迟路径中的元件数量如下面所述不同。
图8以示意图的形式图解了图7的示例性延迟级段。该示例性延迟级段的延迟路径包括六个元件，与非门802、与非门804、与非门806、与非门808、与非门810以及与非门816。非延迟路径(其在所有六个级段中是相同的)包括两个元件，与非门814以及与非门816。反相器812帮助选择延迟或非延迟路径。
在六个延迟级段之中，延迟路径中的与非门元件数量不同。延迟路径包括包含与非门元件802、808、810以及816的固有延迟部分。该固有延迟部分对于六个延迟级段的每个都是一样的。延迟路径也包含变化延迟部分618，在六个延迟级段之中其包含从0到31的不同数量的与非门对。在本发明的一个实施例中，延迟级段702在变化延迟部分618中包含零个与非门对，延迟级段704在变化延迟部分618中包含一个与非门对，延迟级段706在变化延迟部分618中包含三个与非门对，延迟级段708在变化延迟部分618中包含七个与非门对，延迟级段710在变化延迟部分618中包含15个与非门对，以及延迟级段712在变化延迟部分618中包含31个与非门对。
下面的表格图解了输入信号必须通过的与非门的总数如何通过控制值来改变，该控制值同样控制信号的输入到输出延迟。
表1
  控制值D[5:0]   延迟级段712NANDs(66 or2)   延迟级段710NANDs(34 or2)   延迟级段708NANDs(18 or2)   延迟级段706NANDs(10OR2)   延迟级段704NANDs(6OR2)   延迟级段702NANDs(4OR2)   总与非门
  000000   2   2   2   2   2   2   12
  000001   2   2   2   2   2   4   14
  000010   2   2   2   2   6   2   16
  000011   2   2   2   2   6   4   18
  000100   2   2   2   10   66   2   20
  000101   2   2   2   10   66   4   22
  000110   2   2   2   10   6   2   24
  000111   2   2   2   10   6   4   26
  001000   2   2   18   2   2   2   28
  001001   2   2   18   2   2   4   30
  001010   2   2   18   2   6   2   32
  001011   2   2   18   2   6   4   34
  001100   2   2   18   10   66   2   36
  001101   2   2   18   10   66   4   38
  001110   2   2   18   10   6   2   40
  001111   2   2   18   10   6   4   42
  010000   2   34   2   2   2   2   44
  010001   2   34   2   2   2   4   46
  010010   66   34   2   2   6   2   48
  010011   66   34   2   2   6   4   50
  010100   66   34   2   10   66   2   52
  010101   2   34   2   10   66   4   54
  010110   2   34   2   10   6   2   56
  010111   2   34   2   10   6   4   58
  011000   2   34   18   2   2   2   60
  011001   2   34   18   2   2   4   62
  011010   2   34   18   2   6   2   64
  011011   2   34   18   2   6   4   66
  011100   2   34   18   10   66   2   68
  011101   2   34   18   10   66   4   70
  011110   2   34   18   10   6   2   72
  011111   2   34   18   10   6   4   74
  100000   66   2   2   2   2   2   76
  100001   66   2   2   2   2   4   78
  100010   66   2   2   2   6   2   80
  100011   66   2   2   2   6   4   82
  100100   66   2   2   10   66   2   84
  100101   66   2   2   10   66   4   86
  100110   66   2   2   10   6   2   88
  100111   66   2   2   10   6   4   90
  101000   66   2   18   2   2   2   92
  101001   66   2   18   2   2   4   94
  101010   66   2   18   2   6   2   96
  101011   66   2   18   2   6   4   98
  101100   66   2   18   10   66   2   100
  101101   66   2   18   10   66   4   102
  101110   66   2   18   10   6   2   104
  101111   66   2   18   10   6   4   106
  110000   66   34   2   2   2   2   108
  110001   66   34   2   2   2   4   110
  110010   66   34   2   2   6   2   112
  110011   66   34   2   2   6   4   114
  110100   66   34   2   10   66   2   116
  110101   66   34   2   10   66   4   118
  110110   66   34   2   10   6   2   120
  110111   66   34   2   10   6   4   122
  111000   66   34   18   2   2   2   124
  111001   66   34   18   2   2   4   126
  111010   66   34   18   2   6   2   128
  111011   66   34   18   2   6   4   130
  111100   66   34   18   10   66   2   132
  111101   66   34   18   10   66   4   134
  111110   66   34   18   10   6   2   136
  111111   66   34   18   10   6   4   138
参考上述表格，在示范性实施例中，输入到输出延迟通过少则12到多则138个的与非门。本领域技术人员将认识到，可选的实施例可利用不同数量的延迟级段以及不同数量的延迟元件来提供不同的延迟范围。
注意到，在图8中，延迟路径中的所有逻辑门是与非门。这使匹配延迟路径能够更准确。同样注意到，在非延迟路径中，输入信号流过与非门814的上输入端以及与非门816的下输入端。在延迟路径中，输入信号流过与非门810的上输入端以及与非门808的下输入端。因为上/下输入端延迟可以变化，非延迟路径的上/下输入端模拟出延迟路径，从而有助于确保在二进制控制计数的全程上具有线性延迟增量。
存储器编译器可以完全自动地构造任何客户所确定的配置(在编译器限制内)。PVAL及RVAL的值可以基于指定配置被硬布线。需要数学公式来确定PVAL及RVAL二进制数，以确保对于所有PVT点，结合可能的最快速访问时间，有足够的传感放大器差动电压。
图9图解了示例性散布点图，其图解被用于产生确定PVAL及RVAL的数学公式的各种充电脉冲宽度及传感延迟的访问定时。利用5*5矩阵的脉冲宽度值(PVAL)对比自定时延迟值(RVAL)，针对256、512、1024、1536及2048行存储器执行模拟。产生数以千计预测值，以求出以最快访问时间对于～100mV差动电压具有接近相等的响应的点的范围。对模拟结果的多元回归分析可被用于产生访问时间及传感放大器差动电压的数学公式。虽然最优等值分布的散布不随行数变化而线性变化，但是可以通过由其可以导出PVAL及RVAL值的线性预测公式的所有五个组得出线性响应。例如，数学公式可因循：
PVAL＝-3.714+0.015*行数
RVAL＝-2.429+0.009*行数
随着编译器构造存储器阵列，公式确定了最优差动电压及访问时间的PVAL[5:0]及RVAL[5:0]的设置。
应该理解，此处方法中所指的特定步骤可通过硬件及/或软件实现。例如，利用一个或多个处理模块上所执行的软件及/或固件可执行的特定的步骤。通常，用于提供图像的系统可包含更多常规处理模块及存储器。处理模块可以是单一处理设备或多个处理设备。这样的处理设备可以是微处理器、微控制器、数字处理器、微型计算机、中央处理单元的部分、状态机、逻辑电路及/或操作信号的任何设备。该信号的操作通常是基于操作指令的。存储器可以是单一存储器器件或多个存储器器件。这样的存储器器件可以是只读存储器、随机访问存储器、软盘存储器、磁带存储器、可擦除存储器、系统存储器的部分，及/或以数字格式存储操作指令的任何设备。注意到，当处理模块实现一个或多个其功能成为状态机或逻辑电路时，以相应操作指令方式存储的存储器被嵌入在包括该状态机及/或其他逻辑电路的电路内。例如，这样的系统可以是具有可编译存储器单元以利于存储器的实现的电路设计工具，如此处所描述的。
以上所揭示的内容是将被考虑为说明性的，而不是限制性的，并且附加的权利要求意欲涵盖所有属于本发明的真实精神及范围的这类修改、改进及其他实施例。因此，以法律所允许的最大程度，本发明的范围将由以下权利要求及其等同的最广泛可容许的解释来确定，并且不应由上述具体实施方式约束或限制。

Claims (10)

1.一种方法，包括：
在非活动存储器访问周期期间对多个位线放电；
在该多个位线中所选择的位线上施加充电脉冲；以及
检测该多个位线中该所选择的位线与参考线之间的电压差。
2.根据权利要求1中所述方法，其中充电脉冲具有一宽度，并且所述检测在充电脉冲之后经过一个延迟才发生，其中根据该存储器的尺寸确定该宽度与延迟。
3.根据权利要求1中所述方法，其中充电脉冲具有一宽度，并且检测在充电脉冲后发生延迟，其中存储器是可编译存储器，并且该宽度及延迟能根据存储器的可选择尺寸来计算。
4.根据权利要求1中所述的方法，进一步地包括：
在施加充电脉冲之后，在检测该多个位线中该所选择的位线与该参考线之间的电压差之前等待一延迟时间，该延迟时间足够允许该多个位线中该所选择的位线被拉至相应于所选择的存储器位单元中的存储值的电压电平。
5.根据权利要求1中所述的方法，进一步地包括：
在施加充电脉冲之后，在检测该多个位线中该所选择的位线与参考线之间的电压差之前等待一延迟时间，该延迟时间足够允许该基准线被拉至参考电压。
6.根据权利要求1中所述的方法，其中在对该多个位线中该所选择的位线施加充电脉冲之后并且在检测电压差之前，该多个位线中该所选择的位线的电压被所选择的存储器位单元中的存储值拉到一电压电平。
7.一种存储器阵列，包括：
多个位线；
多个放电晶体管，该多个放电晶体管之一连接到多个位线的每一个，其中该多个放电晶体管被配置为在非活动存储器访问周期期间将该多个位线放电到逻辑低，其中该多个放电晶体管的所选择放电晶体管被配置为在活动存储器访问周期期间停止对该多个位线的所选择的位线的放电；
设置成多路复用器的多个通闸晶体管，该多个通闸晶体管之一连接到多个位线的每一个，该多个通闸晶体管被配置为选择该多个位线之一作为所检测的节点；以及
连接到所检测的节点的上拉晶体管，该上拉晶体管被配置为在进入活动存储器访问周期时给所检测的节点提供充电脉冲。
8.根据权利要求7中所述的存储器阵列，其中充电脉冲具有一宽度，其中传感放大器被配置为在充电脉冲之后经过一个延迟周期检测差值，并且其中延迟周期足够允许所检测的节点被拉至相应于存储器阵列的所选择的存储器位单元所存储的值的电压电平。
9.一种电路设计工具，包括：
可编译存储器单元；其中用户可选择要被包括在电路设计内的存储器单元的尺寸；
其中可编译存储器单元包括一组指令，其被配置为：
基于存储器单元的尺寸计算延迟周期以及脉冲宽度；
建立存储器单元，其中该存储器单元包括：
多个位线；
多个放电晶体管，该多个放电晶体管之一连接到多个位线的每一个，其中该多个放电晶体管被配置为在非活动存储器访问周期期间将该多个位线放电到逻辑低，其中该多个放电晶体管的所选择放电晶体管被配置为在活动存储器访问周期期间停止对该多个位线的所选择的位线的放电；
设置成多路复用器的多个通闸晶体管，该多个通闸晶体管之一连接到多个位线的每一个，该多个通闸晶体管被配置为选择该多个位线之一作为所检测的节点；以及
连接到所检测的节点的上拉晶体管，该上拉晶体管被配置为在进入活动存储器访问周期时给所检测的节点提供充电脉冲。
10.一种电路设计工具，包括：
可编译存储器单元；其中用户可选择要被包括在电路设计内的存储器单元的尺寸；
其中可编译存储器单元包括一组指令，其被配置为：
基于存储器单元的尺寸计算延迟周期以及脉冲宽度；
提供存储器单元；其中存储器单元被配置为：
在非活动存储器访问周期期间对多个位线放电；
在多个位线中所选择的位线上施加充电脉冲；以及
检测该多个位线中该所选择的位线与参考线之间的电压差；
其中充电脉冲具有所述脉冲宽度的宽度，并且所述检测在充电脉冲之后经过所述延迟周期的延迟才发生。
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