KR20140029595A - 반도체 장치 및 그의 구동방법 - Google Patents

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Abstract

반도체 장치 및 그의 구동방법에 관한 것으로, 분주된 다수의 분주신호를 생성하기 위한 분주회로; 제1 소오스 신호 및 예정된 분주신호 - 다수의 분주신호 중 적어도 하나 이상의 분주신호를 포함함 - 를 조합하여 예정된 지연량 정보를 가지는 지연량 정보신호를 생성하기 위한 지연량 산출회로; 및 지연량 정보신호에 응답하여 제1 소오스 신호의 예정된 에지가 예정된 지연량만큼 지연된 제2 소오스 신호를 생성하기 위한 에지 지연회로를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 장치 및 그의 구동방법에 관한 것이다.
일반적으로, 하나의 입력신호를 이용하여 입력신호의 활성화 에지와 비활성화 에지를 각각 지연시켜 새로운 제어신호를 생성하기 위해서는 두 개 이상의 지연회로가 구비된다. 예컨대, 입력신호의 활성화 에지를 지연하기 위한 지연회로와, 입력신호의 비활성화 에지를 지연하기 위한 지연회로가 구비된다.
그러나, 상기와 같이 두 개 이상의 지연회로가 구비되는 경우에는 각각의 지연회로에 설정된 지연량이 설계 특성상 동일할 수 없으므로, 정확한 제어신호가 생성하는데 있어 한계가 있다. 즉, 활성화 에지와 비활성화 에지가 일정한 지연량만큼 지연된 제어신호를 생성하지 못하는 문제점이 있다. 또한, 지연회로가 D 플립플롭 체인, 인버터 체인 등으로 구성되는 경우에는 정밀한 지연량을 획득하는데 한계가 있으며, 두 개 이상의 지연회로가 구비됨에 따라 면적 소모량이 큰 문제점이 있다.
본 발명은 발진신호를 이용하여 정밀한 지연량을 획득하면서도 활성화 에지와 비활성화 에지가 일정한 지연량만큼 지연된 제어신호를 생성하기 위한 반도체 장치 및 그의 구동방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 분주된 다수의 분주신호를 생성하기 위한 분주회로; 제1 소오스 신호 및 예정된 분주신호 - 다수의 분주신호 중 적어도 하나 이상의 분주신호를 포함함 - 를 조합하여 예정된 지연량 정보를 가지는 지연량 정보신호를 생성하기 위한 지연량 산출회로; 및 지연량 정보신호에 응답하여 제1 소오스 신호의 예정된 에지가 예정된 지연량만큼 지연된 제2 소오스 신호를 생성하기 위한 에지 지연회로를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 인에이블신호에 응답하여 발진신호를 생성하기 위한 오실레이터; 인에이블신호에 응답하여 발진신호에 대응하는 분주된 다수의 분주신호를 생성하기 위한 분주회로; 액티브 신호, 예정된 분주신호 - 다수의 분주신호 중 적어도 하나 이상의 분주신호를 포함함 - 및 발진신호를 조합하여 예정된 지연량 정보를 가지는 제1 지연량 정보신호를 생성하기 위한 제1 지연량 산출부; 반전된 액티브 신호, 예정된 분주신호 및 발진신호를 조합하여 예정된 지연량 정보를 가지는 제2 지연량 정보신호를 생성하기 위한 제2 지연량 산출부; 및 제1 지연량 정보신호에 응답하여 활성화 에지가 액티브 신호의 활성화 에지보다 예정된 지연량만큼 지연되고 제2 지연량 정보신호에 응답하여 비활성화 에지가 액티브 신호의 비활성화 에지보다 예정된 지연량만큼 지연된 제1 내부 제어신호를 생성하기 위한 제1 에지 지연부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 액티브 신호가 활성화되면 발진신호를 카운팅하여 예정된 지연량에 대응하는 제1 구간 이후에 제1 지연량 정보신호를 활성화하고, 액티브 신호가 비활성화되면 발진신호를 카운팅하여 예정된 지연량에 대응하는 제2 구간 이후에 제2 지연량 정보신호를 활성화하는 단계; 및 액티브 신호와 제1 및 제2 지연량 정보신호에 응답하여 액티브 신호의 활성화 에지와 비활성화 에지 중 적어도 하나가 예정된 지연량만큼 지연된 내부 제어신호를 생성하는 단계를 포함한다.
지연을 위한 하나의 회로를 통해 입력신호의 활성화 에지 및 비활성화 에지를 모두 지연할 수 있으므로, 입력신호의 활성화 에지와 비활성화 에지에 대응하여 각각의 에지가 일정한 지연량만큼 지연된 제어신호를 생성할 수 있으면서도 종래에 비하여 면적이 세이브되는 효과가 있다.
또한, 발진신호를 이용하여 필요로 하는 지연량을 정밀하게 산출할 수 있으므로, 정확한 타이밍에 제어신호를 생성할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 오실레이터의 일예를 보인 내부 구성도이다.
도 3은 도 1에 도시된 분주회로의 일예를 보인 내부 구성도이다.
도 4는 도 1에 도시된 지연량 산출회로의 일예를 보인 내부 구성도이다.
도 5는 도 1에 도시된 에지 지연회로의 일예를 보인 내부 구성도이다.
도 6a는 도 5에 도시된 제1 에지 지연부의 일예를 보인 내부 구성도이다.
도 6b는 도 5에 도시된 제2 에지 지연부의 일예를 보인 내부 구성도이다.
도 7은 도 1에 도시된 인에이블부의 일예를 보인 내부 구성도이다.
도 8a는 도 7에 도시된 제어신호 생성부의 일예를 보인 내부 구성도이다.
도 8b는 도 7에 도시된 인에이블신호 생성부의 일예를 보인 내부 구성도이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 구동방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있고, 도 2에는 도 1에 도시된 오실레이터의 일예를 보인 내부 구성도가 도시되어 있고, 도 3에는 도 1에 도시된 분주회로의 일예를 보인 내부 구성도가 도시되어 있고, 도 4에는 도 1에 도시된 지연량 산출회로의 일예를 보인 내부 구성도가 도시되어 있고, 도 5에는 도 1에 도시된 에지 지연회로의 일예를 보인 내부 구성도가 도시되어 있고, 도 6a에는 도 5에 도시된 제1 에지 지연부의 일예를 보인 내부 구성도가 도시되어 있고, 도 6b에는 도 5에 도시된 제2 에지 지연부의 일예를 보인 내부 구성도가 도시되어 있고, 도 7에는 도 1에 도시된 인에이블부의 일예를 보인 내부 구성도가 도시되어 있고, 도 8a에는 도 7에 도시된 제어신호 생성부의 일예를 보인 내부 구성도가 도시되어 있으며, 도 8b에는 도 7에 도시된 인에이블신호 생성부의 일예를 보인 내부 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 인에이블신호(CNT_EN)에 응답하여 발진신호(OSC)를 생성하기 위한 오실레이터(110)와, 발진신호(OSC)를 예정된 전압레벨로 변환하기 위한 레벨 쉬프터(120)와, 인에이블신호(CNT_EN)와 레벨 쉬프터(120)로부터 출력되는 분주 소오스신호(P<0>)에 응답하여 분주된 다수의 분주신호(P<1:4>)를 생성하기 위한 분주회로(130)와, 액티브 신호(ACT), 분주 소오스신호(P<0>), 다수의 분주신호(P<1:4>)를 조합하여 예정된 지연량 정보를 가지는 제1 및 제2 지연량 정보신호(ENP<0:1>)를 생성하기 위한 지연량 산출회로(140)와, 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 액티브 신호(ACT)의 활성화 에지 및 비활성화 에지 중 적어도 하나가 예정된 지연량만큼 지연된 제1 및 제2 내부 제어신호(SAEN, R2ACB)를 생성하기 위한 에지 지연회로(150)와, 액티브 신호(ACT)와 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 인에이블신호(CNT_EN)를 생성하기 위한 인에이블부(160)를 포함한다.
여기서, 오실레이터(110)는 도 2에 도시된 바와 같이 구동전압으로서 내부전압(VDL)을 이용하는 것이 좋다. 내부전압(VDL)은 전원전압(예:VDD)에 비하여 전압 변동(Voltage variation)에 강인하므로, 내부전압(VDL)을 이용하는 오실레이터(110)는 예정된 주기를 가지는 발진신호(OSC)를 정상적으로 생성한다. 본 발명의 실시예에서는 예정된 지연량을 산출하는데 있어서 발진신호(OSC)가 기초가 되기 때문에, 상기와 같이 발진신호(OSC)가 소원하는 주기를 가지고 정상적으로 생성되면 필요한 지연량을 산출할 때 정확성(accuracy)이 우수해진다.
그리고, 분주회로(130)는 도 3에 도시된 바와 같이 제1 내지 제4 분주부(131 ~ 137)가 직렬로 연결된 구조를 가지며, 각각의 분주부(131 ~ 137)는 인에이블신호(CNT_EN)에 응답하여 입력된 신호(P<0> ~ P<3>)를 2분주하여 각각의 분주신호(P<1> ~ P<4>)를 출력한다. 예컨대, 제1 내지 제4 분주부(131 ~ 137)는 각각 JK 플립플롭을 포함하여 구성될 수 있다. 이와 같이 구성되는 분주회로(130)는 공지공용의 기술이므로, 자세한 설명은 생략하도록 한다.
또한, 지연량 산출회로(140)는 도 4에 도시된 바와 같이 분주 소오스신호(P<0>)와 액티브 신호(ACT)와 복수의 분주신호(P<1:4>)를 논리 조합하여 예정된 지연량에 대응하는 제1 지연량 정보신호(ENP<0>)를 생성하기 위한 제1 지연량 산출부(141)와, 분주 소오스신호(P<0>)와 반전된 액티브 신호(ACTB)와 복수의 분주신호(P<1:4>)를 논리 조합하여 예정된 지연량에 대응하는 제2 지연량 정보신호(ENP<1>)를 생성하기 위한 제2 지연량 산출부(143)를 포함한다. 여기서, 제1 지연량 산출부(141)는 분주 소오스신호(P<0>)와 액티브 신호(ACT)와 복수의 분주신호(P<1:4>)가 예정된 코드값을 가질 때 제1 지연량 정보신호(ENP<0>)를 활성화하고, 제2 지연량 산출부(143)는 분주 소오스신호(P<0>)와 반전된 액티브 신호(ACTB)와 복수의 분주신호(P<1:4>)가 상기의 예정된 코드값을 가질 때 제2 지연량 정보신호(ENP<1>)를 활성화한다.
또 에지 지연회로(150)는 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 제1 내부 제어신호(SAEN)를 생성하기 위한 제1 에지 지연부(151)와, 액티브 신호(ACT)와 제1 내부 제어신호(SAEN)에 응답하여 제2 내부 제어신호(R2ACB)를 생성하기 위한 제2 에지 지연부(153)를 포함한다. 여기서, 제1 에지 지연부(151)는 도 6a에 도시된 바와 같이 초기화신호(RST)에 응답하여 제1 구동 노드(DN0)를 제1 전압(예:VDD)으로 구동하기 위한 제1 구동부(151_1)와, 제1 지연량 정보신호(ENP<0>)에 응답하여 제1 구동 노드(DN0)를 제2 전압(예:VSS)으로 구동하기 위한 제2 구동부(151_3)와, 제2 지연량 정보신호(ENP<1>)의 반전된 신호에 응답하여 제1 구동 노드(DN0)를 제1 전압으로 구동하기 위한 제3 구동부(151_5)와, 제1 구동 노드(DN0)와 제1 내부 제어신호(SAEN)의 출력 노드 사이에 접속된 제1 래치부(151_7)를 포함한다. 이와 같이 구성되는 제1 에지 지연부(151)는 제1 지연량 정보신호(ENP<0>)에 응답하여 활성화 에지가 액티브 신호(ACT)의 활성화 에지에 비하여 예정된 지연량만큼 지연되고 제2 지연량 정보신호(ENP<1>)에 응답하여 비활성화 에지가 액티브 신호(ACT)의 비활성화 에지에 비하여 예정된 지연량만큼 지연된 제1 내부 제어신호(SAEN)를 생성한다. 그리고, 제2 에지 지연부(151)는 도 6b에 도시된 바와 같이 액티브 신호(ACT)와 제1 내부 제어신호(SAEN)를 부정 논리합 연산하기 위한 노어 게이트와, 노어 게이트의 출력 노드와 제2 내부 제어신호(R2ACB)의 출력 노드 사이에 직렬로 접속된 2개의 인버터를 포함한다. 이와 같이 구성되는 제2 에지 지연부(153)는 활성화 에지가 액티브 신호(ACT)의 활성화 에지에 대응하고 비활성화 에지가 제1 내부 제어신호(SAEN)의 비활성화 에지에 대응하는 제2 내부 제어신호(R2ACB)를 생성한다. 예컨대, 제1 내부 제어신호(SAEN)는 비트라인 감지증폭기(Bit Line Sense Amplifier : BLSA)를 인에이블시키기 위한 신호로서 이용될 수 있고, 제2 내부 제어신호(R2ACB)는 워드라인을 구동시키기 위한 신호로서 이용될 수 있다.
또 인에이블부(160)는 도 7에 도시된 바와 같이 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 제어신호(DLY_CTRL)를 생성하기 위한 제어신호 생성부(161)와, 제어신호(DLY_CTRL), 액티브 신호(ACT) 및 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 인에이블신호(CNT_EN)를 생성하기 위한 인에이블신호 생성부(163)를 포함한다. 여기서, 제어신호 생성부(161)는 도 8a에 도시된 바와 같이 초기화신호(RST)에 응답하여 제2 구동 노드(DN1)를 제1 전압으로 구동하기 위한 제4 구동부(161_1)와, 제1 지연량 정보신호(ENP<0>)에 응답하여 제2 구동 노드(DN1)를 제2 전압으로 구동하기 위한 제5 구동부(161_3)와, 제2 지연량 정보신호(ENP<1>)의 반전된 신호에 응답하여 제2 구동 노드(DN1)를 제1 전압으로 구동하기 위한 제6 구동부(161_5)와, 제2 구동 노드(DN1)와 제어신호(DLY_CTRL)의 출력 노드 사이에 접속된 제2 래치부(161_7)를 포함한다. 이와 같이 구성되는 제어신호 생성부(161)는 액티브 신호(ACT)가 활성화될 때 활성화되고 제1 지연량 정보신호(ENP<0>)가 활성화될 때 비활성화되며 액티브 신호(ACT)가 비활성화될 때 활성화되고 제2 지연량 정보신호(ENP<1>)가 활성화될 때 비활성화되는 인에이블신호(CNT_EN)를 생성한다. 그리고, 인에이블신호 생성부(163)는 도 8b에 도시된 바와 같이 제어신호(DLY_CTRL)에 응답하여 액티브 신호(ACT)를 반전시켜 출력하거나 또는 비반전시켜 출력하기 위한 출력 제어부(163_1)와, 출력 제어부(163_1)의 출력 신호, 초기화신호(RST) 및 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 제3 구동 노드(DN2)를 예정된 전압으로 구동하기 위한 구동 회로부(163_3)와, 제3 구동 노드(DN2)와 인에이블신호(CNT_EN)의 출력 노드 사이에 직렬로 접속된 제2 래치부(163_5)를 포함한다. 출력 제어부(163_1)는 제어신호(DLY_CTRL)에 응답하여 액티브 신호(ACT)를 비반전시켜 출력하기 위한 제1 경로 제공부(163_1A)와, 제어신호(DLY_CTRL)에 응답하여 액티브 신호(ACT)를 반전시켜 출력하기 위한 제2 경로 제공부(163_1B)를 포함한다. 구동 회로부(163_3)는 출력 제어부(163_1)의 출력 신호가 천이할 때마다 예정된 펄스구간 동안 활성화되는 펄스신호를 생성하기 위한 펄스신호 생성부(163_3A)와, 펄스신호에 응답하여 제3 구동 노드(DN2)를 제1 전압으로 구동하기 위한 제7 구동부(163_3B)와, 제1 지연량 정보신호(ENP<0>)에 응답하여 제3 구동 노드(DN2)를 제2 전압으로 구동하기 위한 제8 구동부(163_3C)와, 제2 지연량 정보신호(ENP<1>)에 응답하여 제3 구동 노드(DN2)를 제2 전압으로 구동하기 위한 제9 구동부(163_3D)와, 초기화신호(RST)에 응답하여 제3 구동 노드(DN2)를 제2 전압으로 구동하기 위한 제10 구동부(163_3E)를 포함한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 구동방법을 도 9를 참조하여 설명한다.
도 9에는 본 발명의 실시예에 따른 반도체 장치(100)의 구동방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 9를 참조하면, 반도체 장치(100)의 구동방법은 액티브 신호(ACT)가 활성화되면 분주 소오스신호(P<0>)를 카운팅하여 예정된 지연량(DLY_H)에 대응하는 제1 구간 이후에 제1 지연량 정보신호(ENP<0>)를 활성화하고, 액티브 신호(ACT)가 비활성화되면 분주 소오스신호(P<0>)를 카운팅하여 예정된 지연량(DLY_H)에 대응하는 제2 구간 이후에 제2 지연량 정보신호(ENP<1>)를 활성화하는 단계와, 액티브 신호(ACT)와 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 액티브 신호(ACT)의 활성화 에지와 비활성화 에지 중 적어도 하나가 예정된 지연량(DLY_H)만큼 지연된 제1 및 제2 내부 제어신호(SAEN, R2ACB)를 생성하는 단계를 포함한다.
이때, 제1 및 제2 지연량 정보신호(ENP<0:1>)를 생성하는 단계는 오실레이터(110)가 인에이블신호(CNT_EN)에 따라 예정된 주파수의 발진신호(OSC)를 생성하는 단계와, 레벨 쉬프터(120)가 발진신호(OSC)의 전압레벨을 변환하여 분주 소오스신호(P<0>)를 생성하는 단계와, 분주회로(130)가 분주 소오스신호(P<0>)에 대응하는 분주된 제1 내지 제3 분주신호(P<1:4>)를 생성하는 단계와, 지연량 산출회로(140)가 액티브 신호(ACT), 제1 내지 제3 분주신호(P<1:4>) 및 분주 소오스신호(P<0>)의 논리 조합이 예정된 지연량(DLY_H)에 대응하는 코드값을 가질 때 제1 지연량 정보신호(ENP<0>)를 활성화하고 반전된 액티브 신호(ACT), 제1 내지 제3 분주신호(P<1:4>) 및 분주 소오스신호(P<0>)의 논리 조합이 예정된 지연량(DLY_H)에 대응하는 코드값을 가질 때 제2 지연량 정보신호(ENP<1>)를 활성화하는 단계를 포함한다.
그리고, 제1 및 제2 내부 제어신호(SAEN, R2ACB)를 생성하는 단계는 제1 에지 지연부(151)가 제1 및 제2 지연량 정보신호(ENP<0:1>)에 응답하여 제1 내부 제어신호(SAEN)를 생성하고, 제2 에지 지연부(153)가 액티브 신호(ACT)와 제1 내부 제어신호(SAEN)에 응답하여 제2 내부 제어신호(R2ACB)를 생성한다. 예컨대, 제1 내부 제어신호(SAEN)는 비트라인 감지증폭기(Bit Line Sense Amplifier : BLSA)를 인에이블시키기 위한 인에이블신호로서 이용될 수 있고, 제2 내부 제어신호(R2ACB)는 워드라인을 구동시키기 위한 구동신호로서 이용될 수 있다.
한편, 분주 소오스신호(P<0>)는 인에이블신호(CNT_EN)가 활성화된 제1 및 제2 구간 동안 생성되고, 인에이블신호(CNT_EN)는 액티브 신호(ACT)가 활성화된 시점부터 제1 지연량 정보신호(ENP<0>)가 활성화된 시점까지 활성화되고, 액티브 신호(ACT)가 비활성화된 시점부터 제2 지연량 정보신호(ENP<1>)가 활성화된 시점까지 활성화된다. 이를 더욱 자세하게 설명하면 다음과 같다.
일단, 제어신호 생성부(161)는 초기화신호(RST)에 응답하여 논리 로우 레벨의 제어신호(DLY_CTRL)를 출력하고, 인에이블신호 생성부(163)는 초기화신호(RST)에 응답하여 논리 로우 레벨의 인에이블신호(CNT_EN)를 출력한다. 이때, 인에이블신호 생성부(163)의 출력 제어부(163_1)는 제어신호(DLY_CTRL)에 응답하여 제1 경로 제공부(163_1A)가 인에이블된 상태이다.
이러한 상태에서, 액티브 신호(ACT)가 논리 로우 레벨에서 논리 하이 레벨로 천이하면, 펄스신호 생성부(163_3A)는 제1 경로 제공부(163_1A)를 통해 전달된 액티브 신호(ACT)에 응답하여 예정된 펄스구간 동안 논리 로우 레벨의 펄스신호를 출력한다. 그러면, 제7 구동부(163_3B)가 펄스신호에 응답하여 제3 구동 노드(DN2)를 제1 전압(예:VDD)으로 구동함에 따라 제2 래치부(163_5)는 논리 하이 레벨의 인에이블신호(CNT_EN)를 출력한다.
그리고, 액티브 신호(ACT)가 논리 하이 레벨로 활성화되고 제1 구간 이후에 제1 지연량 정보신호(ENP<0>)가 활성화되면, 인에이블신호 생성부(163)는 논리 로우 레벨의 인에이블신호(CNT_EN)를 출력한다. 즉, 제8 구동부(163_3C)가 제1 지연량 정보신호(ENP<0>)에 응답하여 제3 구동 노드(DN2)를 제2 전압(예:VSS)으로 구동함에 따라 제2 래치부(163_5)는 논리 로우 레벨의 인에이블신호(CNT_EN)를 출력한다. 동시에, 제어신호 생성부(161)는 제1 지연량 정보신호(ENP<0>)에 응답하여 논리 하이 레벨의 제어신호(DLY_CTRL)를 출력하고, 출력 제어부(163_1)는 제어신호(DLY_CTRL)에 응답하여 제2 경로 제공부(163_1B)가 인에이블된 상태이다.
이어서, 액티브 신호(ACT)가 논리 하이 레벨에서 논리 로우 레벨로 천이하면, 펄스신호 생성부(163_3A)는 제2 경로 제공부(163_1B)를 통해 전달된 반전된 액티브 신호에 응답하여 예정된 펄스구간 동안 논리 로우 레벨의 펄스신호를 출력한다. 그러면, 제7 구동부(163_3B)가 펄스신호에 응답하여 제3 구동 노드(DN2)를 제1 전압으로 구동함에 따라 제2 래치부(163_5)는 논리 하이 레벨의 인에이블신호(CNT_EN)를 출력한다.
그리고, 액티브 신호(ACT)가 논리 로부 레벨로 비활성화되고 제2 구간 이후에 제2 지연량 정보신호(ENP<1>)가 활성화되면, 인에이블신호 생성부(163)는 논리 로우 레벨의 인에이블신호(CNT_EN)를 출력한다. 즉, 제9 구동부(163_3D)가 제2 지연량 정보신호(ENP<1>)에 응답하여 제3 구동 노드(DN2)를 제2 전압으로 구동함에 따라 제2 래치부(163_5)는 논리 로우 레벨의 인에이블신호(CNT_EN)를 출력한다. 이때, 제어신호 생성부(161)는 제2 지연량 정보신호(ENP<1>)에 응답하여 논리 로우 레벨의 제어신호(DLY_CTRL)를 출력하고, 출력 제어부(163_1)는 제어신호(DLY_CTRL)에 응답하여 제1 경로 제공부(163_1A)가 인에이블된 상태를 유지한다.
이와 같은 본 발명의 실시예에 따르면, 발진신호를 이용하여 필요한 지연량을 정확하고 정밀하게 획득할 수 있는 이점이 있다. 특히, 지연 대상 신호의 활성화 에지와 비활성화 에지를 모두 지연시킬 경우 획득한 지연량을 동일하게 반영함으로써 활성화 에지와 비활성화 에지가 일정한 지연량만큼 지연된 내부 제어신호를 생성할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 110 : 오실레이터
120 : 레벨 쉬프터 130 : 분주회로
140 : 지연량 산출회로 141 : 제1 지연량 산출부
143 : 제2 지연량 산출부 150 : 지연회로
151 : 제1 에지 지연부 153 : 제2 에지 지연부
160 : 인에이블부 161 : 제어신호 생성부
163 : 인에이블신호 생성부

Claims (20)

  1. 분주된 다수의 분주신호를 생성하기 위한 분주회로;
    제1 소오스 신호 및 예정된 분주신호 - 상기 다수의 분주신호 중 적어도 하나 이상의 분주신호를 포함함 - 를 조합하여 예정된 지연량 정보를 가지는 지연량 정보신호를 생성하기 위한 지연량 산출회로; 및
    상기 지연량 정보신호에 응답하여 상기 제1 소오스 신호의 예정된 에지가 상기 예정된 지연량만큼 지연된 제2 소오스 신호를 생성하기 위한 에지 지연회로
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 예정된 에지는 상기 제1 소오스 신호의 활성화 에지 및 비활성화 에지 중 적어도 하나를 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    인에이블신호에 응답하여 발진신호를 생성하여 상기 분주부로 제공하기 위한 오실레이터를 더 포함하며,
    상기 분주회로는 상기 인에이블신호에 응답하여 상기 발진신호에 대응하는 상기 다수의 분주신호를 생성하는 반도체 장치.
  4. 제3항에 있어서,
    상기 오실레이터는 내부전압을 구동전압으로서 인가받는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 소오스 신호에 응답하여 활성화되고 상기 지연량 정보신호에 응답하여 비활성화되는 상기 인에이블신호를 생성하기 위한 인에이블부를 더 포함하는 반도체 장치.
  6. 인에이블신호에 응답하여 발진신호를 생성하기 위한 오실레이터;
    상기 인에이블신호에 응답하여 상기 발진신호에 대응하는 분주된 다수의 분주신호를 생성하기 위한 분주회로;
    액티브 신호, 예정된 분주신호 - 상기 다수의 분주신호 중 적어도 하나 이상의 분주신호를 포함함 - 및 상기 발진신호를 조합하여 예정된 지연량 정보를 가지는 제1 지연량 정보신호를 생성하기 위한 제1 지연량 산출부;
    반전된 액티브 신호, 상기 예정된 분주신호 및 상기 발진신호를 조합하여 상기 예정된 지연량 정보를 가지는 제2 지연량 정보신호를 생성하기 위한 제2 지연량 산출부; 및
    상기 제1 지연량 정보신호에 응답하여 활성화 에지가 상기 액티브 신호의 활성화 에지보다 상기 예정된 지연량만큼 지연되고 상기 제2 지연량 정보신호에 응답하여 비활성화 에지가 상기 액티브 신호의 비활성화 에지보다 상기 예정된 지연량만큼 지연된 제1 내부 제어신호를 생성하기 위한 제1 에지 지연부
    를 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 인에이블신호를 생성하기 위한 인에이블부를 더 포함하며,
    상기 인에이블신호는 상기 액티브 신호가 활성화될 때 활성화되고 상기 제1 지연량 정보신호에 응답하여 비활성화되며, 상기 액티브 신호가 비활성화될 때 활성화되고 상기 제2 지연량 정보신호에 응답하여 비활성화되는 반도체 장치.
  8. 제7항에 있어서,
    상기 인에이블부는,
    초기화 신호와 상기 제1 및 제2 지연량 정보신호에 응답하여 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호, 상기 초기화 신호, 상기 액티브 신호 그리고 제1 및 제2 지연량 정보신호에 응답하여 상기 인에이블신호를 생성하기 위한 인에이블신호 생성부를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제어신호 생성부는,
    상기 초기화 신호에 응답하여 제1 구동 노드를 제1 전압으로 구동하기 위한 제1 구동부;
    상기 제1 지연량 정보신호에 응답하여 상기 제1 구동 노드를 제2 전압으로 구동하기 위한 제2 구동부;
    상기 제2 지연량 정보신호의 반전된 신호에 응답하여 상기 제1 구동 노드를 상기 제1 전압으로 구동하기 위한 제3 구동부; 및
    상기 제1 구동 노드와 상기 제어신호의 출력 노드 사이에 접속된 제1 래치부를 포함하는 반도체 장치.
  10. 제8항에 있어서,
    상기 인에이블신호 생성부는,
    상기 제어신호에 응답하여 상기 액티브 신호를 비반전시켜 출력하거나 또는 상기 액티브 신호를 반전시켜 출력하기 위한 출력 제어부;
    상기 출력 제어부의 출력 신호, 상기 초기화 신호 그리고 제1 및 제2 지연량 정보신호에 응답하여 제2 구동 노드를 예정된 전압으로 구동하기 위한 구동 회로부; 및
    상기 제2 구동 노드와 상기 인에이블신호의 출력 노드 사이에 접속된 제2 래치부를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 출력 제어부는,
    상기 제어신호에 응답하여 상기 액티브 신호를 비반전시켜 출력하기 위한 제1 경로 제공부; 및
    상기 제어신호에 응답하여 상기 액티브 신호를 반전시켜 출력하기 위한 제2 경로 제공부를 포함하는 반도체 장치.
  12. 제10항에 있어서,
    상기 구동 회로부는,
    상기 출력 제어부의 출력 신호가 천이할 때마다 예정된 펄스구간 동안 활성화되는 펄스신호를 생성하기 위한 펄스신호 생성부;
    상기 펄스신호에 응답하여 상기 제2 구동 노드를 제1 전압으로 구동하기 위한 제4 구동부;
    상기 제1 지연량 정보신호에 응답하여 상기 제2 구동 노드를 제2 전압으로 구동하기 위한 제5 구동부;
    상기 제2 지연량 정보신호에 응답하여 상기 제2 구동 노드를 상기 제2 전압으로 구동하기 위한 제6 구동부; 및
    상기 초기화 신호에 응답하여 상기 제2 구동 노드를 상기 제2 전압으로 구동하기 위한 제7 구동부를 포함하는 반도체 장치.
  13. 제6항 또는 제7항에 있어서,
    상기 제1 지연량 산출부는 상기 액티브 신호와 상기 예정된 분주신호가 예정된 코드값을 가질 때 상기 제1 지연량 정보신호를 활성화하고,
    상기 제2 지연량 산출부는 상기 반전된 액티브 신호와 상기 예정된 분주신호가 상기 예정된 코드값을 가질 때 상기 제2 지연량 정보신호를 활성화하는 반도체 장치.
  14. 제6항 또는 제7항에 있어서,
    상기 액티브 신호와 상기 제1 내부 제어신호를 조합하여 제2 내부 제어신호를 생성하기 위한 제2 에지 지연부를 더 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 내부 제어신호는 비트라인 감지증폭기(Bit Line Sense Amplifier : BLSA)를 인에이블시키기 위한 신호를 포함하고,
    상기 제2 내부 제어신호는 워드라인을 구동시키기 위한 신호를 포함하는 반도체 장치.
  16. 제6항 또는 제7항에 있어서,
    상기 오실레이터는 내부전압(VDL)을 구동전압으로서 인가받는 반도체 장치.
  17. 액티브 신호가 활성화되면 발진신호를 카운팅하여 예정된 지연량에 대응하는 제1 구간 이후에 제1 지연량 정보신호를 활성화하고, 액티브 신호가 비활성화되면 상기 발진신호를 카운팅하여 상기 예정된 지연량에 대응하는 제2 구간 이후에 제2 지연량 정보신호를 활성화하는 단계; 및
    상기 액티브 신호와 상기 제1 및 제2 지연량 정보신호에 응답하여 상기 액티브 신호의 활성화 에지와 비활성화 에지 중 적어도 하나가 상기 예정된 지연량만큼 지연된 내부 제어신호를 생성하는 단계
    를 포함하는 반도체 장치의 구동방법.
  18. 제17항에 있어서,
    상기 발진신호는 인에이블신호가 활성화된 구간 동안 생성되고,
    상기 인에이블신호는 상기 액티브 신호가 활성화된 시점부터 상기 제1 지연량 정보신호가 활성화된 시점까지 활성화되고, 상기 액티브 신호가 비활성화된 시점부터 상기 제2 지연량 정보신호가 활성화된 시점까지 활성화되는 반도체 장치의 구동방법.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 및 제2 지연량 정보신호를 생성하는 단계는,
    상기 제1 및 제2 구간 동안 상기 발진신호에 대응하는 분주된 다수의 분주신호를 생성하는 단계; 및
    상기 액티브 신호, 예정된 분주신호 - 상기 다수의 분주신호 중 적어도 하나 이상의 분주신호를 포함함 - 및 상기 발진신호의 논리 조합이 상기 예정된 지연량에 대응하는 코드값을 가질 때 상기 제1 지연량 정보신호를 활성화하고, 반전된 액티브 신호, 상기 예정된 분주신호 및 상기 발진신호의 논리 조합이 상기 코드값을 가질 때 상기 제2 지연량 정보신호를 활성화하는 단계를 포함하는 반도체 장치의 구동방법.
  20. 제17항 또는 제18항에 있어서,
    상기 내부 제어신호를 생성하는 단계는 상기 제1 및 제2 지연량 정보신호에 응답하여 비트라인 감지증폭기(Bit Line Sense Amplifier : BLSA)를 인에이블시키기 위한 제1 내부 제어신호를 생성하고, 상기 액티브 신호와 상기 제1 내부 제어신호에 응답하여 워드라인을 구동시키기 위한 제2 내부 제어신호를 생성하는 반도체 장치의 구동방법.
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