JP2014068219A - クロック発生回路およびそれを用いた半導体装置 - Google Patents

Abstract

【課題】安定待ち時間の短縮化と構成の簡単化が可能なクロック発生回路を提供する。
【解決手段】このクロック発生回路２は、クロック信号ＣＬＫＨを出力する発振安定待機が必要な発振器１１と、クロック信号ＣＬＫＨよりも低周波数のクロック信号ＣＬＫＬを出力する発振安定待機が不要な発振器１４とを備え、クロック信号ＣＬＫＨが選択された場合は、発振器１１，１４を起動させてクロック信号ＣＬＫＬのパルス数をカウントし、そのカウント値ＣＴ１が所定値ＣＭ１に到達したときにクロック信号ＣＬＫＨの出力を開始し、クロック信号ＣＬＫＬが選択された場合は、発振器１４のみを起動させてクロック信号ＣＬＫＬを直ぐに出力する。したがって、発振器１１の安定待ち時間を短縮することができ、消費電力を低減できる。
【選択図】図１

Description

本発明はクロック発生回路およびそれを用いた半導体装置に関し、たとえば複数の発振器を備えたクロック発生回路と、それを用いた半導体装置に好適に利用できるものである。

一般に、高い周波数のクロック信号を発生する発振器は、起動されてから安定に動作するまで、ある程度の時間を要する。したがって、安定したクロック信号を使用するためには、発振器を起動させてから発振器が安定するまで所定時間待機する必要がある。

特許文献１では、外部信号が「Ｈ」レベルにされたことに応じて発振器が起動され、所定時間経過後に外部信号が「Ｌ」レベルにされたことに応じてカウンタが発振器の出力クロック信号のパルス数のカウントを開始する。カウンタのカウント値が所定値に到達したことに応じて、クロック信号の使用が開始される。

また、特許文献２では、第１のクロック信号を発生する外部発振回路と、第１のクロック信号よりも低い周波数の第２のクロック信号を発生する自励発振器とが起動される。第１および第２のカウンタがそれぞれ第１および第２のクロック信号のパルス数をカウントする。第２のカウンタのカウント値が所定値になっている期間において第１のカウンタがカウントアップした場合に、第１のクロック信号の使用が開始される。

特開昭６３−２１１４１７号公報 特開２００５−１７３９２７号公報

しかし、特許文献１では、発振器自身の出力クロック信号のパルス数をカウントするので、マージンを大きくする必要があり、安定待ち時間が長くなるという問題があった。また、外部信号を半導体装置に与えるための信号発生回路が別途必要になり、構成が複雑になるという問題もあった。また、特許文献２では、自励発振器や第２のカウンタが別途必要になり、構成が複雑になるという問題があった。また、これらの問題のため、半導体装置の消費電力が大きくなるという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、本願のクロック発生回路は、第１および第２のクロック信号のうちの安定するまで待機することが必要な第１のクロック信号が選択された場合は、第１および第２のクロック信号の両方を生成する。第１のクロック信号が安定するのに必要な時間を第２のクロック信号を用いて計時し、所定時間経過後に第１のクロック信号を出力する。また、第２のクロック信号が選択された場合は、第２のクロック信号だけを生成して出力する。

前記一実施の形態によれば、第１および第２のクロック信号のうちの安定するまで待機することが不要な第２のクロック信号を用いて第１のクロック信号が安定する時間を計るので、安定待ち時間の短縮化と構成の簡単化を図ることができる。

本願の一実施の形態によるマイクロコンピュータの構成を示す回路ブロック図である。 図１に示したクロック発生回路の動作を示すタイムチャートである。 本願の効果を説明するための図である。

本願の一実施の形態による半導体装置１は、図１に示すように、クロック発生回路２および内部回路３を備える。半導体装置１には、外部発振子４が接続されている。クロック発生回路２は、発振器１１，１２，１４、ＰＬＬ（Phase-locked loop：位相同期ループ）回路１３、カウンタ２１〜２３、ＡＮＤゲート３１〜３３、クロック選択回路３４、および制御部３５を含む。内部回路３は、データバスＤＢ、ＣＰＵ（Central Processing Unit：中央処理装置）４１、ＲＯＭ(Read Only Memory)４２、ＲＡＭ（Random Access Memory）４３、および周辺回路４４を含む。

発振器１１は、活性化信号Ａ１が「Ｈ」レベルにされた場合に活性化され、比較的高い周波数のクロック信号ＣＬＫＨを出力し、活性化信号Ａ１が「Ｌ」レベルにされた場合に非活性化されてクロック信号ＣＬＫＨの出力を停止する。発振器１１は、たとえばＲＣ発振器であり、活性化信号Ａ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられて起動されてから安定して動作するまで、ある時間が必要を要する。クロック信号ＣＬＫＨは、ＡＮＤゲート３１の一方入力ノードに与えられる。

発振器１２は、外部発振子４とともに発振回路を構成しており、活性化信号Ａ２が「Ｈ」レベルにされた場合に活性化され、クロック信号ＣＬＫＨよりも低い周波数のクロック信号ＣＬＫＭ１を出力する。また、発振器１２は、活性化信号Ａ２が「Ｌ」レベルにされた場合に非活性化されてクロック信号ＣＬＫＭ１の出力を停止する。外部発振子４と発振器１２からなる発振回路は、たとえばＲＣ発振器であり、活性化信号Ａ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられて起動されてから安定して動作するまで、ある時間を要する。クロック信号ＣＬＫＭ１は、ＡＮＤゲート３２の一方入力ノードに与えられる。

ＰＬＬ回路１３は、活性化信号Ａ３が「Ｈ」レベルにされた場合に活性化され、クロック信号ＣＬＫＭ１に同期してクロック信号ＣＬＫＭ２を出力する。クロック信号ＣＬＫＭ２は、たとえばクロック信号ＣＬＫＭ１と同じ周波数を有する。また、ＰＬＬ回路１３は、活性化信号Ａ２が「Ｌ」レベルにされた場合に非活性化されてクロック信号ＣＬＫＭ２の出力を停止する。ＰＬＬ回路１３は、活性化信号Ａ３が「Ｌ」レベルから「Ｈ」レベルに立ち上げられて起動されてから安定して動作するまで、ある時間を要する。クロック信号ＣＬＫＭ２は、ＡＮＤゲート３３の一方入力ノードに与えられる。

発振器１４は、活性化信号Ａ４が「Ｈ」レベルにされた場合に活性化され、クロック信号ＣＬＫＭ１よりも低い周波数のクロック信号ＣＬＫＬを出力する。また、発振器１４は、活性化信号Ａ４が「Ｌ」レベルにされた場合に非活性化されてクロック信号ＣＬＫＬの出力を停止する。発振器１４は、たとえばリングオシレータであり、活性化信号Ａ４が「Ｌ」レベルから「Ｈ」レベルに立ち上げられて起動されると直ぐに安定して動作する。クロック信号ＣＬＫＬは、クロック選択回路３４の入力端子３４ｄに与えられる。

カウンタ２１は、リセット信号Ｒ１が「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じてリセットされる。これにより、カウンタ２１のカウント値ＣＴ１は初期値にリセットされ、オーバーフロー信号Ｆ１は「Ｌ」レベルにリセットされる。また、カウンタ２１は、リセット信号Ｒ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じてクロック信号ＣＬＫＬのパルス数のカウントを開始する。カウント値ＣＴ１が予め定められた値ＣＭ１に到達すると、カウンタ２１はオーバーフロー信号Ｆ１を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。オーバーフロー信号Ｆ１は、ＡＮＤゲート３１の他方入力ノードと制御部３５に与えられる。

カウンタ２２は、リセット信号Ｒ２が「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じてリセットされる。これにより、カウンタ２２のカウント値ＣＴ２は初期値にリセットされ、オーバーフロー信号Ｆ２は「Ｌ」レベルにリセットされる。また、カウンタ２２は、リセット信号Ｒ２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じてクロック信号ＣＬＫＬのパルス数のカウントを開始する。カウント値ＣＴ２が予め定められた値ＣＭ２に到達すると、カウンタ２２はオーバーフロー信号Ｆ２を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。オーバーフロー信号Ｆ２は、ＡＮＤゲート３２の他方入力ノードと制御部３５に与えられる。

カウンタ２３は、リセット信号Ｒ３が「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じてリセットされる。これにより、カウンタ２３のカウント値ＣＴ３は初期値にリセットされ、オーバーフロー信号Ｆ３は「Ｌ」レベルにリセットされる。また、カウンタ２３は、リセット信号Ｒ３が「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じてクロック信号ＣＬＫＬのパルス数のカウントを開始する。カウント値ＣＴ３が予め定められた値ＣＭ３に到達すると、カウンタ２３はオーバーフロー信号Ｆ３を「Ｌ」レベルから「Ｈ」レベルに立ち上げる。オーバーフロー信号Ｆ３は、ＡＮＤゲート３３の他方入力ノードと制御部３５に与えられる。

ＡＮＤゲート３１は、発振器１１からのクロック信号ＣＬＫＨとカウンタ２１からのオーバーフロー信号Ｆ１との論理積信号をクロック選択回路３４の入力端子３４ａに与える。オーバーフロー信号Ｆ１が「Ｌ」レベルである場合は、クロック信号ＣＬＫＨはＡＮＤゲート３１によって遮断され、ＡＮＤゲート３１の出力信号は「Ｌ」レベルに固定される。オーバーフロー信号Ｆ１が「Ｈ」レベルである場合は、クロック信号ＣＬＫＨはＡＮＤゲート３１を通過してクロック選択回路３４の入力端子３４ａに与えられる。したがって、「Ｈ」レベルのオーバーフロー信号Ｆ１は、クロック信号ＣＬＫＨの出力を許可する出力許可信号となる。

ＡＮＤゲート３２は、発振器１２からのクロック信号ＣＬＫＭ１とカウンタ２２からのオーバーフロー信号Ｆ２との論理積信号をクロック選択回路３４の入力端子３４ｂに与える。オーバーフロー信号Ｆ２が「Ｌ」レベルである場合は、クロック信号ＣＬＫＭ１はＡＮＤゲート３２によって遮断され、ＡＮＤゲート３２の出力信号は「Ｌ」レベルに固定される。オーバーフロー信号Ｆ２が「Ｈ」レベルである場合は、クロック信号ＣＬＫＭ１はＡＮＤゲート３２を通過してクロック選択回路３４の入力端子３４ｂに与えられる。したがって、「Ｈ」レベルのオーバーフロー信号Ｆ２は、クロック信号ＣＬＫＭ１の出力を許可する出力許可信号となる。

ＡＮＤゲート３３は、ＰＬＬ回路１３からのクロック信号ＣＬＫＭ２とカウンタ２３からのオーバーフロー信号Ｆ３との論理積信号をクロック選択回路３４の入力端子３４ｃに与える。オーバーフロー信号Ｆ３が「Ｌ」レベルである場合は、クロック信号ＣＬＫＭ２はＡＮＤゲート３３によって遮断され、ＡＮＤゲート３３の出力信号は「Ｌ」レベルに固定される。オーバーフロー信号Ｆ３が「Ｈ」レベルである場合は、クロック信号ＣＬＫＭ２はＡＮＤゲート３３を通過してクロック選択回路３４の入力端子３４ｃに与えられる。したがって、「Ｈ」レベルのオーバーフロー信号Ｆ３は、クロック信号ＣＬＫＭ２の出力を許可する出力許可信号となる。

クロック選択回路３４は、選択信号ＳＥに従って、４つの入力端子３４ａ〜３４ｄのうちのいずれか１つの入力端子と出力端子３４ｅとを接続する。出力端子３４ｅは、内部回路３のデータバスＤＢに接続されている。制御部３５は、コマンド信号ＣＭＤに従って、活性化信号Ａ１〜Ａ４、リセット信号Ｒ１〜Ｒ３、および選択信号ＳＥを生成する。

すなわち、制御部３５は、クロック信号ＣＬＫＨを選択する場合は、活性化信号Ａ１，Ａ４を活性化レベルの「Ｈ」レベルに立ち上げて発振器１１，１４を起動させるとともに、リセット信号Ｒ１を「Ｈ」レベルに立ち上げてカウンタ２１のカウント動作を開始させる。また、制御部３５は、選択信号ＳＥを生成してクロック選択回路３４の端子３４ａ，３４ｅ間を導通させる。カウンタ２１のカウント値ＣＴ１が所定値ＣＭ１に到達してオーバーフロー信号Ｆ１が「Ｈ」レベルに立ち上げられると、クロック信号ＣＬＫＨがＡＮＤゲート３１およびクロック選択回路３４を通過して内部回路３に与えられる。このときにクロック信号ＣＬＫＨの振幅および周波数が安定しているように、予め実験によりカウンタ２１の所定値ＣＭ１が設定されている。制御部３５は、オーバーフロー信号Ｆ１が「Ｈ」レベルに立ち上げられると、活性化信号Ａ４を「Ｌ」レベルに立ち下げて発振器１４を停止させる。

クロック信号ＣＬＫＨは、たとえば、電源が投入されたときや、ＣＰＵ４１が停止する低消費電力モードＬＰＭからＣＰＵ４１が動作するアクティブモードに遷移するときに選択される。低消費電力モードＬＰＭとしては、スリープモード、ソフトウェアスタンバイモードなどがある。

また、制御部３５は、クロック信号ＣＬＫＭ１を選択する場合は、活性化信号Ａ２，Ａ４を活性化レベルの「Ｈ」レベルに立ち上げて発振器１２，１４を起動させるとともに、リセット信号Ｒ２を「Ｈ」レベルに立ち上げてカウンタ２２のカウント動作を開始させる。また、制御部３５は、選択信号ＳＥを生成してクロック選択回路３４の端子３４ｂ，３４ｅ間を導通させる。カウンタ２２のカウント値ＣＴ２が所定値ＣＭ２に到達してオーバーフロー信号Ｆ２が「Ｈ」レベルに立ち上げられると、クロック信号ＣＬＫＭ１がＡＮＤゲート３２およびクロック選択回路３４を通過して内部回路３に与えられる。このときにクロック信号ＣＬＫＭ１の振幅および周波数が安定しているように、予め実験によりカウンタ２２の所定値ＣＭ２が設定されている。制御部３５は、オーバーフロー信号Ｆ２が「Ｈ」レベルに立ち上げられると、活性化信号Ａ４を「Ｌ」レベルに立ち下げて発振器１４を停止させる。

また、制御部３５は、クロック信号ＣＬＫＭ２を選択する場合は、活性化信号Ａ２，Ａ３，Ａ４を活性化レベルの「Ｈ」レベルに立ち上げて発振器１２，１４およびＰＬＬ回路１３を起動させるとともに、リセット信号Ｒ３を「Ｌ」レベルに立ち下げてカウンタ２３のカウント動作を開始させる。また、制御部３５は、選択信号ＳＥを生成してクロック選択回路３４の端子３４ｃ，３４ｅ間を導通させる。カウンタ２３のカウント値ＣＴ３が所定値ＣＭ３に到達してオーバーフロー信号Ｆ３が「Ｈ」レベルに立ち上げれられると、クロック信号ＣＬＫＭ２がＡＮＤゲート３３およびクロック選択回路３４を通過して内部回路３に与えられる。制御部３５は、オーバーフロー信号Ｆ３が「Ｈ」レベルに立ち上げられると、活性化信号Ａ４を「Ｌ」レベルに立ち下げて発振器１４を停止させる。

また、制御部３５は、クロック信号ＣＬＫＬを選択する場合は、活性化信号Ａ４を活性化レベルの「Ｈ」レベルに立ち上げて発振器１４を起動させる。また、制御部３５は、選択信号ＳＥを生成してクロック選択回路３４の端子３４ｄ，３４ｅ間を導通させる。これにより、クロック信号ＣＬＫＬは、クロック選択回路３４を通過して内部回路３に与えられる。

内部回路３は、クロック発生回路２からのクロック信号に同期して所定の動作を行なう。ＣＰＵ４１、ＲＯＭ４２、ＲＡＭ４３、および周辺回路４４は、データバスＤＢを介して互いに接続されている。ＲＯＭ４２には、プログラムが格納されている。ＣＰＵ４１は、ＲＯＭ４２に記憶されたプログラムを実行する。ＲＡＭ４３には、データが格納される。周辺回路４４は、外部との間でデータの授受を行なうデータ入出力回路などを含む。

図２（ａ）〜（ｅ）は、図１に示したクロック発生回路２の動作を示すタイムチャートである。図２（ａ）〜（ｅ）において、ある時刻ｔ０に制御部３５によって活性化信号Ａ１，Ａ４がともに「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、発振器１１，１４が活性化されてクロック信号ＣＬＫＨ，ＣＬＫＬの生成が開始される。発振器１１は、起動されてから動作が安定するまである時間を要し、クロック信号ＣＬＫＨの振幅は徐々に増大する。これに対して発振器１４は、起動されると直ぐに動作が安定し、クロック信号ＣＬＫＬの振幅、周期は最初から安定している。制御部３５は、たとえば、電源が投入されたときや、ＣＰＵ４１が停止する低消費電力モードＬＰＭからＣＰＵ４１が動作するアクティブモードに遷移するときに発振器１１，１４を活性化させる。

また、活性化信号Ａ１の立ち上り時にリセット信号Ｒ１も立ち上げられ、カウンタ２１のカウント動作が開始され、クロック信号ＣＬＫＬの各立ち上りエッジに応答してカウンタ２１のカウント値ＣＴ１がインクリメント（＋１）される。カウント値ＣＴ１が所定値ＣＭ１に到達すると、オーバーフロー信号Ｆ１が「Ｌ」レベルから「Ｈ」レベルに立ち上げれる（時刻ｔ１）。

オーバーフロー信号Ｆ１が「Ｈ」レベルに立ち上げれると、クロック信号ＣＬＫＨがＡＮＤゲート３１およびクロック選択回路３４を通過して内部回路３に与えられる。つまり、発振器１１が起動されてから所定時間Ｔ１の経過後に、発振器１１の動作が安定したものとしてクロック信号ＣＬＫＨの使用が開始される。所定時間Ｔ１は、予め実験によって決定されている。また、オーバーフロー信号Ｆ１が「Ｈ」レベルに立ち上げられると、活性化信号Ａ４が「Ｌ」レベルに立ち下げられて発振器１４が非活性化され、クロック信号ＣＬＫＬの生成が停止される。

図３（ａ）（ｂ）は本願の効果を説明するための図であって、特に図３（ａ）は従来の半導体装置の動作を示し、図３（ｂ）は本願の半導体装置１の動作を示している。本願の半導体装置１では、上述のように、カウンタ２１〜２３が発振器１４の出力クロック信号ＣＬＫＬのパルス数をカウントする。これに対して従来の半導体装置では、カウンタ２１〜２３はそれぞれクロック信号ＣＬＫＨ，ＣＬＫＭ１，ＣＬＫＭ２のパルス数をカウントする。

従来の半導体装置では、図３（ａ）に示すように、ＣＰＵ４１が停止する低消費電力モードＬＰＭからＣＰＵ４１が動作するアクティブモードへの遷移が指令されると、発振器１１が起動される（時刻ｔ０）。発振器１１が起動されると、発振器１１の出力クロック信号ＣＬＫＨのパルス数がカウンタ２１によってカウントされて時間が計測され、所定の安定待ち時間Ｔｗ１の経過後にクロック信号ＣＬＫＨがＣＰＵ４１に供給される（時刻ｔ１）。ＣＰＵ４１は、クロック信号ＣＬＫＨに同期して動作する。

また、発振器１１の動作が安定した後に、ＣＰＵ４１用のクロック信号を切換えるために発振器１２が起動される（時刻ｔ２）。発振器１２が起動されると、発振器１２の出力クロック信号ＣＬＫＭ１のパルス数がカウンタ２２によってカウントされて時間が計測され、発振器１２の安定待ち時間Ｔｗ２の経過後にクロック信号ＣＬＫＭ１がＣＰＵ４１に供給される（時刻ｔ３）。ＣＰＵ４１は、クロック信号ＣＬＫＭ１に同期して動作する。クロック信号ＣＬＫＭ１がＣＰＵ４１に供給されると、発振器１１が停止されてクロック信号ＣＬＫＨの生成が停止される。その後、アクティブモードから低消費電力モードＬＰＭへの遷移が指令されると、発振器１２が停止され、低消費電力モードＬＰＭへ遷移する（時刻ｔ４）。

このように従来の半導体装置では、発振器１１の出力クロック信号ＣＬＫＨを使用して発振器１１の安定待ち時間Ｔｗ１を計時し、発振器１２の出力クロック信号ＣＬＫＭ１を使用して発振器１２の安定待ち時間Ｔｗ２を計時する。しかし、発振器１１，１２は、起動から安定に動作するまで、ある程度の時間を要し、その時間は電源電圧、周辺温度などによって変動する。したがって、そのような変動を見込んで大きなマージンをとる必要があり、安定待ち時間Ｔｗ１，Ｔｗ２が長くなる。

これに対して本願の半導体装置１では、図３（ｂ）に示すように、ＣＰＵ４１が停止する低消費電力モードＬＰＭからＣＰＵ４１が動作するアクティブモードへの遷移が指令されると、発振器１１，１４が起動される（時刻ｔ０）。

発振器１４が起動されると、発振器１４の出力クロック信号ＣＬＫＬのパルス数がカウンタ２１によってカウントされて時間が計測され、発振器１１の安定待ち時間Ｔｗ３の経過後にクロック信号ＣＬＫＨがＣＰＵ４１に供給される（時刻ｔ１）。ＣＰＵ４１は、クロック信号ＣＬＫＨに同期して動作する。クロック信号ＣＬＫＨがＣＰＵ４１に供給されると、発振器１４が停止され、クロック信号ＣＬＫＬの生成が停止される。

また、発振器１１の動作が安定した後に、ＣＰＵ４１用のクロック信号を切換えるために発振器１２，１４が起動される（時刻ｔ２）。発振器１４が起動されると、発振器１４の出力クロック信号ＣＬＫＬのパルス数がカウンタ２２によってカウントされて時間が計測され、発振器１２の安定待ち時間Ｔｗ４の経過後にクロック信号ＣＬＫＭ１がＣＰＵ４１に供給される（時刻ｔ３）。ＣＰＵ４１は、クロック信号ＣＬＫＭ１に同期して動作する。

クロック信号ＣＬＫＭ１がＣＰＵ４１に供給されると、発振器１１が停止されてクロック信号ＣＬＫＨの生成が停止されるとともに、発振器１４が停止されてクロック信号ＣＬＫＬの生成が停止される。その後、アクティブ状態から低消費電力モードＬＰＭへの遷移が指令されると、発振器１２が停止され、低消費電力モードＬＰＭへ遷移する（時刻ｔ４）。

このように本願の半導体装置１では、発振器１４の出力クロック信号ＣＬＫＬを使用して発振器１１，１２の安定待ち時間Ｔｗ３，Ｔｗ４を計時する。この発振器１４は、起動されると直ぐに安定動作する。したがって、従来のように大きなマージンをとる必要がないので、安定待ち時間Ｔｗ３，Ｔｗ４が従来に比べて短くなる。このため、低消費電力モードＬＰＭからアクティブモードに復帰し、再び低消費電力モードＬＰＭに遷移するまでの時間ｔ０〜ｔ４が従来よりも大幅に短くなる。図３（ａ）（ｂ）では、本願の方が従来よりもＴ２だけ短い状態が示されている。したがって、半導体装置１を含むシステム全体の消費電力が大幅に低減される。

また、発振器１１，１２の安定待ち時間Ｔｗ３，Ｔｗ４を計時するために別途タイマを設ける必要がないので、装置が大型化することもない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 半導体装置、２ クロック発生回路、３ 内部回路、４ 外部発振子、１１，１２，１４ 発振器、１３ ＰＬＬ回路、２１〜２３ カウンタ、３１〜３３ ＡＮＤゲート、３４ クロック選択回路、３５ 制御部、４１ ＣＰＵ、４３ ＲＯＭ、４４ 周辺回路。

Claims (4)

1. 第１の周波数の第１のクロック信号を出力する第１の発振器と、
   第２の周波数の第２のクロック信号を出力し、起動されてから発振状態が安定するまで待機することが不要な第２の発振器と、
   前記第２のクロック信号のパルス数をカウントし、そのカウント値が予め定められた値に到達したことに応じて出力許可信号を出力するカウンタと、
   前記第１のクロック信号を受け、前記出力許可信号に応答して前記第１のクロック信号を通過させるゲート回路と、
   前記ゲート回路の出力クロック信号と前記第２のクロック信号とを受け、前記第１のクロック信号が選択された場合は前記ゲート回路の出力クロック信号を通過させ、前記第２のクロック信号が選択された場合は前記第２のクロック信号を通過させる選択回路と、
   前記第１のクロック信号が選択された場合は、前記第１および第２の発振器を起動させた後に前記出力許可信号に応答して前記第２の発振器を停止させ、前記第２のクロック信号が選択された場合は前記第２の発振器を起動させる制御部とを備える、クロック発生回路。
2. 請求項１に記載のクロック発生回路と、
   前記選択回路を通過したクロック信号に基づいて動作する内部回路とを備える、半導体装置。
3. 前記制御部は、前記半導体装置に電源が投入されたとき、前記第１および第２の発振器を起動させた後に前記出力許可信号に応答して前記第２の発振器を停止させる、請求項２に記載の半導体装置。
4. 前記制御部は、前記半導体装置が低消費電力モードからアクティブモードに遷移するとき、前記第１および第２の発振器を起動させた後に前記出力許可信号に応答して前記第２の発振器を停止させる、請求項２に記載の半導体装置。

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