KR19980069817A - 반도체 장치 및 신호 전송 시스템 - Google Patents

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KR19980069817A
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세키자와다다시
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Abstract

본 발명은, 입력 클록 동기 신호를 기초로 고속동작인지 저속동작인지를 판단하여, 내부 회로를 전환함으로써 고속 동작 및 저소비 전력 동작의 어느 동작에도 대응할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
제 1 클록에 동기하여 동작하는 반도체 장치는 입력되는 제 1 클록에 대하여 소정의 위상 관계를 갖는 제 2 클록을 생성하는 클록 생성 회로와, 클록 생성 회로의 내부 신호에 기초하여 제 1 클록의 주기를 판정하는 판정 회로와, 판정 회로의 판정 결과에 따라서 동작 모드를 전환하는 내부 회로를 포함하는 것을 특징으로 한다.

Description

반도체 장치 및 신호 전송 시스템
본 발명은 반도체 장치에 관한 것으로, 구체적으로는 다른 동작 모드로 다른 클록 주파수에 동기하여 동작하는 반도체 장치에 관한 것이다.
반도체 집적 회로에 있어서는 높은 동작 주파수에 의한 고속 동작을 실현하는 동시에, 회로내의 소비 전력을 줄일 수 있는 것이 바람직하다. 그러나 고속 동작과 저소비 전력을 동일한 회로에서 동시에 실현하는 것은 어렵고, 일반적으로 고속동작이 가능한 회로는 소비 전력이 높고, 반대로 저소비 전력인 회로는 낮은 동작 주파수로밖에 동작할 수 없는 것이 일반적이다.
고속인 클록 신호에 동기하여 동작가능한 반도체 집적 회로에 있어서, 저주파수의 클록 신호를 이용하여 저속 동작 모드로 동작하는 것은 가능하다. 그러나 이러한 반도체 집적 회로는 고속 동작 주파수에 대응한 회로 구성으로 되어 있기 때문에, 저속 동작 모드에 있어서도 소비 전력이 고속 동작시와 같은 정도로 높아진다는 문제가 있다.
따라서 동일한 반도체칩상에, 고속 동작용의 회로와 저소비 전력용의 회로를 탑재하여, 고속 동작시와 저속 동작시에 이들 회로를 전환하고, 저속 동작시에는 저소비 전력용의 회로를 작동시키는 것을 생각할 수 있다. 그러나 이 경우, 고속 동작 모드와 저속 동작 모드 중 어느 모드에 있는지를 판단하여 내부 회로를 전환할 필요가 있으며, 모드 설정용의 레지스터등이 준비 되어 있지 않는한은 입력되는 클록 신호를 기초로 저속 동작인지 고속동작인지를 판단할 필요가 있다.
따라서 본 발명의 목적은 입력 클록 동기 신호를 기초로 고속 동작인지 저속 동작인지를 판단하여, 내부 회로를 전환함으로써 고속 동작 및 저소비 전력 동작의 어느 동작에도 대응할 수 있는 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 원리에 의한 반도체 장치를 나타내는 구성도.
도 2는 도 1의 판정 회로의 실시예를 나타내는 회로도.
도 3은 도 2의 판정 회로의 동작을 설명하기 위한 도면.
도 4는 도 1의 반도체 장치에 있어서 DLL 대신에 PLL을 이용한 경우에, PLL 회로 및 판정 회로의 구성을 나타내는 도면.
도 5는 도 1의 입력 버퍼의 제 1 실시예를 나타내는 회로도.
도 6은 도 1의 입력 버퍼의 제 2 실시예를 나타내는 회로도.
도 7은 도 1의 입력 버퍼의 제 3 실시예를 나타내는 회로도.
도 8은 도 1의 출력 버퍼의 실시예를 나타내는 회로도.
도 9는 도 1의 내부 전압 생성 회로의 제 1 및 제 2 실시예를 나타내는 회로도.
도 10은 도 1의 코어 회로의 실시예를 나타내는 구성도.
도 11은 도 10의 앰프의 실시예를 나타내는 회로도.
도 12는 본 발명에 의한 반도체 장치를 버스를 종단 저항으로 종단시키는 시스템에 응용한 실시예를 나타내는 구성도.
도 13은 도 1의 DLL의 개략적인 구성을 나타내는 구성도.
도 14는 도 13의 지연 라인의 구성의 일예를 나타내는 회로도.
도 15는 도 14의 신호 p(1) 내지 p(n)을 생성하는 시프트 레지스터의 일예를 나타내는 회로도.
〈도면의주요부분에대한부호의설명〉
10 : 반도체 장치
11,11A,11B : 입력 버퍼
12 : 코어 회로
13 : 출력 버퍼
14,14A : 내부 전압 생성 회로
15 : DLL
15A : PLL
16 : 판정 회로
17 : 출력 단자
31 : 위상 비교기
32 : 저역 필터
33 : 전압 제어 발신기
50 : 전류 제어부
51 : 전압 생성부
52 : 차동 증폭기
53 : 복사 회로
70 : 입력 버퍼부
80 : 고속·고소비 전력 버퍼
90 : 저속·저소비 전력 버퍼
141 : 메모리 셀 배열
142 : Y 디코더
143 : X 디코더
144 : 데이타 버스
145 : 앰프
161,162 : 스위치 회로
163 : 버스
164 : 반도체 장치
청구범위 제 1 항 발명에 있어서는, 제 1 클록에 동기하여 동작하는 반도체 장치는, 입력되는 제 1 클록에 대하여 소정의 위상 관계를 갖는 제 2 클록을 생성하는 클록 생성 회로와, 상기 클록 생성 회로의 내부 신호에 기초하여 상기 제 1 클록의 주기를 판정하는 판정 회로와, 상기 판정 회로의 판정 결과에 따라서 동작 모드를 전환하는 내부 회로를 포함하는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 클록 생성 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환한다. 따라서, 단순한 판정 회로를 도입하면서 기존의 회로를 이용함으로써, 입력 클록 동기 신호의 주파수를 판정하여, 내부 회로의 동작 모드를 동기 주파수에 따른 것으로 변화시킬 수 있다.
청구범위 제 2 항 발명에 있어서는, 청구범위 제 1 항 기재의 반도체 장치에 있어서, 상기 클록 생성 회로는 PLL 회로인 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 PLL 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다.
청구범위 제 3 항 발명에 있어서는, 청구범위 제 2 항 기재의 반도체 장치에 있어서, 상기 PLL 회로는 전압 제어 발신기를 포함하고, 상기 내부 신호는 상기 전압 제어 발신기로의 입력 전압인 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 PLL 회로에서 전압 제어 발신기로의 입력 전압을 취출하고, 이 입력 전압에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다. 따라서 판정 회로는 전압을 판정하는 기능을 가지고 있으면 좋으며, 단순한 구성으로 실현할 수 있다.
청구범위 제 4 항 발명에 있어서는, 청구범위 제 1 항 기재의 반도체 장치에 있어서, 상기 클록 생성 회로는 DLL 회로인 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 DLL 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다.
청구범위 제 5 항 발명에 있어서는, 청구범위 제 4 항 기재의 반도체 장치에 있어서, 상기 DLL 회로는 상기 제 1 클록을 소정 지연 시간만큼 지연시키는 지연단을 포함하고, 상기 내부 신호는 상기 지연단의 상기 소정 지연 시간을 정의하는 신호인 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 DLL 회로에서 지연단의 지연 시간을 정의하는 신호를 취출하고, 이 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다.
청구범위 제 6 항 발명에 있어서는, 청구범위 제 1 항 기재의 반도체 장치에 있어서, 상기 내부 회로는 소정의 주파수보다 낮은 주파수로 동작하는 제 1 동작 모드와 상기 소정의 주파수보다 높은 주파수로 동작하는 제 2 동작 모드로 동작가능하고, 상기 내부 회로는 상기 제 1 동작 모드로 동작할 경우에 상기 제 2 동작 모드로 동작하는 경우보다도 소비 전력이 적은 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 내부 회로의 동작 모드를 전환함으로써, 고속 클록시에는 높은 주파수에서의 동작을 가능하게 하는 동시에, 저속 클록시에는 내부 회로에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 7 항 발명에 있어서는, 청구범위 제 6 항 기재의 반도체 장치에 있어서, 상기 내부 회로는 입력 신호를 수취하는 입력 버퍼를 포함하고, 상기 입력 버퍼는 상기 제 1 동작 모드에서는 제 1 전류량으로 구동되고, 상기 제 2 동작 모드로서는 상기 제 1 전류량보다 많은 제 2 전류량으로 구동되는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 입력 버퍼의 동작 모드를 전환함으로서, 고속 클록시에는 고속인 신호 입력을 접수하는 동시에, 저속 클록시에는 입력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 8 항 발명에 있어서는, 청구범위 제 6 항 기재의 반도체 장치에 있어서, 상기 내부 회로는 입력 신호를 수취하는 입력 버퍼를 포함하고, 상기 입력 버퍼는 상기 제 1 동작 모드로 동작하는 래치형의 제 1 버퍼와, 상기 제 2 동작 모드로 동작하는 차동 증폭기형의 제 2 버퍼를 포함하는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 2종류의 입력 버퍼를 구별하여 사용함으로써, 고속 클록시에는 고속인 신호 입력을 접수하는 동시에, 저속 클록시에는 입력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 9 항 발명에 있어서는, 청구범위 제 6 항 기재의 반도체 장치에 있어서, 상기 내부 회로는 출력 신호를 출력하는 출력 버퍼를 포함하고, 상기 출력 버퍼는 상기 제 1 동작 모드로서는 상기 출력 신호를 제 1 구동력으로 출력하고, 상기 제 2 동작 모드로서는 상기 출력 신호를 상기 제 1 구동력보다도 높은 제 2 구동력으로 출력하는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 출력 버퍼의 동작 모드를 전환함으로써, 고속 클록시에는 높은 구동력으로 출력 신호를 출력하여 고속인 데이타 전송에 대응하는 동시에, 저속 클록시에는 구동력을 삭감하는 것으로 출력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 10 항 발명에 있어서는, 청구범위 제 9 항 기재의 반도체 장치에 있어서, 상기 출력 버퍼는 상기 제 1 동작 모드로 상기 출력 신호를 출력하는 출력 트랜지스터의 게이트폭보다도, 상기 제 2 동작 모드로 상기 출력 신호를 출력하는 출력 트랜지스터의 게이트 폭 쪽이 큰 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 출력 버퍼의 동작 모드를 전환함으로써, 고속 클록시에는 넓은 게이트 폭의 출력 트랜지스터로 고속인 데이타 전송에 대응하는 동시에, 저속 클록시에는 좁은 게이트 폭의 출력 트랜지스터를 이용하여 출력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 11 항 발명에 있어서는, 청구범위 제 6 항 기재의 반도체 장치에 있어서, 상기 내부 회로는 내부 전압을 생성하는 내부 전압 생성 회로를 포함하고, 상기 내부 전압 생성 회로는 상기 제 1 동작 모드로서는 제 1 전압을 생성하고, 상기 제 2 동작 모드로서는 상기 제 1 전압보다도 높은 제 2 전압을 생성하는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 내부 전압 생성 회로의 동작 모드를 전환함으로써, 고속 클록시에는 높은 내부 전압을 생성하는 동시에, 저속 클록시에는 낮은 내부 전압을 생성하여 내부 회로에 공급하는 것으로 소비 전력을 삭감할 수 있다.
청구범위 제 12 항 발명에 있어서는, 청구범위 제 6 항 기재의 반도체 장치에 있어서, 상기 내부 회로는 데이타를 기억하는 메모리 셀 배열과, 상기 메모리 셀 배열로부터 워드 선택 및 컬럼 선택 후의 데이타를 수취하여 전송하는 데이타 버스와, 상기 데이타 버스의 신호를 증폭하는 증폭기를 포함하며, 상기 증폭기는 상기 제 1 동작 모드로 동작할 경우에 상기 제 2 동작 모드로 동작할 경우보다도 소비 전력이 적은 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여, 메모리 셀에서 독출한 신호를 증폭하는 증폭기의 동작 모드를 전환함으로써, 고속 클록시에는 높은 주파수에서의 동작을 가능하게 하는 동시에, 저속 클록시에는 증폭기에서의 소비 전력을 삭감할 수 있다.
청구범위 제 13 항 발명에 있어서는, 청구범위 제 6 항 기재의 반도체 장치에 있어서, 상기 판정 회로는, 상기 제 1 클록의 클록 주파수가 변동할 경우에, 상기 클록 주파수가 증대하는 방향으로 변화할 경우에는 상기 클록 주파수가 제 1 주파수보다도 높아진 경우에 상기 제 1 동작 모드로부터 상기 제 2 동작 모드로 전환하였다고 판정하고, 상기 클록 주파수가 감소하는 방향으로 변화할 경우에는 상기 클록 주파수가 상기 제 1 주파수보다도 낮은 제 2 주파수보다도 낮아진 경우에 상기 제 2 동작 모드로부터 상기 제 1 동작 모드로 전환하였다고 판정하는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 내부 회로의 동작모드를 전환할 때에, 클록 주파수의 변동과 모드 전환과의 관계에 히스테리시스 특성을 도입하기 때문에, 클록 주파수가 노이즈등에 의해 변동하여도 빈번하고 또한 랜덤한 모드 전환을 피할 수 있다.
청구범위 제 14 항 발명에 있어서는, 청구범위 제 13 항 기재의 반도체 장치에 있어서, 상기 판정 회로는 유지하는 데이타 내용에 의해서 상기 제 1 동작 모드 및 상기 제 2 동작 모드 중 하나를 지정하는 래치 회로와, 상기 클록 주파수가 상기 제 1 주파수보다도 높은 경우에 상기 래치 회로에 제 1 데이타를 설정하고, 상기 클록 주파수가 상기 제 2 주파수보다도 낮은 경우에 상기 래치 회로에 제 2 데이타를 설정하고, 상기 클록 주파수가 상기 제 1 주파수와 상기 제 2 주파수와의 사이에 있을 때에는 상기 래치 회로가 유지하는 데이타를 변화시키지 않는 제어 회로를 포함하는 것을 특징으로 한다.
상기 발명에 있어서는, 래치 회로와 래치 회로의 유지 데이타를 재기록하는 제어 회로에 의해서, 상기 히스테리시스 특성을 용이하게 실현할 수 있다.
청구범위 제 15 항 발명에 있어서는, 청구범위 제 1 항 기재의 반도체 장치에 있어서, 상기 판정 회로의 판정 결과를 외부에 출력하는 출력 단자를 추가로 포함하는 것을 특징으로 한다.
상기 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 외부에 출력하기 때문에, 외부 시스템으로도 클록 주파수에 따른 모드 전환을 행할 수 있다.
청구범위 제 16 항 발명에 있어서는, 신호 전송 시스템은, 신호를 전송하는 버스와, 상기 버스에 일단이 접속된 종단 저항과, 상기 종단 저항의 타단과 종단 전압과의 사이에 설치된 스위치 수단과, 상기 버스에 접속된 반도체 장치를 포함하고, 상기 반도체 장치는 입력되는 제 1 클록에 대하여 소정의 위상 관계를 갖는 제 2 클록을 생성하는 클록 생성 회로와, 상기 클록 생성 회로의 내부 신호에 기초하여 상기 제 1 클록의 주기를 판정하는 판정 회로와, 상기 판정 회로의 판정 결과에 따라서 고속 동작 모드와 저속 동작 모드를 전환하는 내부 회로와, 상기 판정 회로의 상기 판정 결과를 외부에 출력하는 출력 단자를 포함하고, 상기 출력 단자로부터 출력되는 상기 판정 결과에 기초하여, 상기 고속 동작 모드로서는 상기 종단 저항을 통해 상기 버스를 상기 종단 전압에 접속하고, 상기 저속 동작 모드로서는 상기 버스를 상기 종단 전압으로부터 분리하도록 상기 스위치 수단이 제어되는 것을 특징으로 한다.
상기 발명에 있어서는, 반도체 장치에 있어서, 클록 생성 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환한다. 따라서, 단순한 판정 회로를 도입하면서 기존의 회로를 이용함으로써, 입력 클록 동기 신호의 주파수를 판정하고, 내부 회로의 동작 모드를 동기 주파수에 따른 것으로 변화시킬 수 있다. 또한 반도체 장치로부터 판정 신호를 출력하여, 버스를 종단 전압에 접속하는지 아닌지를 제어할 수 있기 때문에, 시스템 전체로 클록 주파수에 따라서 고속 동작 모드와 저속 동작 모드에 대응할 수 있다.
이하 첨부의 도면을 참조하여 본 발명의 원리 및 실시예를 설명한다.
본 발명의 원리에 의한 반도체 장치를 도 1에 나타낸다. 도 1의 반도체 장치(10)는, 입력 버퍼(11), 코어 회로(12), 출력 버퍼(13), 내부 전압 생성 회로(14), DLL(de1ay 1ocked loop)(15) 및 판정 회로(16)를 포함한다.
DLL(15)은 종래의 회로와 동일하고, SDRAM등의 클록 신호에 동기하여 동작하는 반도체 장치에 널리 이용된다. 이 DLL(15)은 입력 클록 신호(CLK)를 기초로 하여, 입력 클록 신호(CLK)에 대하여 소정의 지연 시간으로 위상이 고정된 내부 클록 신호(CLK0)를 생성한다. 또 DLL(15) 대신에 입력 클록 신호(CLK)와 소정의 위상 관계의 내부 클록 신호(CLK0)를, 아날로그적으로 생성하는 PLL(phase 1ocked loop) 회로를 이용하여도 좋다.
입력 버퍼(11)는 입력 신호를 수취하여 버퍼하고, 코어 회로(12)에 공급한다. 또한 입력 신호로서 공급되는 입력 클록 신호(CLK)를, DLL(15)에 공급한다. 코어 회로(12)는 예컨대 반도체 장치(10)가 DRAM이면 메모리 코어, 어드레스 디코더, 제어 유닛등으로 이루어진 회로이다. 코어 회로(12)는 출력 버퍼(13)에 출력 신호를 공급한다.
DLL(15)이 생성한 내부 클록 신호(CLK0)는 입력 클록 신호(CLK)와 소정의 위상 관계를 갖는 신호이고, 출력 버퍼(13)에 공급된다. 출력 버퍼(13)는 내부 클록 신호(CLK0)에 동기시키고, 출력 신호를 반도체 장치(10) 외부에 출력한다. 일반적으로, 입력 버퍼(11)가 입력 클록 신호(CLK)를 버퍼하면, 입력 클록 신호(CLK)에는 약간의 지연이 생긴다. 따라서 출력 버퍼(13)가, 수신한 입력 클록 신호(CLK)를 그대로 동기 신호로서 사용해 버리면, 외부에 출력되는 신호의 동기가, 원래의 입력 클록 신호(CLK)에서 벗어나 버린다. 이것을 보상하기 위해서, DLL(15)은 입력 클록 신호(CLK)와 소정의 위상 관계를 갖는 내부 클록 신호(CLK0)를 생성하고, 출력 버퍼(13)는 이 내부 클록 신호(CLK0)를 신호 출력을 위한 동기 신호로서 이용한다.
내부 전압 생성 회로(14)는 외부로부터 입력된 전원전압(도시하지 않음)을 기초로 하여 내부 전압(V)을 생성하고, 이 내부 전압(V)을 입력 버퍼(11), 코어 회로(12) 및 출력 버퍼(13)에 공급한다.
입력 버퍼(11), 코어 회로(12) 및 출력 버퍼(13) 중 적어도 하나는, 고주파수의 클록 입력에 대응한 고속동작용 회로와 저주파수의 클록 입력에 대응한 저소비 전력용 회로를 구비하고 있고, 입력 클록 신호(CLK)의 주파수에 따라서, 고속 동작 모드와 저소비 전력 동작 모드를 전환한다. 또 고속동작용 회로와 저소비 전력용 회로를 별도로 준비하지 않아도, 동일한 회로에서 고속 동작 모드와 저소비 전력 모드를 전환할 수 있는 구성으로 해도 좋다.
내부 전압 생성 회로(14)는 고속 동작 모드로서는 내부 전압(V)을 높게 하고, 저소비 전력 동작모드로서는 내부 전압(V)을 낮게 하는 것이 가능한 구성이라 좋다.
DLL(혹은 PLL)(15)에 있어서는, 후에 상세히 설명하는 바와 같이, 내부 클록 신호(CLK0)를 생성하는 과정에서, 입력 클록 신호(CLK)의 주파수를 나타내는 신호가 생성된다. 이러한 신호를, 이하에 있어서는 판정 신호(CLK_F)라 부른다. 이 판정 신호(CLK_F)를 DLL(15)로부터 취출하여 판정 회로(16)에 공급한다. 판정 회로(16)는 판정 신호(CLK_F)를 기초로 하여 입력 클록 신호(CLK)의 주파수를 판정한다.
판정 신호(CLK_F)로서는, 후에 설명하는 바와 같이, DLL(15)의 지연 라인의 지연단을 제어하는 신호등이 사용가능하다. 이 지연단을 제어하는 신호와 같이, 입력 클록 신호(CLK)의 주파수를 반영하는 DLL의 내부 신호 중에서, 적당한 것을 선택하여 판정 신호(CLK_F)로 하면 좋다. PLL 회로의 경우도 같고, 예컨대 PLL의 VCO(전압 제어 발신기)로의 입력 신호와 같이, 입력 클록 신호(CLK)의 주파수를 반영하는 신호를 선택하여, 이 신호를 판정 신호(CLK_F)로 하면 좋다.
판정 회로(16)는 입력 클록 신호(CLK)의 주파수에 따라서, 동작 모드가 고속 동작 모드(고주파수)인지 저소비 전력 모드(저주파수)인지를 판정하여, 모드 신호(LPZ)를 변화시킨다. 예컨대, 고속 동작 모드인 경우에 모드 신호(LPZ)는 LOW 가 되고, 저소비 전력 모드인 경우에 모드 신호(LPZ)는 HIGH 가 된다. 또 모드를 고속 동작 모드와 저소비 전력 동작 모드와의 2개로 한정할 필요는 없고, 중속·중소비 전력의 모드등을 덧붙여서 2개 이상의 모드를 판정하는 것은 가능하며, 그 경우에는 예컨대 모드 신호(LPZ)는 2비트 이상으로 구성된다고 하면 좋다. 또한 모드가 소비 전력에 관계없고, 고속 동작 모드, 중속 동작 모드, 저속 동작 모드등으로 이루어진 경우에도, 판정 회로(16)가 입력 클록 신호(CLK)의 주파수에 따라서 이들 모드를 판정할 수 있는 것은 물론이다.
판정 회로(16)가 출력한 모드 신호(LPZ)는, 입력 버퍼(11), 코어 회로(12), 출력 버퍼(13) 및 내부 전압 생성 회로(14)에 공급된다. 입력 버퍼(11), 코어 회로(12), 출력 버퍼(13) 및 내부 전압 생성 회로(14) 중의 적어도 하나는, 모드 신호(LPZ)에 따라서, 고속 동작 모드와 저소비 전력 동작 모드를 전환한다. 또 2개 이상의 모드가 존재할 경우에는, 그들 모드에 대응한 회로 구성이 구비되어 있는 것은 말할 필요도 없다.
상술과 같이, 본 발명의 원리에 의한 반도체 장치(10)에 있어서는, 종래 이용되는 회로인 DLL(혹은 PLL)(15)이 내부 생성하는 판정 신호(CLK_F)를 기초로 하여, 판정 회로(16)가 입력 클록 신호(CLK)의 주파수를 판정한다. 따라서, 주파수 판정용 회로를 완전히 별개로 준비할 필요가 없고, 단순하고 또한 소규모인 판정 회로에서, 입력 클록 신호(CLK)의 주파수를 판정할 수 있다. 또한 판정 회로(16)의 판정 결과에 따라서, 동작 모드에 대응하여 내부 회로(입력 버퍼(11), 코어 회로(12), 출력 버퍼(13), 내부 전압 생성 회로(14)등을 총칭하여 내부 회로라 함)의 전환을 행하기 때문에, 동작 모드에 알맞는 회로 특성을 실현할 수 있다. 즉, 예컨대, 고속 동작 모드인 경우에는 고속인 회로 특성을 제공하는 것이 가능하고, 또한 저소비 전력 모드인 경우에는 내부 회로의 소비 전력을 낮게 억제하는 것이 가능하다.
이하에, DLL(15)의 구성에 관해서 설명한다. 또 이하에 나타내는 DLL(15)의 구성은 종래 기술의 범위내이기 때문에, 그 설명에 관해서는 개략에 그친다.
도 13은 DLL(l5)의 개략적인 구성을 나타낸다.
DLL(15)은 분주기(201), 위상 검출기(202), 제 1 지연 라인(203), 제 2 지연 라인(204), 시프트 레지스터(205)를 포함한다.
입력 클록 신호(CLK)는, 분주기(201)와 제 1 지연 라인(203)에 입력된다. 분주기(201)는 입력 클록 신호(CLK)를 소정의 비율로 분주하고, 분주 클록 신호를 생성한다. 분주 클록 신호는 위상 검출기(202)와 제 2 지연 라인(204)에 공급된다. 제 2 지연 라인(204)은 시프트 레지스터(205)의 설정 내용에 따른 지연분만큼 분주 클록 신호를 지연시키고, 지연 분주 클록 신호를 출력한다. 제 2 지연 라인(204)으로부터 출력되는 지연 분주 클록 신호는 위상 검출기(202)에 입력된다.
위상 검출기(202)는 분주기(201)로부터의 분주 클록 신호와 제 2 지연 라인(204)으로부터의 지연 분주 클록 신호를 위상에 관하여 비교한다. 구체적으로는 위상 검출기(202)는 분주 클록 신호와 지연 분주 클록 신호와의 사이에서의 위상차가, 소정의 범위내인지, 소정의 범위를 넘어서 진행하고 있는지, 혹은 소정의 범위를 넘어서 지연되고 있는지를 검출한다. 검출 결과에 따라서, 위상 검출기(202)는 제 2 지연 라인(204)에 있어서의 지연을 조절하도록, 시프트 레지스터(205)에 대하여 제어신호를 보낸다.
위상 검출기(202)로부터의 제어 신호에 기초하여, 시프트 레지스터(205)의 설정 내용이 제어된다. 이 설정 내용에 따라서, 제 2 지연 라인(204)의 지연량이 결정된다. 위상차가 소정의 범위내일 때에는 시프트 레지스터(205)의 설정 내용은 변화하지 않는다. 위상차가 소정의 범위를 넘어서 진행하고 있는지 혹은 소정의 범위를 넘어서 지연되고 있는 경우에는 시프트 레지스터(205)의 설정 내용이 변화하여, 위상차가 소정의 범위내에 들어 가도록 제 2 지연 라인(204)의 지연량이 조정된다.
제 1 지연 라인(203)은 시프트 레지스터(205)의 설정 내용에 따라서, 제 2 지연 라인과 동일한 지연만큼만 입력 클록 신호(CLK)를 지연시킨다. 이것에 의해서, 제 1 지연 라인(203)은 입력 클록 신호(CLK)에서 소정의 지연시간만큼 지연된 내부 클록 신호(CLK0)를 출력한다.
도 14는 지연 라인의 구성의 일예를 나타내는 회로도이다. 도 14에 표시되는 구성의 지연 라인이, 제 1 지연 라인(203) 및 제 2 지연 라인(204)으로서 이용된다.
도 14의 지연 라인은, 인버터(210), NAND 회로(211-1 내지 211-n), NAND 회로(212-1 내지 212-n) 및 인버터(213-1 내지 213-n)를 포함한다. 인버터(20)가 입력 신호를 수신하여 인버터(213-1)가 출력 신호를 송출한다.
NAND 회로(211-1 내지 211-n)의 각각은, 한쪽의 입력에 신호 p(1) 내지 p(n)을 수신한다. NAND 회로(211-1 내지 211-n)의 각각의 또 한쪽의 입력은 입력 신호를 수신한다. 신호 p(1) 내지 p(n)은 그 중의 하나가 HIGH 이고 나머지 모두는 LOW 인 신호이다. NAND 회로(211-1 내지 211-n)의 출력은 각각, NAND 회로(212-1 내지 212-n)의 한쪽의 입력에 인가된다. NAND 회로(212-2 내지 212-n)의 출력은, 인버터(213-2 내지 213-n)를 통해, 다음단의 NAND 회로(212-1 내지 212-n-1)의 또 한쪽의 입력에 인가된다. NAND 회로(212-n)의 또 한쪽의 입력은 HIGH 로 고정되고, NAND 회로(212-1)의 출력은 인버터(213-1)를 통해 출력 신호로서 송출된다.
신호 p(1) 내지 p(n) 중, 한개만 HIGH 인 신호를 p(x)로 한다. 이 신호 p(x)를 수신하는 NAND 회로(211-x)는, 또 한쪽의 입력에 대한 인버터로서 동작한다. 따라서, 지연 라인으로의 입력 신호는, 인버터(210)와 상기 인버터에 의해서 2도 반전되며, 원래의 입력 신호로서 NAND 회로(212-x)에 입력된다. NAND 회로(211-x)를 제외한 NAND 회로(211-1 내지 211-n)를 NAND 회로(211-y)로 하면, 대응하는 입력 신호p(y)가 LOW 이기 때문에, NAND 회로(211-y)의 출력은 항상 HIGH 이다. 따라서 NAND 회로(212-y)는 인버터로서 동작하여, 대응하는 인버터(213-y)와의 쌍으로 지연 소자를 구성한다.
NAND 회로(212-n)의 한쪽의 입력은 HIGH 고정이기 때문에, NAND 회로(212-x)의 한쪽의 입력은 HIGH 고정이다. 따라서, NAND 회로(212-x)는 지연 라인으로의 입력 신호에 대한 인버터로서 동작한다. 지연 라인으로의 입력 신호는, 상기 인버터와 인버터(213-x)를 통과하여, 또 하류에 설치된 상기 지연 소자를 통과하여, 최종적으로 출력으로서 인버터(213-1)로부터 송출된다. 즉, HIGH 인 신호 p(x)의 위치에 따라서, 출력 신호의 지연량이 변화하게 된다. 신호 p(x)의 위치가 상류에 가까우면(x가 크면) 지연량은 커지고, 하류에 가까우면(x가 작으면) 지연량은 작아진다.
도 15는, 신호 p(1) 내지 p(n)을 생성하는 시프트 레지스터(205)의 일예를 나타내는 회로도이다. 도 15에는, HIGH 인 신호 p(x)의 전후 6개의 신호 p(x-3) 내지 p(x+2)에 대한 회로를 나타낸다.
시프트 레지스터(205)는 NOR 회로(221 내지 226), NAND 회로(231 내지 236), 인버터(241 내지 246), NMOS 트랜지스터(251 내지 256), NMOS 트랜지스터(261 내지 266), NMOS 트랜지스터(271 내지 276) 및 NMOS 트랜지스터(281 내지 286)를 포함한다. NMOS 트랜지스터(251 내지 256) 중에서, 홀수번인 것은 신호 A 를 게이트 입력으로 하고, 짝수번인 것은 신호 B 를 게이트 입력으로 한다. 또한 NMOS 트랜지스터(261 내지 266) 중에서, 홀수번인 것은 신호 C 를 게이트 입력으로 하고, 짝수번인 것은 신호 D 를 게이트 입력으로 한다. 이들 신호 A 내지 D는 위상 검출기(202)로부터 부여된다. 또한 신호 Reset 는 시프트 레지스터(205)를 초기화하기 위한 신호이다.
또 NOR 회로(221 내지 226)의 출력이 신호 p(x+2) 내지 p(x-3)이다.
초기 상태에 있어서는, 신호 p(x) 즉 NOR 회로(223)의 출력이 HIGH 이다. 여기서 지연 라인의 지연량을 증가시키고 싶은 경우는, 신호 p(x)를 LOW 로 하고, 신호 p(x+1)가 HIGH 가 되도록 하면 좋다. 이것은 신호 C 로서, HIGH 펄스를 부여하면 좋다. 신호 C 가 HIGH 가 되면, NMOS 트랜지스터(263)가 도통되고, 현재 HIGH 인 인버터(243)의 출력이 LOW 로 강제적으로 떨어진다. 이 결과, 인버터(243) 및 NAND 회로(233)로 이루어진 래치의 상태가 반전하여, NAND 회로(233)의 출력은 HIGH 가 된다. 이것에 의해 NOR 회로(223)의 출력 p(x)는 LOW 가 된다. 또한 인버터(243)의 출력이 LOW 이기 때문에, NOR 회로(222)의 출력 p(x+1)이 HIGH 가 된다.
이 상태로부터, 또 지연 라인의 지연량을 증가시키고 싶은 경우는, 신호 D 로서 HIGH 펄스를 부여하면 좋다. 이와 같이 NOR 회로(221 내지 226)의 홀수번째로부터 지연량을 증가시킬 경우에는 신호 C 를 HIGH 로 하고, 짝수번째로부터 지연량을 증가시킬 경우에는 신호 D 를 HIGH 로 하면 좋다.
또한 도 15에 나타내는 초기 상태에 있어서, 지연 라인의 지연량을 감하고 싶은 경우에는, 신호 p(x)를 LOW 로 하고, 신호 p(x-1)가 HIGH 가 되도록 하면 좋다. 이것은 신호B로서, HIGH 펄스를 부여하면 좋다. 또 지연량을 감할 경우에는, 신호A에 HIGH 펄스를 부여하면 좋다. 이와 같이 NOR 회로(221 내지 226)의 홀수번째로부터 지연량을 감할 경우에는 신호B를 HIGH 로 하여, 짝수번째로부터 지연량을 증가시킬 경우에는 신호A를 HIGH 로 하면 좋다.
이들 제어 신호 A 내지 D 는 분주 클록 신호와 지연 분주 클록 신호와의 위상차를 검출하는 위상 검출기(202)가 공급된다. 이 위상 검출기(202) 및 분주기(201)의 구성에 관해서는 생략한다.
상기한 바와 같이 도 14 및 도 15에 표시되는 신호 p(1) 내지 p(n)은 지연 라인의 지연량을 결정하는 신호이다. 여기서 지연 라인으로의 입력 신호의 주파수가 높아지면, 입력 신호의 주기는 짧아진다. 결과로서, 원하는 위상 지연을 실현하는데 필요한 지연량도 작아진다. 따라서, 입력 클록 신호(CLK)의 주파수가 높은 경우에는, 지연 라인에 설정되는 지연량이 작고, 반대로 입력 클록 신호(CLK)의 주파수가 낮은 경우에는, 지연 라인에 설정되는 지연량이 커진다. 이것을 신호 p(1) 내지 p(n) 에 관하여 표현하면, 입력 클록 신호(CLK)의 주파수가 높은 경우에는, HIGH 인 신호 p(x)의 x가 작아지고, 반대로 입력 클록 신호(CLK)의 주파수가 낮은 경우에는 HIGH 인 신호 p(x)의 x가 커진다. 즉, 신호 p(1) 내지 p(n)은 입력 클록 신호(CLK)의 주파수를 직접적으로 반영한 형태로 되어 있다. 따라서 신호 p(1) 내지 p(n) 혹은 이것에 관련한 신호를, 도 1의 판정 신호(CLK_F)로서 이용할 수 있다.
도 2는 도 1의 판정 회로(16)의 실시예의 회로도를 나타낸다.
도 2의 판정 회로(16)는 도 15에 표시된 바와 같이, 신호 p(1) 내지 p(n)을 출력하는 NOR 회로의 한쪽의 입력 신호를 q(1) 내지 q(n)으로 하고, 그래서 선택한 2개의 신호 q(j) 및 q(1)을 입력으로 한다(j1). 즉 이 실시예에 있어서는 신호 q(j) 및 q(1)이 판정 신호(CLK_F)이다.
신호 q(1) 내지 q(n)은, HIGH 인 신호 p(x)를 경계로 하여, 높은 주파수에 대응하는 q(1) 내지 q(x-1)는 HIGH 이고, 낮은 주파수에 대응하는 q(x) 내지 q(n)은 L0W인 신호이다. 따라서, 소정의 입력 신호 주파수에 대응하는 신호 q(k)를 선택하면, 이 신호 q(k)는 입력 클록 주파수CLK가 소정의 주파수보다 낮은 경우에 HIGH 가 되고, 입력 클록 주파수CLK가 소정의 주파수보다 높은 경우에 LOW 가 된다. 따라서, 이 신호 q(k)를 그대로 모드 신호(LPZ)로서 이용할 수 있다.
그러나 신호 q(k)를 모드 신호(LPZ)로 한 것으로는 노이즈의 영향을 받기 쉽다는 문제가 있다. 반도체 장치(10)에 공급되는 입력 클록 신호(CLK)는 조금이라도 노이즈의 영향을 받는다. 따라서, DLL(15)의 지연단수(지연량)는 노이즈의 영향에 의해 약간 변동하게 된다. 입력 클록 신호(CLK)의 주파수가 신호 q(k)에 대응하는 소정의 주파수에 가까운 경우, DLL(15)의 지연단수가 노이즈의 영향으로 변동하면, 신호 q(k)도 HIGH 및 LOW 의 사이를 불규칙하게 변동하게 된다. 따라서, 신호 q(k)를 그대로 모드 신호(LPZ)로서 이용하는 것은 실제적으로는 바람직하지 못하다.
도 2의 판정 회로(16)는 2개의 신호 q(j) 및 q(1)을 입력으로 함으로써, 주파수 변동에 대한 히스테리시스 특성을 도입한다. 판정 회로(16)는 PMOS 트랜지스터(21), NMOS 트랜지스터(22 및 23), 인버터(24 및 25)를 포함한다. 인버터(24 및 25)는 서로의 출력을 입력으로 하여 래치 회로를 구성한다.
도 3은 도 2의 판정 회로(16)의 동작을 설명하기 위한 도면이다. 도 2 및 도 3을 참조하여, 이하에, 판정 회로(16)의 동작을 설명한다.
우선 입력 클록 신호(CLK)의 주파수가 충분히 높은 상태로, 신호 q(j) 및 q(1)이 모두 LOW 로 한다. 이 때 PMOS 트랜지스터(21)는 ON 이고, NMOS 트랜지스터(22 및 23)는 OFF가 된다. 따라서, 인버터(24)의 입력은 HIGH 가 되고, 인버터(24 및 25)로 이루어진 래치 회로는 출력 LPZ(모드 신호)로서 LOW 를 출력한다.
이 상태로부터 입력 클록 신호(CLK)의 주파수가 서서히 낮아지면, 신호 q(j)가 HIGH 이고 신호 q(1)가 LOW 인 상태가 된다. 이것에 의해서 PMOS 트랜지스터(21)는 OFF가 되고 NMOS 트랜지스터(22)는 ON 이 되지만, NMOS 트랜지스터(23)는 OFF 그대로이기 때문에, 인버터(24)의 입력은 부유 상태가 된다. 따라서, 인버터(24 및 25)로 이루어진 래치 회로는 인버터(24)의 출력이 LOW 인 상태를 유지하기 때문에 출력 LPZ 로 되어 LOW 를 출력한다.
이 상태로부터 입력 클록 신호(CLK)의 주파수가 또 낮아지면, 신호 q(j) 및 q(1)이 모두 HIGH 인 상태가 된다. 이 때 PMOS 트랜지스터(21)는 OFF이고, NMOS 트랜지스터(22 및 23)는 ON 이 된다. 따라서, 인버터(24)의 입력은 LOW 가 되고, 인버터(24 및 25)로 이루어진 래치 회로는 출력 LPZ 로서 HIGH 를 출력한다.
이와 같이, 출력 LPZ 가 LOW 에서 HIGH 가 되는 변화는 신호 q(1)의 변화에 의하여 초래되게 된다.
이 상태로부터, 반대로 주파수가 서서히 높아지면, 신호 q(j)가 HIGH 이고 신호 q(1)가 LOW 인 상태가 된다. 이것에 의해서 NMOS 트랜지스터(23)는 OFF가 되지만, PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)는 OFF 및 ON 그대로이기 때문에, 인버터(24)의 입력은 부유 상태가 된다. 따라서, 인버터(24 및 25)로 이루어진 래치 회로는 인버터(24)의 출력이 HIGH 인 상태를 유지하기 때문에 출력(LPZ)으로서 HIGH 를 출력한다.
이 상태로부터 또 주파수가 높아지면, 신호 q(j) 및 q(1)가 모두 LOW 인 상태가 된다. 이 때 PMOS 트랜지스터(21)는 ON 이고, NMOS 트랜지스터(22 및 23)는 OFF가 된다. 따라서, 인버터(24)의 입력은 HIGH 가 되고, 인버터(24 및 25)로 이루어진 래치 회로는 출력(LPZ)으로서 LOW 를 출력한다.
이와 같이, 출력LPZ가 HIGH 에서 LOW 가 되는 변화는, 신호 q(j)의 변화에 의해서 초래되게 된다.
즉, 주파수가 낮아질 경우에는, 주파수가 신호 q(1)에 대응하는 제 1 주파수까지 도달하여 비로소, 모드 신호(LPZ)가 HIGH 로 변화한다. 반대로 주파수가 높아질 경우에는, 주파수가 신호 q(j)에 대응하는 제 2 주파수까지 도달하여 비로소, 모드 신호(LPZ)가 LOW 로 변화한다. 여기서 제 1 주파수는 제 2 주파수보다도 낮다. 따라서, 입력 클록 신호(CLK)의 주파수가 노이즈의 영향으로 변동하여도 그 변동의 진폭이 제 1 주파수와 제 2 주파수와의 차보다도 작은한은 모드 신호(LPZ)는 노이즈의 영향을 받지 않게 된다. 이렇게 하여, 노이즈 변동에 영향받기 어려운 모드 신호(LPZ)를 생성할 수 있다.
도 4는 도 1의 반도체 장치(10)에 있어서 DLL(15) 대신에 PLL(15A)을 이용한 경우에, PLL(15A) 및 판정 회로(16A)의 구성을 나타내는 도면이다.
도 4의 PLL(15A)은 위상 비교기(31), 저역 필터(32), 전압 제어 발신기(33)를 포함한다. 위상 비교기(31)는 입력 클록 신호(CLK)와 내부 클록 신호(CLK0)를 수신하고, 양자의 위상을 비교하여, 위상 비교 결과를 전압 신호로서 저역 필터(32)에 공급한다. 저역 필터(32)는 위상 비교 결과의 전압 신호를 저역 필터링하여, 전압 제어 발신기(33)에 공급한다. 전압 제어 발신기(33)는 저역 필터링된 위상 비교 결과의 전압 신호에 기초하여 발진하고, 어떤 주파수를 가진 내부 클록 신호(CLK0)를 생성한다. 이 내부 클록 신호(CLK0)는 위상 비교기(31)에 피드백된다. 종래로부터 잘 알려진 바와 같이, 이러한 구성을 가진 PLL 회로에 의해서, 입력 클록 신호(CLK)와 소정의 위상 관계를 가진 내부 클록 신호(CLK0)를 생성할 수 있다.
판정 회로(16A)는 PLL(15A)의 전압 제어 발신기(33)의 입력인 전압 신호를 판정 신호(CLK_F)로서 수신한다. 판정 회로(16A)는 PMOS 트랜지스터(21), NMOS 트랜지스터(22 및 23), 인버터(24 및 25), 차동 증폭기(34 및 35)를 포함한다. 또 도 4에 있어서, 도 2와 동일한 구성 요소는 동일한 번호로 참조되어 그 설명은 생략된다. 또 전압 제어 발신기(33)의 입력 전압 즉 판정 신호(CLK_F)의 전압이 낮을수록, 입력 클록 신호(CLK)의 주파수가 낮은 것을 나타낸다.
차동 증폭기(34)는 판정 신호(CLK_F)를 한쪽의 입력으로 하고, 참조 전압Ref1을 다른쪽의 입력으로 하며, 판정 신호(CLK_F)가 참조 전압 Ref1 보다 높을 때에 출력을 L0W 로 한다. 동일하게 차동 증폭기(35)는 판정 신호(CLK_F)를 한쪽의 입력으로 하고, 참조 전압 Ref2 를 다른쪽의 입력으로 하여, 판정 신호(CLK_F)가 참조 전압 Ref2 보다 높을 때에 출력을 LOW 로 한다. 여기서 참조 전압 Ref1 은 참조 전압 Ref2 보다도 높은 전압이다.
따라서, 주파수가 충분히 높을 경우에는, 차동 증폭기(34 및 35)의 출력이 모두 LOW 이고, 판정 회로(16A)의 출력인 모드 신호(LPZ)는 LOW 가 된다. 주파수가 서서히 내려가서, 판정 신호(CLK_F)의 전압이 참조 전압Ref1 및 Ref2 의 사이가 되어도, 판정 회로(16A)의 출력인 모드 신호(LPZ)는 LOW 그대로이다. 주파수가 또 내려가서, 판정 신호(CLK_F)의 전압이 참조 전압 Ref2 이하가 되면 비로소, 판정 회로(16A)의 출력인 모드 신호(LPZ)가 HIGH 가 된다. 이 상태로부터 반대로 주파수가 높아져도, 판정 신호(CLK_F)의 전압이 참조 전압 Ref1 이하인한은 판정 회로(16A)의 출력인 모드 신호(LPZ)는 HIGH 그대로이다. 모드 신호(LPZ)가 LOW 가 되는 것은 주파수가 충분히 높아지고, 판정 신호(CLK_F)의 전압이 참조 전압 Ref1 이상이 된 경우이다.
따라서, 입력 클록 신호(CLK)의 주파수가 노이즈의 영향으로 변동하여도, 그 변동의 진폭이 참조 기준 전압의 차에 대응하는 차보다도 작은한은, 모드 신호(LPZ)는 노이즈의 영향을 받지 않게 된다. 이렇게 하여, 노이즈 변동에 영향받기 어려운 모드 신호(LPZ)를 생성할 수 있다.
도 5는 도 1의 입력 버퍼(11)의 제 1 실시예를 나타낸다. 도 5의 입력 버퍼(11)는 PMOS 트랜지스터(41 및 42), NMOS 트랜지스터(43 내지 46) 및 인버터(47)를 포함한다. NMOS 트랜지스터(45 및 46)는 모드 신호(LPZ)에 의해서 선택적으로 구동되는 트랜지스터이다. 모드 신호(LPZ)가 HIGH 일 때에는 NMOS 트랜지스터(46)가 구동되고, 모드신호(LPZ)가 LOW 일 때에는 NMOS 트랜지스터(45)가 구동된다.
NMOS 트랜지스터(45 혹은 46)의 한쪽이 구동되고 있는 상태에서는, 도 5의 입력 버퍼는 종래의 차동 증폭형의 입력 버퍼이다. 따라서, 입력 신호 Vin 이 참조 기준 전압 Vref 보다도 높을 때에, 인버터(47)의 출력은 HIGH 가 되고, 반대로 입력 신호 Vin 이 참조 기준 전압 Vref 보다도 낮을 때에, 인버터(47)의 출력은 LOW 가 된다. 인버터(47)의 출력이 코어 회로(12)나 DLL(15)(도 1 참조)등의 내부 회로에 입력 데이타로서 공급된다.
NMOS 트랜지스터(45)의 구동력은 NMOS 트랜지스터(46)의 구동력보다도 높다. 즉, 모드 신호(LPZ)가 LOW 이고 NMOS 트랜지스터(45)가 ON 이 될 경우에는, 입력 버퍼(11)는 비교적 대전류로 구동된다. 따라서, 입력 클록 신호(CLK)의 주파수가 높은 경우에, 입력 버퍼(11)는 대전류로 구동됨으로써 고속인 동작에 대응할 수 있다.
NMOS 트랜지스터(46)의 구동력은 NMOS 트랜지스터(46)의 구동력보다도 낮다. 즉, 모드 신호(LPZ)가 HIGH 이고 NMOS 트랜지스터(46)가 ON 이 될 경우에는, 입력 버퍼(11)는 비교적 작은 전류로 구동된다. 따라서, 입력 클록 신호(CLK)의 주파수가 낮은 경우에, 입력 버퍼(11)는 작은 전류로 구동됨으로써, 버퍼 내부에서의 소비 전력을 비교적 적게 할 수 있다.
상술한 바와 같이, 도 5의 입력 버퍼(11)는 입력 클록 신호(CLK)의 주파수의 고저를 나타내는 모드 신호(LPZ)에 따라서, 버퍼의 구동 전류를 변화시킬 수 있다. 이것에 의해서, 고속 클록에 대응할 수 있으면서 동시에, 저속 클록의 경우에는 버퍼 내부의 소비 전력을 삭감하는 것이 가능해진다.
도 6은, 도 1의 입력 버퍼의 제 2 실시예를 나타낸다. 도 6의 입력 버퍼(11A)는 전류 제어 회로(50) 및 복수의 입력 버퍼부(70)를 포함한다.
각 입력 버퍼부(70)는 입력 데이타의 1 비트분으로서 입력 신호 Vin 을 수신하여, 참조 기준 전압 Vref 와 비교하고, 입력 신호 Vin 와 참조 기준 전압 Vref 와의 대소 관계에 따라서, 내부 회로에 입력 데이타를 공급한다. 각 입력 버퍼부(70)는 PMOS 트랜지스터(71 및 72), NMOS 트랜지스터(73 내지 75) 및 인버터(76)를 포함한다. NMOS 트랜지스터(73)의 게이트에 입력 신호(Vin)를 수신하고, 입력 신호(Vin)가 참조 기준 전압(Vref)보다 낮을 때는 인버터(76)의 입력을 HIGH 로 하며, 그것에 의하여 내부 회로에 LOW 를 공급한다. 입력 신호(Vin)가 참조 기준 전압(Vref)보다 높을 때에는 인버터(76)의 입력을 LOW 로 하고, 그것에 의하여 내부 회로에 HIGH 를 공급한다. NMOS 트랜지스터(75)는 입력 버퍼부(70)를 구동하는 트랜지스터이다. 후술하는 바와 같이 NMOS 트랜지스터(75)를 흘리는 전류량(i2)은 고속 동작 모드에서 많도록, 저소비 전력 모드에서는 적도록 제어된다.
전류 제어부(50)는 각 입력 버퍼부(70)에 있어서, NMOS 트랜지스터(75)에 흐르는 전류(i2)를 제어하기 위한 회로이다. 일반적으로 참조 기준 전압(Vref)는 칩 외부에서 공급되는 것이고, 노이즈등의 영향에 의해 약간의 변동을 수반하는 것은 피할수 없다. 그러나 참조 기준 전압(Vref)의 변동에 의해, 각 입력 버퍼부(70)의 NMOS 트랜지스터(75)를 흐르는 전류(i2)가 변동하게 되는 것은, 칩 동작 보증상에서 바람직하지 않다. 그래서 전류 제어부(50)를 이용하여, 참조 기준 전압(Vref)의 변동에 관계없이, 전류(i2)가 일정하게 되도록 제어한다.
전류 제어부(50)는 전압 생성부(51), 차동 증폭기(52) 및 복사 회로(53)를 포함한다. 전압 생성부(51)는 PMOS 트랜지스터(54) 및 저항 r1 내지 r3 을 포함하고, 저항에 의한 전압 분할에 의해서 소정의 전압 V1 을 생성한다. 차동 증폭기(52)는 PMOS 트랜지스터(55 및 56)와 NMOS 트랜지스터(57 내지 59)를 포함하며, 전압 생성부(51)가 생성하는 소정의 전압 V1 과 복사 회로(53)의 내부 전압 V2 이 같아지도록 전압 VCSG 를 조정한다.
복사 회로(53)는 입력 버퍼부(70)의 복사이고, 저항 R 및 NM0S 트랜지스터(60 내지 62)를 포함한다. NMOS 트랜지스터(62)는 각 입력 버퍼부(70)의 NMOS 트랜지스터(75)와 공통으로, 전압 VCSG 를 게이트 전압 입력으로서 받는다. 따라서, NMOS 트랜지스터(62)를 흐르는 전류 i1 은 NMOS 트랜지스터(75)를 흐르는 전류 i2 와 항상 비례 관계에 있다. 저항 R 에는 전류 i1 이 흐르기 때문에, 전류 i1 이 일정한한 저항 R 에 있어서의 전압 강하는 일정하다. 따라서 전류 i1 이 일정한한은, 저항 R 과 NMOS 트랜지스터(60 및 61)와의 접속점에 있어서의 전압 V2 는 일정하다.
NMOS 트랜지스터(60 및 61)에 있어서는, 참조 기준 전압 Vref 를 게이트 입력으로 하기 위해서, 참조 기준 전압 Vref 의 변동에 의해서 드레인·소스간의 전압이 변동하게 된다. 참조 기준 전압 Vref 의 변동에 의해 전류 i1 및 전압 V2 가 변화하면, 차동 증폭기(52)에 있어서 전압 V2 를 게이트 입력으로 하는 NMOS 트랜지스터(58)에 있어서의 전압 강하가 변화하고, 전압 VCSG 가 변화한다. 이 전압 VCSG 의 전압 변화는 전류 i1 의 변화를 초래하고, 전압 V2 가 전압 생성 회로(51)의 생성하는 전압 V1 과 같아지도록, 전압 V2 가 조정된다. 즉, 참조 기준 전압 Vref 의 변동에 관계없이, 전압 V2 는 전압 V1 과 같아지도록 일정치로 제어된다. 이와 같이 전압 V2 가 일정치로 제어되기 때문에, 전류 i1 도 항상 일정치가 되도록 제어되게 된다.
따라서, 참조 기준 전압 Vref 의 변동에 관계없이, 각 입력 버퍼부(70)의 NMOS 트랜지스터(75)를 흐르는 전류 i2 는 항상 일정치가 되도록 제어된다.
전압 생성부(51)의 PMOS 트랜지스터(54)는 저항 r1 과 병렬로 설치되어 있으며, 모드 신호(LPZ)의 반전 모드 신호 /LPZ 를 게이트 입력으로서 수신한다. 고속 동작 모드시에는, 반전 모드 신호 /LPZ 는 HIGH 이고, PMOS 트랜지스터(54)는 OFF 가 된다. 따라서, 전압 생성 회로(51)가 생성하는 전압 V1 은 r3/(r1+r2+r3)이 된다. 저소비 전력 모드시에는, 반전 모드 신호 /LPZ 는 LOW 이고, PMOS 트랜지스터(54)는 ON 이 된다. 따라서, 전압 생성 회로(51)가 생성하는 전압 V1 은 r3/(r2+r3)이 된다. 즉, 저소비 전력 모드시 쪽이 고속 동작 모드시보다도 전압 V1 이 큰게 된다. 이것에 의해 고속 동작 모드로서는 전류 i1 및 전류 i2 가 비교적 크고, 저소비 전력 모드로서는 전류 i1 및 전류 i2 가 비교적 작게 된다.
이렇게 하여, 각 입력 버퍼부(70)의 NMOS 트랜지스터(75)를 흐르는 전류 i2 를, 참조 기준 전압 Vref 의 변동에 관계없이 항상 일정하게 제어하는 동시에, 고속 동작 모드시에는 비교적 큰 값으로 설정하여 각 입력 버퍼(70)의 고속 동작을 가능하게 하며, 또한 저소비 전력 모드시에는 비교적 작은 값으로 설정하여 각 입력 버퍼(70)에 있어서의 전력 소비량을 억제할 수 있다. 이러한 도 6의 제 2 실시예의 구성에 있어서는, 하나의 전류 제어부(50)를, 복수의 입력 버퍼부(70)에 대하여 공통으로 이용할 수 있다.
도 7은, 도 1의 입력 버퍼의 제 3 실시예를 나타낸다. 도 7의 입력 버퍼(11B)는 고속·고소비 전력 버퍼(80)와, 저속·저소비 전력 버퍼(90)와, 인버터(105 및 106) 및 NAND 회로(107 및 108)를 포함한다.
고속·고소비 전력 버퍼(90)는 PMOS 트랜지스터(81 내지 84) 및 NMOS 트랜지스터(85 내지 87)를 포함한다. 고속·고소비 전력 버퍼(80)의 기본적 구성은 통상의 차동 증폭형의 앰프와 동일하고, 그 기본적 동작은 도 5에 표시되는 회로와 같기 때문에 설명은 생략한다. 단지 모드 신호(LPZ)의 반전 신호/LPZ가, 인버터(105)로부터 PMOS 트랜지스터(81 및 84)와 NMOS 트랜지스터(87)의 게이트에 공급된다. 모드 신호(LPZ)가 LOW 일 때(고속 동작 모드시)에, NMOS 트랜지스터(87)는 ON 이 되고, 또한 PMOS 트랜지스터(81 및 84)는 OFF 가 되기 때문에, 고속·고소비 전력 버퍼(80)는 차동 증폭형의 앰프로서 동작한다. 모드 신호(LPZ)가 HIGH 일 때(저소비 전력 모드시)에, NMOS 트랜지스터(87)는 OFF가 되고, 또한 PM0S 트랜지스터(81 및 84)는 ON 이 되기 때문에 고속·고소비 전력 버퍼(80)의 출력은 HIGH 로 고정된다.
저속·저소비 전력 버퍼(90)는 PMOS 트랜지스터(91 내지 96) 및 NMOS 트랜지스터(97 내지 101)를 포함한다. 저속·저소비 전력 버퍼(90)의 기본적 구성은, 통상의 래치형 버퍼와 동일하기 때문에, 그 상세한 설명은 생략한다. 단지 모드 신호(LPZ)와 래치 이네이블 신호LE를 입력으로 하는 NAND 회로(107)의 출력을 인버터(106)로 반전한 신호, 즉 모드 신호(LPZ)와 래치 이네이블 신호 LE 와의 AND 가 PMOS 트랜지스터(91,94,95 및 96)의 게이트에 입력된다.
모드 신호(LPZ)가 HIGH 일 때(저소비 전력 모드시)에, 래치 이네이블 신호 LE 가 HIGH 가 되면, NMOS 트랜지스터(101)는 ON 이 되고, 또한 PMOS 트랜지스터(91,94,95 및 96)는 OFF 가 된다. 따라서, 저속·저소비 전력 버퍼(90)는 입력 신호 Vin 과 참조 기준 전압 Vref 와의 대소 관계로 결정되는 입력 데이타를 래치한다. 모드 신호(LPZ)가 LOW 일 때(고속 동작 모드시), 혹은 모드 신호(LPZ)가 HIGH 일 때(저소비 전력 모드시)에도 래치 이네이블 신호 LE 가 LOW 일 때, NMOS 트랜지스터(101)는 OFF 가 되고, 또한 PMOS 트랜지스터(91,94,95 및 96)는 ON 이 된다. 따라서, 저속·저소비 전력 버퍼(90)의 출력은 HIGH 로 고정된다.
저속·저소비 전력 버퍼(90)에 있어서는, 입력 신호Vin을 래치할 때밖에 직류 전류가 흐르지 않기 때문에, 클록 주기가 긴 경우에는 소비 전력이 작아지는 특징이 있다. 따라서, 모드 신호(LPZ)가 HIGH 이고 입력 클록 신호(CLK)(도 1)의 클록 주기가 소정 길이보다도 긴 경우에는 고속·고소비 전력 버퍼(80)가 아니고, 저속·저소비 전력 버퍼(90)를 입력 신호 Vin 의 버퍼로서 이용하는 것으로, 소비 전력의 삭감을 도모할 수 있다. 또 NAND 회로(108)는 고속·고소비 전력 버퍼(80) 및 저속·저소비 전력 버퍼(90) 중에서 동작하고 있는 쪽의 버퍼의 출력을, 내부 회로에 공급하기 위해서 설치된다.
도 8은 도 1의 출력 버퍼(13)의 실시예를 나타낸다. 도 8의 출력 버퍼(13)는 PMOS 트랜지스터(110), NMOS 트랜지스터(111), PMOS 트랜지스터(112), NMOS 트랜지스터(113), 인버터(114 내지 12)1, NOR 회로(122) 및 NAND 회로(123)를 포함한다.
도 8의 출력 버퍼(13)에 있어서는 모드 신호(LPZ)의 HIGH/LOW 에 의해서, 출력 트랜지스터의 크기(게이트 폭)를 변경시킴으로써, 출력 데이타의 구동력을 변화시킨다.
구체적으로는, 모드 신호(LPZ)가 HIGH 일 때(저소비 전력 모드시)에는, NOR 회로(122)의 출력을 LOW 로 고정함으로써 PMOS 트랜지스터(112)가 구동하지 않는 상태로 하고, 또한 NAND 회로(123)의 출력을 HIGH 로 고정함으로써 NMOS 트랜지스터(113)가 구동하지 않는 상태로 한다. 이 상태에서는, PMOS 트랜지스터(110) 및 NMOS 트랜지스터(111)가, 인버터(115)에 입력되는 데이타에 따라서 ON/OFF 되기 때문에, 출력은 PMOS 트랜지스터(110) 및 NMOS 트랜지스터(111)에 의해서만 구동된다.
모드 신호(LPZ)가 LOW 일 때(고속 동작 모드시)에는, NOR 회로(122)는 인버터(115)의 출력에 대하여 인버터로서 동작한다. 또한 NAND 회로(123)도 동일하게, 인버터(115)의 출력에 대하여 인버터로서 동작한다. 따라서, PMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)가, 데이타의 HIGH /LOW 에 따라서 ON/OFF 되기 때문에, 출력은 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)에 의해서 구동된다. 또한 PMOS 트랜지스터(110) 및 NMOS 트랜지스터(111)도, PMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)와 병렬로 구동되기 때문에, 결과로서, 출력은 PMOS 트랜지스터(110) 및 NMOS 트랜지스터(111) 및 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)에 의해서 구동된다. 이 경우, 출력 트랜지스터의 크기(게이트 폭)가 실효적으로 증대되게 되어, 출력 데이타의 구동력(슬루레이트)이 증대한다.
이와 같이 도 8의 실시예에 있어서는, 고속 동작 모드시에는 출력 트랜지스터의 구동력을 증대시키고 고속인 신호 출력을 가능하게 하는 동시에, 저소비 전력 모드시에는 출력 트랜지스터의 게이트 폭을 감소시켜서 소비 전력을 삭감하는 것이 가능하게 된다.
또 PMOS 트랜지스터(110) 및 NMOS 트랜지스터(111)로서, PMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)보다도 게이트 폭이 넓은 트랜지스터를 이용하여, 고속 동작 모드시에는 PMOS 트랜지스터(110) 및 NMOS 트랜지스터(111)만을 이용하여 출력 데이타를 구동하며, 저소비 전력 모드시에는 PMOS 트랜지스터(112) 및 NMOS 트랜지스터(113)만을 이용하여 출력 데이타를 구동하도록 하여도 좋다. 이 경우에 있어서도 도 8의 예와 같이, 고속 동작 모드시에는 구동력이 높은 출력 트랜지스터를 이용하여 고속인 신호 출력을 가능하게 하는 동시에, 저소비 전력 모드시에는 게이트 폭이 좁은 출력 트랜지스터를 이용하여 소비 전력을 삭감하는 것이 가능하게 된다.
도 9의 (a) 및 도 9의 (b)는 도 1의 내부 전압 생성 회로(14)의 제 1 및 제 2 실시예를 나타낸다.
도 9의 (a)의 내부 전압 생성 회로(14)는 NMOS 트랜지스터(131 내지 133)와 인버터(134)를 포함한다. NMOS 트랜지스터(131)의 게이트는 모드 신호(LPZ)를 수신하여, NMOS 트랜지스터(132)의 게이트는 인버터(134)에 의해서 반전된 반전 모드 신호 /LPZ 를 수취한다.
모드 신호(LPZ)가 LOW 일 때(고속 동작 모드시)에는, NMOS 트랜지스터(132)가 도통되어, 기준 전압 Vref2 가 NMOS 트랜지스터(133)의 게이트에 입력된다. 따라서, 내부 회로에 공급되는 전압은, (기준 전압 Vref2-NMOS 트랜지스터(133)의 임계치 전압)이 된다. 모드 신호(LPZ)가 HIGH 일 때(저소비 전력 모드시)에는, NMOS 트랜지스터(131)가 도통되고, 기준 전압 Vref1 이 NMOS 트랜지스터(133)의 게이트에 입력된다. 따라서, 내부 회로에 공급되는 전압은, (기준 전압 Vref1 - NMOS 트랜지스터(133)의 임계치 전압)이 된다. 기준 전압 Vref2 를 기준 전압 Vref1 보다도 높은 전압으로 설정해 두면, 고속 동작 모드시에 비교적 높은 전압을 내부 회로에 공급하고, 저소비 전력 모드시에는 비교적 낮은 전압을 내부 회로에 공급할 수 있다.
도 9 의 (b)의 내부 전압 생성 회로(14A)에 있어서는, 도 9의 (a)의 내부 전압 생성 회로(14)에 있어서 NMOS 트랜지스터(133)가 PMOS 트랜지스터(133A)로 변경되는 동시에, 차동 앰프(135)가 설치된다. 차동 앰프(135)는 내부 회로에 공급되는 PMOS 트랜지스터(133A)의 드레인 전압과, 모드 신호(LPZ)에 의해서 선택된 기준 전압 Vref1 혹은 Vref2 중 어느 하나를 입력으로 하여 양전압을 비교한다. 또한 차동 앰프(135)의 출력은 PMOS 트랜지스터(133A)의 게이트 전압으로서 공급된다. 차동 앰프(135)가 입력의 2개의 전압을 비교함으로써, 양자의 전압차가 제로가 되도록, PMOS 트랜지스터(133A)의 게이트 전압을 조정한다. 따라서, 모드 신호(LPZ)가 HIGH 일 때(저소비 전력 모드시)에는, 내부 회로에 공급되는 전압은 기준 전압 Vref1 이 된다. 또한 모드 신호(LPZ)가 LOW 일 때(고속 동작 모드시)에는, 내부 회로에 공급되는 전압은 기준 전압 Vref2 가 된다. 기준 전압 Vref2 를 기준 전압 Vref1 보다도 높은 전압으로 설정해 두면, 고속 동작 모드시에 비교적 높은 전압을 내부 회로에 공급하고, 저소비 전력 모드시에는 비교적 낮은 전압을 내부 회로에 공급할 수 있다.
도 10은 도 1의 코어 회로(12)의 실시예를 나타낸다. 도 12는 도 1의 반도체 장치(10)로서 DRAM 을 상정하고, 데이타 독출시의 데이타의 흐름을 나타낸 것이다. 도 10의 코어 회로(12)는 메모리 셀 배열(141), Y 디코더(142), X 디코더(143), 데이타 버스(1440 및 앰프(145)를 포함한다. 도 10에 있어서, 고속 동작 모드 및 저소비 전력 모드의 양모드에 대응가능하도록, 앰프(145)가 모드 신호(LPZ)에 의해서 제어되는 구성인 이외는, 종래 기술의 DRAM과 동일하다. 따라서, 도 10의 코어 회로(12)의 설명은 이하에 있어서 개략에 그친다.
도 1의 입력 버퍼(11)에 공급된 입력 데이타인 어드레스는, Y 디코더(142) 및 X 디코더(143)에 공급된다. X 디코더(143)가, X 방향에 메모리 셀 열(도시하지 않음)을 선택(워드 선택)하고, 선택된 메모리 셀의 데이타를 비트 라인(도시하지 않음)에 출력한다. 비트 라인상의 데이타는, 메모리 셀 배열(141) 내의 센스 앰프 열(도시하지 않음)에 의해서 증폭된다. Y 디코더가, 센스 앰프를 Y 방향으로 선택(컬럼 선택)하고, 선택된 센스 앰프의 데이타가 데이타 버스(144)를 통해 앰프(145)에 공급된다. 워드 선택 및 컬럼 선택 후에 독출된 데이타 버스(144)상의 데이타는, 앰프(145)에 의해서 증폭되고, 출력 버퍼(13)에 공급된다. 여기서 데이타 버스(144)는 1비트당 2 개의 신호선으로 이루어지고, 상보 신호에 의해서 데이타를 전송한다.
앰프(145)는 모드 신호(LPZ)를 입력으로 하여, 고속 동작 모드시(모드 신호(LPZ)가 LOW 일 때)에는 고속 동작을 하고, 저소비 전력 모드시(모드 신호(LPZ)가 HIGH 일 때)에는 저소비 전력으로 동작을 행하도록 제어된다.
도 11은 앰프(145)의 실시예를 나타내는 도면이다.
도 11의 앰프(145)는, PMOS 트랜지스터(151 및 152), NMOS 트랜지스터(153 내지 156), 인버터(156 및 157)를 포함한다. 도 11의 앰프(145)는 차동형의 앰프이고, 도 5의 입력 버퍼(11)와 거의 동일한 구성을 가진다. 도 5에 있어서는, NMOS 트랜지스터(43 및 44)의 게이트가, 입력 신호 Vin 및 참조 기준 전압 Vref 에 각각 접속되어 있지만, 도 11의 앰프(145)에 있어서는, NMOS 트랜지스터(153 및 154)는, 데이타 버스(144) 중의 1비트에 대응하는 신호선쌍(144-1 및 144-2)에 접속된다. 이 신호선쌍(144-1 및 144-2)은 1비트분의 상보 신호를 전송하여, 앰프(145)에 의해서 신호선간의 전압차가 증폭된다.
도 5의 경우와 같이, NMOS 트랜지스터(155)의 구동력은 NMOS 트랜지스터(156)의 구동력보다도 높다. 즉, 모드 신호(LPZ)가 LOW 이고 NMOS 트랜지스터(155)가 ON 이 될 경우에는 앰프(145)는 비교적 대전류로 구동된다. 따라서, 입력 클록 신호(CLK)의 주파수가 높은 경우에, 앰프(145)는 대전류로 구동되게 되어 고속인 동작에 대응할 수 있다.
반대로 모드 신호(LPZ)가 HIGH 이고 NMOS 트랜지스터(156)가 ON 이 될 경우에는, 앰프(145)는 비교적 작은 전류로 구동된다. 따라서, 입력 클록 신호(CLK)의 주파수가 낮은 경우에, 앰프(145)는 비교적 작은 전류로 구동되게 되어, 내부에서의 소비 전력을 비교적 적게 할 수 있다.
도 11의 앰프(145)의 실시예는 도 5의 입력 버퍼(11)와 동일한 구성을 갖는 것이지만, 동일하게, 도 7의 입력 버퍼(11B)와 동일한 구성을 이용하여, 앰프(145)를 실현가능한 것은 명백하다.
도 12는 본 발명에 의한 반도체 장치를, 버스를 종단 저항으로 종단시키는 시스템에 응용한 실시예를 나타낸다.
도 12의 시스템은, 스위치 회로(161 및 162), 종단 저항 Rt, 종단 저항 Rt 를 통해 종단 전압 Vtt 에 종단되는 버스(163), 본 발명에 의한 반도체 장치(10A) 및 반도체 장치(164)를 포함한다. 일반적으로 고속 동작이 요구되는 시스템에 있어서는, 버스를 종단 저항을 통해 종단 전압에 접속하고, 버스 종단에 있어서의 신호 반사를 억제함으로써, 고속인 신호 전달을 실현한다. 그러나 버스를 종단한 경우에는, 종단 저항을 통해 전류가 흐르기 때문에, 시스템 전체의 소비 전력이 비교적 커진다는 결점이 있다. 도 12의 시스템에 있어서는, 반도체 장치(10A)에서 모드 신호(LPZ)를 외부에 출력하고, 이 모드 신호(LPZ)에 의해서 스위치 회로(161 및 162)를 제어한다. 모드 신호(LPZ)에 의한 제어에 기초하여, 저속 동작시에는 버스(163)를 종단 전압Vtt에서 분리하여, 소비 전력의 삭감을 도모할 수 있다.
도 12의 반도체 장치(10A)는, 도 1에 나타내는 반도체 장치(10)와 동일하지만, 판정 회로(16)가 출력한 모드 신호(LPZ)를, 출력 핀(17)을 통해 외부에 출력할 수 있다. 모드 신호(LPZ)는, 스위치 회로(161 및 162)에 공급된다. 모드 신호(LPZ)가 고속 동작 모드를 나타낼 때에는, 스위치 회로(161 및 162)는 폐쇄되고, 버스(163)는 종단 저항(Rt)을 통해 종단 전압(Vtt)에 접속된다. 모드 신호(LPZ)가 저소비 전력 모드를 나타낼 때에는 스위치 회로(161 및 162)는 개방되고 버스(163)는 종단 전압(Vtt) 에서 분리된다.
따라서 고속 동작 모드시에는, 반도체 장치(10A)와 반도체 장치(164)와의 사이에서, 버스(163)를 통해 고속인 데이타 전송을 행할 수 있다. 또한 저소비 전력 모드시에는, 반도체 장치(10A)와 반도체 장치(164)와의 사이에서, 버스(163)를 통해 비교적 작은 소비 전력으로 데이타 전송을 행할 수 있다. 또 스위치 회로(161 및 162)로서는, 예컨대, 모드 신호(LPZ)를 게이트 입력으로 하는 PMOS 트랜지스터를 이용할 수 있다.
이상, 실시예에 기초하여 본 발명을 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 특허청구 범위에 기재된 범위내에서, 다양한 수정·변형을 가할 수 있다.
청구범위 제 1 항 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 클록 생성 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환한다. 따라서, 단순한 판정 회로를 도입하면서 기존의 회로를 이용함으로써, 입력 클록 동기 신호의 주파수를 판정하여, 내부 회로의 동작 모드를 동기 주파수에 따른 것으로 변화시킬 수 있다.
청구범위 제 2 항 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 PLL 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다.
청구범위 제 3 항 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 PLL 회로에서 전압 제어 발신기로의 입력 전압을 취출하고, 이 입력 전압에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다. 따라서 판정 회로는 전압을 판정하는 기능을 가지고 있으면 좋으며, 단순한 구성으로 실현할 수 있다.
청구범위 제 4 항 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 DLL 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다.
청구범위 제 5 항 발명에 있어서는, 입력되는 클록에 대하여 소정의 위상 관계를 갖는 클록을 생성하는 DLL 회로에서 지연단의 지연 시간을 정의하는 신호를 취출하고, 이 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환할 수 있다.
청구범위 제 6 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 내부 회로의 동작 모드를 전환함으로써, 고속 클록시에는 높은 주파수에서의 동작을 가능하게 하는 동시에, 저속 클록시에는 내부 회로에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 7 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 입력 버퍼의 동작 모드를 전환함으로써, 고속 클록시에는 고속인 신호 입력을 접수하는 동시에, 저속 클록시에는 입력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 8 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 2종류의 입력 버퍼를 구별하여 사용함으로써, 고속 클록시에는 고속인 신호 입력을 접수하는 동시에, 저속 클록시에는 입력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 9 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하고 출력 버퍼의 동작 모드를 전환함으로써, 고속 클록시에는 높은 구동력으로 출력 신호를 출력하여 고속인 데이타 전송에 대응하는 동시에, 저속 클록시에는 구동력을 삭감하는 것으로 출력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 10 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하고 출력 버퍼의 동작 모드를 전환함으로써, 고속 클록시에는 넓은 게이트 폭의 출력 트랜지스터로 고속인 데이타 전송에 대응하는 동시에, 저속 클록시에는 좁은 게이트 폭의 출력 트랜지스터를 이용하여 출력 버퍼에 있어서의 소비 전력을 삭감할 수 있다.
청구범위 제 11 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 내부 전압 생성 회로의 동작 모드를 전환함으로써, 고속 클록시에는 높은 내부 전압을 생성하는 동시에, 저속 클록시에는 낮은 내부 전압을 생성하여 내부 회로에 공급하는 것으로 소비 전력을 삭감할 수 있다.
청구범위 제 12 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여, 메모리 셀에서 독출한 신호를 증폭하는 증폭기의 동작 모드를 전환함으로써, 고속 클록시에는 높은 주파수에서의 동작을 가능하게 하는 동시에, 저속 클록시에는 증폭기에서의 소비 전력을 삭감할 수 있다.
청구범위 제 13 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 내부 회로의 동작 모드를 전환할 때에, 클록 주파수의 변동과 모드 전환과의 관계에 히스테리시스 특성을 도입하기 때문에, 클록 주파수가 노이즈등에 의해 변동하여도 빈번하고 또한 랜덤한 모드 전환을 피할 수 있다.
청구범위 제 14 항 발명에 있어서는, 래치 회로와 래치 회로의 유지 데이타를 재기록하는 제어 회로에 의해서, 히스테리시스 특성을 용이하게 실현할 수 있다.
청구범위 제 15 항 발명에 있어서는, 입력되는 클록의 주파수를 판정하여 외부에 출력하기 때문에, 외부 시스템이라도 클록 주파수에 따른 모드 전환을 행할 수 있다.
청구범위 제 16 항 발명에 있어서는, 반도체 장치에 있어서, 클록 생성 회로에서 적당한 내부 신호를 취출하고, 이 내부 신호에 기초하여 입력 클록의 주기를 판정하는 동시에, 판정 결과에 따라서 내부 회로의 동작 모드를 전환한다. 따라서, 단순한 판정 회로를 도입하면서 기존의 회로를 이용함으로써, 입력 클록 동기 신호의 주파수를 판정하여, 내부 회로의 동작 모드를 동기 주파수에 따른 것으로 변화시킬 수 있다. 또한 반도체 장치로부터 판정 신호를 출력하여, 버스를 종단 전압으로 접속할지의 여부를 제어할 수 있기 때문에, 시스템 전체로 클록 주파수에 따라서 고속 동작 모드와 저속 동작 모드에 대응할 수 있다.

Claims (16)

  1. 입력되는 제 1 클록에 대하여 소정의 위상 관계를 갖는 제 2 클록을 생성하는 클록 생성 회로와,
    상기 클록 생성 회로의 내부 신호에 기초하여 상기 제 1 클록의 주기를 판정하는 판정 회로와,
    상기 판정 회로의 판정 결과에 따라서 동작 모드를 전환하는 내부 회로를 포함하는 것을 특징으로 하는 상기 제 1 클록에 동기하여 동작하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 클록 생성 회로는 PLL 회로인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 PLL 회로는 전압 제어 발신기를 포함하고, 상기 내부 신호는 상기 전압 제어 발신기로의 입력 전압인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 클록 생성 회로는 DLL 회로인 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 DLL 회로는 상기 제 1 클록을 소정 지연 시간만큼 지연시키는 지연단을 포함하고, 상기 내부 신호는 상기 지연단의 상기 소정 지연 시간을 정의하는 신호인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 내부 회로는 소정의 주파수보다 낮은 주파수로 동작하는 제 1 동작 모드와 상기 소정의 주파수보다 높은 주파수로 동작하는 제 2 동작 모드로 동작가능하고, 상기 내부 회로는 상기 제 1 동작 모드로 동작할 경우에 상기 제 2 동작 모드로 동작할 경우보다도 소비 전력이 적은 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 내부 회로는 입력 신호를 수신하는 입력 버퍼를 포함하고, 상기 입력 버퍼는 상기 제 1 동작 모드에서는 제 1 전류량으로 구동되고, 상기 제 2 동작 모드에서는 상기 제 1 전류량보다 많은 제 2 전류량으로 구동되는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서, 상기 내부 회로는 입력 신호를 수신하는 입력 버퍼를 포함하고, 상기 입력 버퍼는 상기 제 1 동작 모드로 동작하는 래치형의 제 1 버퍼와,
    상기 제 2 동작 모드로 동작하는 차동 증폭기형의 제 2 버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서, 상기 내부 회로는 출력 신호를 출력하는 출력 버퍼를 포함하고, 상기 출력 버퍼는 상기 제 1 동작 모드에서는 상기 출력 신호를 제 1 구동력으로 출력하고, 상기 제 2 동작 모드에서는 상기 출력 신호를 상기 제 1 구동력보다도 높은 제 2 구동력으로 출력하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 출력 버퍼는 상기 제 1 동작 모드로 상기 출력 신호를 출력하는 출력 트랜지스터의 게이트 폭보다도, 상기 제 2 동작 모드로 상기 출력 신호를 출력하는 출력 트랜지스터의 게이트 폭 쪽이 큰 것을 특징으로 하는 반도체 장치.
  11. 제 6 항에 있어서, 상기 내부 회로는 내부 전압을 생성하는 내부 전압 생성 회로를 포함하고, 상기 내부 전압 생성 회로는 상기 제 1 동작 모드에서는 제 1 전압을 생성하고, 상기 제 2 동작 모드에서는 상기 제 1 전압보다도 높은 제 2 전압을 생성하는 것을 특징으로 하는 반도체 장치.
  12. 제 6 항에 있어서, 상기 내부 회로는 데이타를 기억하는 메모리 셀 배열과,
    상기 메모리 셀 배열로부터 워드 선택 및 컬럼 선택 후의 데이타를 수신하여 전송하는 데이타 버스와,
    상기 데이타 버스의 신호를 증폭하는 증폭기를 포함하고, 상기 증폭기는 상기 제 1 동작 모드로 동작할 경우에 상기 제 2 동작 모드로 동작할 경우보다도 소비 전력이 적은 것을 특징으로 하는 반도체 장치.
  13. 제 6 항에 있어서, 상기 판정 회로는 상기 제 1 클록의 클록 주파수가 변동할 경우에, 상기 클록 주파수가 증대하는 방향으로 변화할 경우에는 상기 클록 주파수가 제 1 주파수보다도 높아진 경우에 상기 제 1 동작 모드로부터 상기 제 2 동작 모드로 전환하였다고 판정하고, 상기 클록 주파수가 감소하는 방향으로 변화할 경우에는 상기 클록 주파수가 상기 제 1 주파수보다도 낮은 제 2 주파수보다도 낮아진 경우에 상기 제 2 동작 모드로부터 상기 제 1 동작 모드로 전환하였다고 판정하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 판정 회로는 유지하는 데이타 내용에 의해서 상기 제 1 동작 모드 및 상기 제 2 동작 모드 중 하나를 지정하는 래치 회로와,
    상기 클록 주파수가 상기 제 1 주파수보다도 높은 경우에 상기 래치 회로에 제 1 데이타를 설정하고, 상기 클록 주파수가 상기 제 2 주파수보다도 낮은 경우에 상기 래치 회로에 제 2 데이타를 설정하며, 상기 클록 주파수가 상기 제 1 주파수와 상기 제 2 주파수와의 사이에 있을 때에는 상기 래치 회로가 유지하는 데이타를 변화시키지 않는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 1 항에 있어서, 상기 판정 회로의 판정 결과를 외부에 출력하는 출력 단자를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  16. 신호를 전송하는 버스와,
    상기 버스에 일단이 접속된 종단 저항과,
    상기 종단 저항의 타단과 종단 전압과의 사이에 설치된 스위치 수단과,
    상기 버스에 접속된 반도체 장치를 포함하고,
    상기 반도체 장치는 입력되는 제 1 클록에 대하여 소정의 위상 관계를 갖는 제 2 클록을 생성하는 클록 생성 회로와,
    상기 클록 생성 회로의 내부 신호에 기초하여 상기 제 1 클록의 주기를 판정하는 판정 회로와,
    상기 판정 회로의 판정 결과에 따라서 고속 동작 모드와 저속 동작 모드를 전환하는 내부 회로와,
    상기 판정 회로의 상기 판정 결과를 외부에 출력하는 출력 단자를 포함하고, 상기 출력 단자로부터 출력되는 상기 판정 결과에 기초하여, 상기 고속 동작 모드에서는 상기 종단 저항을 통해 상기 버스를 상기 종단 전압에 접속하고, 상기 저속 동작 모드에서는 상기 버스를 상기 종단 전압으로부터 분리하도록 상기 스위치 수단이 제어되는 것을 특징으로 하는 신호 전송 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524909B1 (ko) * 1998-09-07 2006-01-12 삼성전자주식회사 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치
KR100662684B1 (ko) * 2004-03-22 2007-01-02 가부시끼가이샤 도시바 비휘발성 반도체 메모리

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3281306B2 (ja) * 1996-12-18 2002-05-13 三星電子株式会社 メモリ装置のディジタル遅延同期回路
AU9798798A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Power control system for synchronous memory device
CA2226061C (en) * 1997-12-31 2002-05-28 Logicvision, Inc. Method and apparatus for controlling power level during bist
US6072743A (en) * 1998-01-13 2000-06-06 Mitsubishi Denki Kabushiki Kaisha High speed operable semiconductor memory device with memory blocks arranged about the center
US6433607B2 (en) * 1998-01-21 2002-08-13 Fujitsu Limited Input circuit and semiconductor integrated circuit having the input circuit
JP2000059213A (ja) * 1998-08-12 2000-02-25 Nec Corp クロック再生装置
JP3953206B2 (ja) * 1998-09-24 2007-08-08 富士通株式会社 高速クロックに対応可能な入力バッファを持つ集積回路装置
JP3226034B2 (ja) * 1999-01-06 2001-11-05 日本電気株式会社 インタフェース方式
US6542106B1 (en) * 2000-09-29 2003-04-01 Microchip Technology Incorporated Comparator programmable for high-speed or low-power operation
JP4620852B2 (ja) * 2000-10-02 2011-01-26 大日本印刷株式会社 Ｉｃチップ
US6741107B2 (en) * 2001-03-08 2004-05-25 Intel Corporation Synchronous clock generator for integrated circuits
JP2002300023A (ja) * 2001-04-02 2002-10-11 Mitsubishi Electric Corp 半導体集積回路装置
KR20030005771A (ko) * 2001-07-10 2003-01-23 삼성전자 주식회사 외부클락의 주기에 따라 지연시간을 조절할 수 있는ｄｌｌ 회로 및 이를 포함하는 메모리 장치
JP4141724B2 (ja) * 2002-04-05 2008-08-27 株式会社ルネサステクノロジ 半導体記憶装置
JP2003347926A (ja) * 2002-05-30 2003-12-05 Sony Corp レベルシフト回路、表示装置および携帯端末
KR100460459B1 (ko) * 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
US6985400B2 (en) * 2002-09-30 2006-01-10 Infineon Technologies Ag On-die detection of the system operation frequency in a DRAM to adjust DRAM operations
JP4065183B2 (ja) 2002-11-18 2008-03-19 株式会社ルネサステクノロジ クロック信号伝達回路
KR100495916B1 (ko) * 2002-11-20 2005-06-17 주식회사 하이닉스반도체 클럭인에이블 버퍼를 구비한 반도체 장치
KR100520657B1 (ko) * 2003-03-19 2005-10-13 주식회사 하이닉스반도체 지연 고정 루프 회로에 적용되는 위상 비교기
JP2004362398A (ja) * 2003-06-06 2004-12-24 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2007156567A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 情報処理装置、およびメモリ制御方法
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
US8811095B2 (en) 2010-02-23 2014-08-19 Rambus Inc. Methods and circuits for dynamically scaling DRAM power and performance
US9910473B2 (en) 2013-03-14 2018-03-06 Silicon Storage Technology, Inc. Power management for a memory device
JP6585000B2 (ja) 2016-05-09 2019-10-02 ルネサスエレクトロニクス株式会社 半導体集積回路
US11099774B2 (en) * 2017-08-30 2021-08-24 Micron Technology, Inc. Command address input buffer bias current reduction
CN109036322B (zh) * 2018-09-26 2023-11-03 北京集创北方科技股份有限公司 输入缓冲器、控制方法、驱动装置以及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4893271A (en) * 1983-11-07 1990-01-09 Motorola, Inc. Synthesized clock microcomputer with power saving
JPH0787367B2 (ja) * 1988-11-15 1995-09-20 三菱電機株式会社 半導体集積回路
JPH02305026A (ja) * 1989-05-18 1990-12-18 Mitsubishi Electric Corp 半導体集積回路
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
JP3866781B2 (ja) * 1994-05-26 2007-01-10 セイコーエプソン株式会社 消費電力を効率化した情報処理装置
US5774701A (en) * 1995-07-10 1998-06-30 Hitachi, Ltd. Microprocessor operating at high and low clok frequencies
US5805003A (en) * 1995-11-02 1998-09-08 Cypress Semiconductor Corp. Clock frequency synthesis using delay-locked loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100524909B1 (ko) * 1998-09-07 2006-01-12 삼성전자주식회사 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치
KR100662684B1 (ko) * 2004-03-22 2007-01-02 가부시끼가이샤 도시바 비휘발성 반도체 메모리

Also Published As

Publication number Publication date
US6037813A (en) 2000-03-14
JP4144913B2 (ja) 2008-09-03
TW337612B (en) 1998-08-01
JPH10209284A (ja) 1998-08-07
KR100288679B1 (ko) 2001-05-02

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