KR100662684B1 - 비휘발성 반도체 메모리 - Google Patents

비휘발성 반도체 메모리 Download PDF

Info

Publication number
KR100662684B1
KR100662684B1 KR1020040067030A KR20040067030A KR100662684B1 KR 100662684 B1 KR100662684 B1 KR 100662684B1 KR 1020040067030 A KR1020040067030 A KR 1020040067030A KR 20040067030 A KR20040067030 A KR 20040067030A KR 100662684 B1 KR100662684 B1 KR 100662684B1
Authority
KR
South Korea
Prior art keywords
mode
write
nonvolatile semiconductor
semiconductor memory
memory
Prior art date
Application number
KR1020040067030A
Other languages
English (en)
Other versions
KR20050094325A (ko
Inventor
다께우찌겐
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050094325A publication Critical patent/KR20050094325A/ko
Application granted granted Critical
Publication of KR100662684B1 publication Critical patent/KR100662684B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명의 실시예에 따른 비휘발성 반도체 메모리는 전류 소비의 피크가 제1 값을 갖는 고속 동작 모드와 이 제1 값보다 낮은 제2 값을 갖는 저소비 전류 모드 중 하나에서 기입, 소거 또는 판독하는 내부 회로(1~ 8, 9A, 9B, 10, 12, 13)와, 고속 동작 모드와 저소비 전류 모드 간에 전환을 제어하는 모드 전환 제어 회로(23)를 포함한다.
비휘발성 반도체 메모리, 모드 전환 제어, 저소비 전류 모드, 고속 동작 모드, 휴대용 디바이스

Description

비휘발성 반도체 메모리{NONV0LATILE SEMICONDUCTOR MEMORY}
도 1은 본 발명의 예에 따른 플래시 메모리의 주요부를 도시하는 도면.
도 2는 도 1의 메모리가 적용되는 시스템의 예를 도시하는 그림.
도 3은 도 1의 메모리가 적용되는 시스템의 예를 도시하는 그림.
도 4는 도 1의 메모리가 적용되는 시스템의 예를 도시하는 그림.
도 5는 본 발명의 예에 따른 플래시 메모리의 주요부를 도시하는 도면.
도 6은 도 5의 메모리에 있어서의 셀 어레이의 구성예를 도시하는 도면.
도 7은 도 6의 셀 어레이 내로 기입시의 상태를 도시하는 도면.
도 8은 도 6의 셀 어레이 내에서 소거 시의 상태를 도시하는 도면.
도 9는 도 6의 셀 어레이로부터 판독 시의 상태를 도시하는 도면.
도 10은 도 6의 셀 어레이 내로 기입시의 상태를 도시하는 도면.
도 11은 도 6의 셀 어레이 내에서 소거 시의 상태를 도시하는 도면.
도 12는 도 6의 셀 어레이로부터 판독 시의 상태를 도시하는 도면.
도 13은 모드 결정의 예 1을 도시하는 도면.
도 14는 모드 결정의 예 2를 도시하는 도면.
도 15는 모드 결정의 예 3을 도시하는 도면.
도 16은 모드 결정의 예 4를 도시하는 도면.
도 17은 모드 결정의 예 5를 도시하는 도면.
도 18은 모드 전환의 예 1을 도시하는 도면.
도 19는 모드 전환의 예 2를 도시하는 도면.
도 20은 모드 전환의 예 3을 도시하는 도면.
도 21은 모드 전환의 예 4를 도시하는 도면.
도 22는 모드 전환의 예 5를 도시하는 도면.
도 23은 모드 전환의 예 6을 도시하는 도면.
도 24는 모드 전환의 예 7을 도시하는 도면.
도 25는 모드 전환의 예 8을 도시하는 도면.
도 26은 고속 동작/저소비 전류 모드에 있어서의 기입/소거 시의 소비 전류를 도시하는 도면.
도 27은 고속 동작/저소비 전류 모드에 있어서의 판독 시의 소비 전류를 도시하는 도면.
도 28은 기입/소거 시에, 고속 동작/저소비 전류 모드를 전환하는 예를 도시하는 그림.
도 29는 판독 시에, 고속 동작/저소비 전류 모드를 전환하는 예를 도시하는 그림.
도 30은 메모리 셀 어레이의 예를 도시하는 그림.
도 31은 메모리 셀 어레이의 예를 도시하는 그림.
도 32는 디바이스 구조의 예를 도시하는 단면도.
도 33은 디바이스 구조의 예를 도시하는 단면도.
도 34는 디바이스 구조의 예를 도시하는 단면도.
도 35는 디바이스 구조의 예를 도시하는 단면도.
도 36은 일괄 검지 회로의 예를 도시하는 회로도.
도 37은 데이터 회로의 예를 도시하는 그림.
도 38은 데이터 회로의 예를 도시하는 그림.
도 39는 워드선 제어 회로의 예를 도시하는 그림.
도 40은 도 39의 RADD1의 회로예를 도시하는 그림.
도 41은 도 39의 RMAIN1의 회로예를 도시하는 그림.
도 42는 도 39의 RADD2의 회로예를 도시하는 그림.
도 43은 도 39의 RMAIN2의 회로예를 도시하는 그림.
도 44는 메모리 셀의 데이터와 임계값 전압 분포와의 관계를 도시하는 도면.
도 45는 논리 하위 페이지 데이터가 프로그램될 때의 임계 전압 변화의 모습을 도시하는 도면.
도 46은 논리 상위 페이지 데이터가 프로그램될 때의 임계값 전압의 변화의 모습을 도시하는 도면.
도 47은 기입 및 임계값의 제어 방법의 제1 예를 도시하는 그림.
도 48은 기입 및 임계값의 제어 방법의 제2 예를 도시하는 그림.
도 49는 상위 페이지로의 기입 및 임계값의 제어 방법의 예를 도시하는 그림.
도 50은 하위 페이지 데이터의 기입 시에 있어서의 동작 파형을 도시하는 도면.
도 51은 하위 페이지 데이터의 기입 알고리즘을 도시하는 도면.
도 52는 상위 페이지 데이터의 기입 알고리즘을 도시하는 도면.
도 53은 상위 페이지 데이터의 기입 알고리즘을 도시하는 도면.
도 54는 부유 게이트 전극 내의 전하의 상태를 도시하는 도면.
도 55는 부유 게이트 전극 내의 전하의 상태를 도시하는 도면.
도 56은 메모리 셀의 임계값 분포의 확대(넓이)에 대하여 도시하는 도면.
도 57은 블록 내의 메모리 셀들로의 기입 수순을 도시하는 도면.
도 58은 하위 페이지의 판독 알고리즘을 도시하는 도면.
도 59는 상위 페이지의 판독 알고리즘을 도시하는 도면.
도 60은 의 예를 도시하는 파형도.
도 61은 기입 단계의 예를 도시하는 파형도.
도 62는 기입 검증 단계의 예를 도시하는 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
1: 메모리 셀 어레이
2: 데이터 회로
3: 워드선 제어 회로
9A: 전위 생성 회로,
9B: 전환 회로
10: 일괄 검지 회로
23: 모드 전환 제어 회로
24: 페이지 사이즈 전환 회로.
본 발명은 비휘발성 반도체 메모리에 관한 것으로, 특히, 다치 NAND-구조 플래시 메모리에 관한 것이다.
플래시 메모리는 메모리 셀의 부유 게이트 전극 내에 저장되는 전하의 량을 바꾸는 것에 의해 그 임계값을 바꿔, 데이터를 기억한다. 예를 들면, 메모리 셀의 임계값이 마이너스일 때를 "1" 데이터, 플러스일 때를 "0" 데이터에 대응시킨다(예를들면, 일본특허공개공보 평10-1-777797호를 참조하기 바란다).
최근, 비트 단가를 내리기 위해서, 혹은 기억 용량을 늘리기 위해서, 1개의 메모리 셀에 복수 비트 데이터를 기억시키는 소위 다치 플래시 메모리가 개발되어 있다. 1개의 메모리 셀에 2 비트 데이터를 기억시키는 경우, 그 메모리 셀의 임계값 분포는 4치의 데이터에 대응하여 존재하게 된다.
(1) 그런데, 플래시 메모리는 기입 소거 및 판독하는 (검증 판독을 포함한다. 이하, 동일함)의 기본 모드를 갖고 있다. 이들 모드의 개시 시점에서는 고전위(기입 전위 Vpgm, 전송 전위 Vpass, 소거 전위 Vera 등)을 발생시키거나, 또한, 비트선의 충전을 행하거나 할 필요가 있다.
따라서, 기입, 소거 및 판독의 개시 시에는 소비 전류의 량이 많아져, 그 피크치, 즉, 피크 전류의 값도 크게 된다.
그러나, 플래시 메모리에 있어서 큰 피크 전류가 발생하면, 그 플래시 메모리를 포함하는 시스템에 악영향을 끼치는 경우가 있다.
예를 들면, 디지털 카메라나 휴대 전화 등의 휴대 기기 내의 플래시 메모리에 발생하는 피크 전류는 그 플래시 메모리를 포함하는 시스템 전체의 전원 전압의 값을 저하시키는 원인이 되어, 시스템 내의 마이크로 프로세서와 같은 다른 칩들을 오동작시킨다고 하는 문제를 발생시킨다.
(2) 어떤 플래시 메모리들은 페이지 사이즈(또는 블록 사이즈)가 여러가지 용도로 변화될 수 있는 구성을 갖는다.
예를 들면, 고속의 기입, 소거 및 판독을 요구하는 시스템에 플래시 메모리를 사용하는 경우에는 그 플래시 메모리의 페이지 사이즈를 크게 한다.
그러나, 플래시 메모리의 페이지 사이즈가 크다는 것은 1개의 비트선에 발생하는 부하 용량이 커지는 것을 의미한다.
따라서, 기입, 소거 및 판독의 개시 시에 소비되는 전류의 량이 많아져, 피크 전류의 값 또한 커진다. 이 피크 전류는 상술한 바와 같이, 플래시 메모리를 포함하는 시스템 전체의 전원 전압의 값을 저하시키는 원인이 되어, 시스템 내의 마이크로 프로세서와 같은 다른 칩들을 오동작시킨다.
한편, 플래시 메모리의 페이지 사이즈를 작게 한 경우, 1개의 비트선에 발생하는 부하 용량이 작아지기 때문에, 전원 전압의 저하 등의 문제는 발생하기 어렵 게 된다.
그러나, 페이지 사이즈가 작아진다는 것은 한번에 기입, 소거 또는 판독할 수 있는 비트 수가 적어지는 것을 의미하기 때문에, 이것은 시스템 전체로서 본 경우에는 고속 동작에 불리하여 진다.
본 발명의 예에 따른 비휘발성 반도체 메모리는 소비 전류의 피크가 제1 값으로 되는 고속 동작 모드 및 상기 제1 값보다도 낮은 제2 값으로 되는 저소비 전류 모드 중 어느 하나에서 기입, 소거 또는 판독을 행하는 내부 회로와, 상기 고속 동작 모드와 상기 저소비 전류 모드의 전환을 제어하는 모드 전환 제어 회로를 구비한다.
본 발명의 예에 따른 비휘발성 반도체 메모리는 제1 페이지 사이즈의 메모리 셀에 대하여, 기입, 소거 또는 판독을 행하는 제1 모드와, 상기 제1 페이지 사이즈보다도 큰 제2 페이지 사이즈의 메모리 셀에 대하여, 기입, 소거 또는 판독을 행하는 제2 모드 간에 전환하는 페이지 사이즈 전환 회로와, 상기 제1 모드와 상기 제2 모드 간에 비트선의 프리-차지시간, 승압 회로의 승압 능력 또는 기입 시간을 바꾸는 모드 전환 제어 회로를 구비한다.
이하, 도면을 참조하면서, 본 발명을 실시하기 위한 최량의 형태에 대하여 상세히 설명한다.
1. 개요
플래시 메모리에 발생하는 피크 전류에 의해 시스템에 오동작이 발생하는가 아닌가는 그 시스템의 특성에 의존한다.
예를 들면, 큰 용량의 컨덴서를 갖는 휴대 기기(디지털 카메라 등)에서는 플래시 메모리에서 큰 피크 전류가 발생해도, 시스템 전체의 전원 전압의 전압은 감소하지 않거나 미소하게 감소한다. 즉, 플래시 메모리에 발생하는 피크 전류에 의해 시스템에 오동작이 발생하는 확률은 낮다.
이와는 반대로, 휴대 전화와 같이, 기기의 사이즈가 작고, 실장할 수 있는 부품이 적은 휴대 기기에서는 탑재할 수 있는 컨덴서의 용량이 작기 때문에 플래시 메모리에서 피크 전류가 발생하면 시스템 전체의 전원 전압의 전압 강하는 커진다. 따라서, 플래시 메모리에서 발생하는 피크 전류에 의해 시스템에 오동작이 발생하는 확률은 높다.
또한, 1 개의 시스템 내에 복수의 플래시 메모리를 신장하고 이들 복수의 플래시 메모리를 동시에 동작시켜 기입 속도를 고속화하는 경우에는 1개의 플래시 메모리를 동작시키는 경우에 비해 큰 피크 전류가 발생한다. 즉, 시스템에 오동작이 발생하는 확률은 높다.
이와 같이, 플래시 메모리에 발생하는 피크 전류에 의해 시스템에 오동작이 발생하는 지 여부는 그 시스템의 특성에 의존한다. 예를 들면, 플래시 메모리가 오동작을 야기하기 쉬운 시스템에 사용하는 경우에는 피크 전류의 값을 감소시키도록 플래시 메모리를 동작시키고, 오동작을 야기시키기 어려운 시스템에 플래시 메모리를 사용하는 경우에는 고속 동작에 우선권을 주어 플래시 메모리를 동작시키는 것이 편리하라고 생각된다.
그래서, 본 발명의 예에서는 플래시 메모리에, 고속 동작을 우선시킨 고속 동작 모드와, 고속 동작 모드로 발생하는 피크 전류보다도 작게 한 피크 전류를 갖는 저소비 전류 모드를 전환하는 기능을 설치한다. 이 2개의 모드를 시스템의 특성에 대응하여 구분하여 사용하도록 한다. 모드의 전환은 칩 외부로부터의 커맨드나, 메모리 셀 또는 퓨즈 소자에 기억된 데이터 등에 기초하여 행한다.
예를 들면, 소용량의 컨덴서 밖에 탑재할 수 없는 시스템이나, 동시에 동작하는 복수의 플래시 메모리가 탑재되는 시스템 등, 큰 피크 전류에 의해 시스템 전체의 전원 전압의 저하가 예상되는 시스템에 대해서는 플래시 메모리를 저소비 전류 모드로 사용하여, 시스템의 오동작을 방지한다.
이들 이외의 시스템에 대해서는 플래시 메모리를 고속 동작 모드로 사용하여, 시스템 전체의 고속 동작을 실현한다.
또한, 페이지 사이즈(또는 블록 사이즈)를 전환하는 모드를 갖는 플래시 메모리가 큰 페이지 사이즈로 기입, 소거 또는 판독을 행하는 모드로 설정되어 있는 경우, 피크 전류에 의한 시스템 전체의 전원 전압의 저하가 예상된다.
그래서, 이러한 플래시 메모리에 관해서는 페이지 사이즈(또는 블록 사이즈)를 바꾸더라도, 항상, 피크 전류가 일정해 지도록, 비트선의 프리차지 시간, 승압 회로의 승압 능력 또는 기입 시간을 제어한다.
이와 같이, 본 발명의 예에서는 플래시 메모리가 사용되는 시스템의 특성에 대응하여 플래시 메모리를 저소비 전류 모드 또는 고속 동작 모드로 동작시키도록 하고 있기 때문에, 피크 전류에 의한 전원 전압의 저하가 발생하기 쉬운 시스템에서는 오동작을 방지할 수 있고 반면 이외의 시스템에서는 고속 동작을 실현할 수 있다.
또한, 페이지 사이즈(또는 블록 사이즈)를 전환하는 모드를 갖고 있는 플래시 메모리에서는 비트선의 프리차지 시간, 승압 회로의 승압 능력, 또는 기입 시간을 제어함으로써 페이지 사이즈(또는 blotter 사이즈)가 변하더라도, 피크 전류는 항상 일정해진다.
2. 회로 예
이하, 본 발명의 예에 따른 플래시 메모리의 회로 예들에 대하여 구체적으로 설명한다.
(1) 전체도
[1] 제1 예
도 1은 본 발명의 예에 따른 NAND-구조 플래시 메모리의 주요부를 나타내고 있다.
메모리 셀 어레이(1)는 예를 들면, 직렬 접속된 복수의 메모리 셀과 그 양단에 접속된 2개의 선택 트랜지스터로 구성되는 NAND 셀 유닛을 갖는다. 메모리 셀 어레이(1)의 회로 예 및 구조 예에 대해서는 후술한다.
데이터 회로(2)는 복수의 기억 회로(페이지 버퍼를 포함한다)를 갖고 있다. 데이터 회로(2)의 회로 예에 대해서는 후술한다. 여기서는 데이터 회로(2)의 기능에 대하여 간단히 설명하기로 한다.
데이터 회로(2)는 기입 시에 2 비트(4치)의 기입 데이터를, 판독 시에 2 비트(4치)의 판독 데이터를 일시적으로 기억한다. 따라서, 기입/판독 동작의 대상이 되는 선택된 메모리 셀에 접속되는 1개의 비트선에 대하여 적어도 2개의 기억 회로들이 설치된다. 2개의 기억 회로들 중의 하나는 논리 하위 페이지 데이터를 기억하고, 다른 하나는 논리 상위 페이지 데이터를 기억한다.
워드선 제어 회로(3)는 로우 어드레스 디코더 및 워드선 드라이버를 포함하고 있다. 워드선 제어 회로(3)는 동작 모드(기입, 소거, 판독 등)과 로우 어드레스 신호가 지정하는 어드레스에 기초하여, 메모리 셀 어레이(1) 내의 복수의 워드선의 전위를 제어한다. 워드선 제어 회로(3)의 회로 예에 대해서는 후술한다.
컬럼 디코더(4)는 컬럼 어드레스 신호에 기초하여 메모리 셀 어레이(1)의 컬럼을 선택한다.
기입 시 기입 데이터는 데이터 입출력 버퍼(7) 및 I/O 감지 증폭기(6)를 경유하여, 선택된 컬럼에 속하는 데이터 회로(2) 내의 기억 회로 내에 입력된다. 판독 시 판독 데이터는 선택된 컬럼에 속하는 데이터 회로(2) 내의 기억 회로 내에 일시적으로 기억된 다음, I/O 감지 증폭기(6) 및 데이터 입출력 버퍼(7)를 경유하여, 메모리 칩(11)의 외부로 출력된다.
로우 어드레스 신호는 어드레스 버퍼(5)를 경유하여 워드선 제어 회로(3)에 입력된다. 컬럼 어드레스 신호는 어드레스 버퍼(5)를 경유하여 컬럼 디코더(4)에 입력된다.
웰/ 소스선 전위 제어 회로(8)는 동작 모드(기입, 소거, 판독 등)에 기초하 여, 메모리 셀 어레이(1)를 구성하는 복수의 블록에 대응하는 복수의 웰 영역(예를 들면, n 웰과 p 웰로 이루어지는 더블 웰 영역)의 전위들과, 소스선의 전위를 제어한다.
전위 발생 회로(승압 회로) (9A)는 예를 들면, 기입 시에, 기입 전위(예를 들면, 약20 V) Vpgm이나, 전송 전위(예를 들면, 약10 V) Vpass등을 발생한다. 이들의 전위 Vpgm, Vpass는 전환 회로(9B)에 의해, 예를 들면, 메모리 셀 어레이(1)를 구성하는 복수의 블록들 중, 선택된 블록 내의 복수개의 워드선들에 분류된다.
또한, 전위 발생 회로(9A)는 예를 들면, 소거 시에, 소거 전위(예를 들면, 약20 V) Vera를 발생하여, 이 전위 Vera를 메모리 셀 어레이(1)를 구성하는 복수의 블록 중, 1개 또는 2개 이상의 선택된 블록들에 대응하는 1개 또는 2개 이상의 웰 영역(n 웰과 p 웰 둘다)에 공급한다.
여기서, 기입 전위 Vpgm, 전송 전위 Vpass나, 소거 전위 Vera 등을 발생하면, 시스템의 특성(컨덴서 용량)또는 플래시 메모리의 모드(페이지 사이즈)에 따라 시스템 전체의 전원 전압이 저하할 가능성이 있다.
그래서, 본 발명의 예에서는 메모리 칩(11) 내에 모드 전환 제어 회로(23)를 설치하고 있다. 모드 전환 제어 회로(23)는 고속 동작 모드와 저소비 전류 모드의 전환을 제어한다.
고속 동작 모드에서 기입, 소거 또는 판독을 고속으로 행하는 것을 우선하여 동작이 행해지고, 이 때의 소비 전류의 피크 (피크 전류)를 제1 값으로 한다. 저소비 전류 모드에서, 기입, 소거 또는 판독 시의 소비 전류가 제1 값보다도 낮은 제2 값으로 된다.
고속 동작 모드와 저소비 전류 모드 간의 전환은 예를 들면, 비트선에 대한 충전 또는 방전 속도의 제어나, 기입 전위 Vpgm, 전송 전위 Vpass나, 소거 전위 Vera 등을 발생하는 승압 회로의 동작 속도의 제어 등에 따라서 행할 수 있다. 고속 동작 모드 및 저소비 전류 모드에 있어서의 구체적 동작에 대해서는 후술한다.
모드(고속 동작 모드 및 저소비 전류 모드 중의 1개)는 예를 들면, 플래시 메모리 칩(11)의 외부로부터의 제어 신호(커맨드), 메모리 셀 어레이(1)에 기억된 데이터나, 퓨즈 소자에 기억된 데이터에 기초하여 결정된다. 모드는 웨이퍼 프로세스 또는 칩 본딩 시에 배선에 의해 결정해도 된다.
예를 들면, 도 2에 도시한 바와 같은 디지털 카메라(1A)는 그 내부에 큰 용량의 컨덴서를 갖고 있기 때문에, 플래시 메모리 칩(11)에 발생하는 피크 전류에 의해 시스템에 오동작이 발생하는 확률은 낮다. 또한, 도 3에 도시한 바와 같은 컴퓨터 시스템(1B)는 안정된 전원에 접속되어 있기 때문에 마찬가지로, 시스템에 오동작이 발생하는 확률은 낮다고 생각된다.
따라서, 이들의 시스템에 사용되는 플래시 메모리는 모드 전환 제어 회로(23)에 의해 고속 동작 모드로 동작된다.
이와는 반대로, 도 4에 도시한 바와 같은 휴대 전화(1C)는 기기의 사이즈가 작고, 실장할 수 있는 부품도 적기 때문에, 그 내부에 탑재되는 컨덴서의 용량도 작다. 따라서, 플래시 메모리 칩(11) 내에서 피크 전류가 발생하면, 시스템 전체의 전원 전압의 저하에 의해 시스템에 오동작이 발생하는 확률은 높다.
따라서, 이러한 시스템에 사용되는 플래시 메모리는 모드 전환 제어 회로(23)에 의해 저소비 전류 모드로 동작시킨다.
일괄 검지 회로(batch detection circuit)(1O)는 기입 시에 메모리 셀들에 소정의 데이터가 정확하게 기입된지 여부를 검증하고, 소거 시에 메모리 셀의 데이터가 적당하게 소거되었는지의 여부를 검증한다.
커맨드 인터페이스 회로(12)는 플래시 메모리 칩(11)과는 다른 칩(예를 들면, 호스트 마이크로 컴퓨터)에 의해 생성되는 제어 신호에 기초하여, 데이터 입출력 버퍼(7)에 입력되는 데이터가 호스트 마이크로 컴퓨터로부터 제공된 커맨드 데이터인지의 여부를 판단한다. 데이터 입출력 버퍼(7)에 입력되는 데이터가 커맨드 데이터인 경우, 커맨드 인터페이스 회로(12)는 커맨드 데이터를 스테이트 머신(제어 회로)(13)으로 전송한다.
스테이트 머신(13)은 커맨드 데이터에 기초하여, 플래시 메모리의 동작 모드(기입 소거, 판독 등)을 결정하고 또한, 그 동작 모드에 기초하여 플래시 메모리의 전체의 동작, 구체적으로는 데이터 회로(2), 워드선 제어 회로(3), 컬럼 디코더(4), 어드레스 버퍼(5), I/O 감지 증폭기(6), 데이터 입출력 버퍼(7), 웰/ 소스선 전위 제어 회로(8), 전위 생성 회로(9A), 전환 회로(9B) 및 일괄 검지 회로(10)의 동작을 제어한다.
[2] 제2 예
도 5는 본 발명의 예에 따른 NAND-구조 플래시 메모리의 주요부를 나타내고 있다.
본 예는 제1 페이지 사이즈의 메모리 셀에 대하여, 기입 소거 또는 판독을 행하는 제1 모드와, 제1 페이지 사이즈보다도 더 큰 제2 페이지 사이즈의 메모리 셀에 대하여, 기입 소거 또는 판독을 행하는 제2 모드 간에 전환하는 기능을 갖는 플래시 메모리에 적용된다.
최근, 어떤 플래시 메모리들은 페이지 사이즈(또는 블록 사이즈)가 여러가지 용도들에 따라 변화될 수 있는 구성을 갖는다.
예를 들면, 기입 소거 및 판독의 고속화가 요구되는 시스템에 플래시 메모리를 사용하는 경우에는 그 플래시 메모리의 페이지 사이즈를 크게 한다.
그러나, 플래시 메모리의 페이지 사이즈가 크다는 것은 1개의 비트선에 고부하 용량이 발생됨을 의미한다.
이 경우, 기입, 소거 및 판독의 개시 시에 발생하는 소비 전류의 량이 많아져, 피크 전류의 값이 커진다. 즉, 이 피크 전류가 시스템 전체의 전원 전압의 값을 저하시키는 원인이 되어, 시스템 내의 마이크로 프로세서 등의 다른 칩들의 오동작시킬 가능성이 있다.
그래서, 본 발명의 예에서는 메모리 칩(11) 내에 모드 전환 제어 회로(23)를 설치하고 있다. 모드 전환 제어 회로(23)는 페이지 사이즈(또는 블록 사이즈)가 변하더라도 항상 피크 전류가 일정해지도록, 비트선의 프리차지 시간, 승압 회로의 승압 능력 또는 기입 시간을 제어한다.
예를 들면, 페이지 사이즈가 작은 모드에서는 비트선의 프리 챠지 시간을 짧게 하여, 승압 회로의 승압 능력을 향상시키거나 또는 기입 시간을 짧게 한다. 또 한, 페이지 사이즈가 큰 모드에서는 비트선의 프리차지 시간을 길게 하여, 승압 회로의 승압 능력을 저하시키거나 또는 기입 시간을 길게 한다. 이것에 의해 피크 전류가 항상 일정해진다.
비트선의 프리차지 시간, 승압 회로의 승압 능력, 또는 기입 시간의 전환은 페이지 사이즈 전환 회로(24)의 출력 신호에 기초하여 결정된다. 페이지 사이즈 전환 회로(24)의 출력 신호의 값은 웨이퍼 프로세스 또는 칩 본딩 시에, 페이지 사이즈의 결정에 의해 고정되어 있더라도 좋다.
페이지 사이즈를 전환할 수 있는 플래시 메모리의 메모리 셀 어레이(11)는 예를 들면, 도 6에 도시한 바와 같이, 복수의 서브 셀 어레이 A, B, C, D 로 구성된다.
본 예에서는 각 서브 어레이는 512개의 블록로 구성되고, 각 블록의 페이지 수(여기서는 1개의 블록내에서, 1개의 워드선에 접속되어, 동시에 판독되는 바이트 수를 의미함)는 256 바이트이다.
우선, 페이지 사이즈 전환 회로(24)가 제1 모드를 선택하고 있는 경우에 대해 생각한다.
제1 모드에서는 예를 들면, 도 7 내지 도 9에 도시한 바와 같이, 제1 페이지 사이즈(256 바이트)의 메모리 셀에 대하여, 기입 소거 또는 판독을 행한다.
예를 들면, 선택된 서브 셀 어레이 A 내의 워드선(컨트롤 게이트선) WLlA 에 접속되는 1 페이지(256 바이트)분의 메모리 셀에 대하여, 데이터 D0, D1, D2, ………D255의 기입을 행한다. 또한, 선택된 서브 셀 어레이 A 내의 워드선 WLlA에 접속되는 1 페이지분의 메모리 셀 또는 서브 셀 어레이 A 내의 블록(1A) 내의 메모리 셀의 데이터를 동시에 소거한다. 또한, 선택된 서브 셀 어레이 A 내의 워드선 WL1A에 접속되는 1 페이지분의 메모리 셀에서 데이터 D0, Dl, D2, ………D255을 동시에 판독한다.
이와 같이, 제1 페이지 사이즈(또는 블록 사이즈)의 메모리 셀에 대하여, 기입, 소거 및 판독을 행하는 제1 모드가 선택되는 경우, 모드 전환 제어 회로(23)는 또한, 비트선의 프리챠지 시간, 승압 회로의 승압 능력, 또는 기입 시간이, 제1 값으로 되도록 모드를 전환한다. 이 때, 플래시 메모리 칩(11)에 발생하는 피크 전류는 시스템에 오동작을 야기시키지 않는 정도의 값이 된다.
다음에, 페이지 사이즈 전환 회로(24)가 제2 모드를 선택하고 있는 경우에 대해 생각한다.
제2 모드에서는 예를 들면, 도 10 내지 도 12에 도시한 바와 같이, 제1 페이지 사이즈보다도 큰 제2 페이지 사이즈(256× 4 바이트)의 메모리 셀에 대하여, 기입 소거 또는 판독을 행한다.
예를 들면, 4개의 서브 셀 어레이 A, B, C, D 내의 워드선 WLlA, WL1B, WL 1C, WLlD에 접속되는 1 페이지(256× 4 바이트)분의 메모리 셀에 대하여, 데이터 D0, D1, D2, ……Dl023의 기입을 행한다. 또한, 서브 셀 어레이 A, B, C, D 내의 워드선 WL1A, WLlB, WL1C, WLlD에 접속되는 1 페이지분의 메모리 셀, 또는 서브 셀 어레이 A, B, C, D 내의 블록 1A, lB, 1C, lD 내의 메모리 셀의 데이터를 동시에 소거한다. 또한, 서브 셀 어레이 A, B, C, D 내의 워드선 WLlA, WLlB, WLlC, WLlD에 접속되는 1 페이지분의 메모리 셀들로부터 데이터 D0, Dl, D2, ……D1023을 동시에 판독한다.
이와 같이, 제2 페이지 사이즈(또는 블록 사이즈)의 메모리 셀에 대하여, 기입, 소거 및 판독을 행하는 제2 모드가 선택되는 경우, 모드 전환 제어 회로(23)는 또한, 비트선의 프리챠지 시간, 승압 회로의 승압 능력 또는 기입 시간이 제2 값으로 되도록 모드를 전환한다. 이 때, 플래시 메모리 칩(1l)에 발생하는 피크 전류는 제1 모드일 때와 마찬가지로 시스템에 오동작을 야기시키지 않는 정도의 값이 된다.
[3] 다른 예들
그 밖의 본 발명의 예에 따르면, 상술의 제1 예와 제2 예를 조합할 수 있다. 표 1은 제1 예와 제2 예를 조합한 경우의 모드 선택 방법을 나타내고 있다.
소용량 페이지 사이즈 고용량 페이지 사이즈
시스템 A 고속 동작 모드 고속 동작 모드 또는 저소비 전류 모드
시스템 B 고속 동작 모드 또는 저소비 전류 모드 저소비 전류 모드
시스템 A: 피크 전류에 의한 전압 강하가 발생하기 어려운 시스템
시스템 B: 피크 전류에 의한 전압 강하가 발생하기 쉬운 시스템
시스템 A는 큰 컨덴서를 갖기 때문에, 플래시 메모리 내의 피크 전류에 의한 오동작 발생이 어렵다고 하는 특성을 갖는다. 이 시스템 A에 플래시 메모리를 사용하는 경우에는 원칙적으로 플래시 메모리를 고속 동작 모드로 설정한다. 그러나, 기입 소거 또는 판독의 대상이 되는 페이지 사이즈가 큰 경우에는 피크 전류에 의한 시스템 A 전체의 전원 전압 저하의 가능성이 있어, 필요에 따라 플래시 메모리를 저소비 전류 모드로 사용한다.
시스템 B는 작은 컨덴서 밖에 탑재할 수 없기 때문에, 플래시 메모리 내의 피크 전류에 의해 오동작이 발생하기 쉽다고 하는 특성을 갖는다. 이 시스템 B에 플래시 메모리를 사용하는 경우에는 원칙적으로 플래시 메모리를 저소비 전류 모드로 설정한다. 그러나, 기입, 소거 또는 판독의 대상이 되는 페이지 사이즈가 작은 경우에는 피크 전류에 의한 시스템 B 전체의 전원 전압이 쉽게 저하되지는 않기 때문에, 필요에 따라 플래시 메모리를 고속 동작 모드로 사용한다.
단, 제2 예의 목적은 어디까지나, 페이지 사이즈에 상관없이 피크 전류를 항상 확실하게 유지한다는 사실에 주목할 필요가 있다. 즉, 여기서는 제1 예와 제2 예를 조합했기 때문에 페이지 사이즈에 대응하여 고속 동작 모드 또는 저소비 전류 모드가 선택되지만, 여기서 말하고 싶은 것은 예를 들면, 제1 예의 모드 전환 방법을 적용하여 페이지 사이즈에 상관없이 피크 전류를 항상 일정하게 할 수도 있다 라는 것에 있다.
(2) 모드 결정의 회로 예들
모드 결정, 즉, 고속 동작 모드 및 저소비 전류 모드 중의 1개를 선택하기 위한 회로 예들, 또는 비트선의 프리챠지 시간, 승압 회로의 승압 능력, 혹은 기입 시간을 전환하기 위한 회로 예에 대하여 설명한다.
[1] 예 1
도 13은 모드 결정의 예 1을 나타내고 있다.
본 예에서, 플래시 메모리 칩과는 다른 칩, 예를 들면, 마이크로 프로세서로부터의 제어 신호(커맨드)에 기초하여 모드가 결정된다.
제어 신호는 커맨드 인터페이스 회로(12)를 경유하여 스테이트 머신(13)으로 입력된다. 스테이트 머신(13)은 제어 신호를 해독하여 그 결과를 모드 전환 제어 회로(23)에 공급한다. 모드 전환 제어 회로(23)는 스테이트 머신(13)의 출력 신호에 기초하여 모드를 결정한다.
예를 들면, 제어 신호가 고속 동작 모드의 선택을 지시하고 있는 경우에는 모드 전환 제어 회로(23)는 스테이트 머신(13)의 출력 신호에 기초하여, 플래시 메모리의 기능을 고속 동작 모드로 설정한다. 또한, 제어 신호가 저소비 전류 모드를 선택할 것을 지시하고 있는 경우에는 모드 전환 제어 회로(23)는 스테이트 머신(13)의 출력 신호에 기초하여 플래시 메모리의 기능을 저소비 전류 모드로 설정한다.
[2] 예 2∼ 예 4
도 14 내지 도 16은 모드 결정의 예 2∼ 예 4를 나타내고 있다.
이들의 예에서, 플래시 메모리칩 내의 기억 소자에 기억된 데이터에 기초하여 모드를 결정한다.
도 14의 예에서는 메모리 셀 어레이(1)의 일부가 기억 소자로서 사용된다. 즉, 모드 결정을 위한 데이터가 미리 메모리 셀 어레이(1)의 일부에 기억되어, 그 데이터가 모드 전환 제어 회로(23)에 공급된다.
도 15의 예에서는 기억 소자로서 퓨즈 회로(레이저퓨즈)(25A)를 사용하고 있 다. 이 경우, 웨이퍼 프로세스 동안에 모드가 결정된다.
이와는 대조적으로, 도 16의 예에서는 기억 소자로서 퓨즈 회로(전기적) E-퓨즈, 안티퓨즈(25B)를 사용하고 있다. 이 경우, 웨이퍼 프로세스 동안 뿐아니라 어셈블리 공정 또는 패키징 공정 이후에도 모드의 결정이 가능하다.
[3] 예 5
도 17은 모드 결정의 예 5를 나타내고 있다.
본 예에서, 플래시 메모리 칩 외부로부터의 제어 신호를 직접 모드 전환 제어 회로(23)로 입력시켜 모드를 결정한다.
제어 신호는 (마이크로 프로세서 등의) 다른 칩으로부터의 신호에 웨이퍼 프로세스 동안 또는 칩 본딩 동안 그 값이 고정된 신호(전원 전위 Vdd, Vss 등)를 포함한다.
(3) 모드 전환의 회로 예
모드의 전환의 회로 예, 즉, 고속 동작 모드 및 저소비 전류 모드 중의 1개를 실행하기 위한 회로 예 또는 비트선의 프리챠지 시간, 승압 회로의 승압 능력, 혹은 기입 시간을 변경하기 위한 회로 예에 대하여 설명하기로 한다.
[1] 예 1∼ 예 5
도 18 내지 도 22는 모드 전환의 예 1∼ 예 5를 나타내고 있다.
이들의 예에서, 메모리 셀 어레이 내의 비트선에 대한 충전 또는 방전 속도를 제어하는 것에 의해 모드가 전환된다.
예를 들면, 비트선에 대한 충전 또는 방전을 고속으로 행하면 고속으로 기입 소거 또는 판독이 행할 수 있기 때문에 고속 동작 모드로 된다. 이와는 대조적으로, 비트선에 대한 충전 또는 방전을 저속으로 행하면, 피크 전류의 값이 낮게 되기 때문에 저소비 전류 모드로 된다. 저소비 전류 모드에서는 그 성질상 고속 동작 모드보다도 동작 속도가 늦어진다.
도 18의 예에서는 실드 전위 BLCRL을 실드 비트선에 충전하는 속도를 제어한다.
예를 들면, 우수 비트선 BLe를 비선택된 실드 비트선으로 하고, 기수 비트선 BLo를 선택된 비트선으로 하면, EVENBLCU 및 ODDBL이 "H"이고, ODDBLCU 및 EVENBL은 "L"로 된다. 그 결과, 우수 비트선 BLe에는 실드 전위(예를 들면, 전원 전위 Vdd) BLCRL이 충전되고, 기수 비트선 BLo에는 데이터 회로(페이지 버퍼)(2)가 전기적으로 접속된다.
여기서, 예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE는 "H"이 된다. 따라서, N 채널 트랜지스터 T1, T2는 온이 된다. 즉, EVENBLCU는 고속으로 "L"로부터 "H"로 상승하기 때문에, 실드 비트선 BLe은 실드 전위 BLCRL에 의해 고속으로 충전될 수 있다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE는 "L"이 된다. 따라서, N 채널 트랜지스터 Tl, T2는 오프로 된다. 즉, 저소비 전류 모드에 있어서는 고속 동작 모드에 비해 EVENBLCU가 저속으로 "L"로부터 "H"로 상승한다. 그 결과, 실드 비트선 BLe은 실드 전위 BLCRL로 저속으로 충전되어 피크 전류의 값을 낮게 할 수 있다.
도 19의 예에서는 실드 전위 BLCRL을 "L"로부터 "H"로 상승시키는 속도 그자체를 제어하고 있다.
예를 들면, 우수 비트선 BLe를 비선택된 실드 비트선으로 하고, 기수 비트선 BLo를 선택된 비트선으로 한다. 이 때, EVENBLCU 및 ODDBL이 "H"이고, ODDBLCU 및 EVENBL이 "L"이다. 비트선 BLe은 실드 전위 BLCRL로 충전되고, 비트선 BLo에는 데이터 회로(2)가 전기적으로 접속된다.
여기서, 예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE는 "H"이고, 클럭드 인버터(clocked inverter) CI1가 동작 상태가 된다. 따라서, 실드 비트선 BLe는 인버터 I 8 및 클럭드 인버터 CI1에 의해 구동되고 실드 비트선 BLe는 실드 전위 BLCRL로 고속으로 충전된다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE는 "L"이고, 클럭드 인버터 CI1가 비동작(non-active) 상태가 된다. 따라서, 실드 비트선 BLe는 인버터 I8에 의해서만 구동된다. 즉, 저소비 전류 모드에 있어서는 고속 동작 모드에 비해, 실드 비트선 BLe는 저속으로 실드 전위 BLCRL으로 충전됨으로써 피크 전류의 값을 낮게 할 수 있다.
도 20의 예에서는 도 19의 예와 같이, 실드 전위 BLCRL을 "L"로부터 "H"로 상승시키는 속도 그자체를 제어하고 있다.
예를 들면, 우수 비트선 BLe를 비선택된 실드 비트선으로 하고, 기수 비트선 BLo를 선택된 비트선으로 한다. 그러면, EVENBLCU 및 ODDBL이 "H"이고, ODDBLCU 및 EVENBL이 "L"이다. 비트선 BLe는 실드 전위 BLCRL로 충전되고 비트선 BLo에는 데이터 회로(2)가 전기적으로 접속된다.
여기서, 예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)로부터 출력되는 VREF의 값은 1 V (모드1)이고, 이 VREF는 실드 비트선 BLc을 전원 전위 Vdd로 충전하기 위한 P 채널 MOS 트랜지스터 P2의 게이트에 공급된다. 따라서, 이 P 채널 MOS 트랜지스터 P2는 실드 비트선 BLe를 고속으로 충전하게 된다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)로부터 출력되는 VREF의 값은 0.5 V(모드2)이고, 이 VREF는 실드 비트선 BLe를 전원 전위 Vdd로 충전하기 위한 P 채널 MOS 트랜지스터 P2의 게이트에 공급된다. 따라서, 저소비 전류 모드에 있어서는 고속 동작 모드에 비해 P 채널 MOS 트랜지스터 P2는 저속으로 실드 비트선 BLe를 충전하기 때문에, 피크 전류의 값을 낮게 할 수 있다.
도 21의 예에서는 선택된 비트선의 전위를 충전하는 속도를 제어하고 있다.
예를 들면, 우수 비트선 BLe를 비선택된 실드 비트선으로 하고, 기수 비트선 BLo를 선택된 비트선으로 하면, EVENBLCU 및 ODDBL이 "H"이고, ODDBLCU 및 EVENBL이 "L"로 된다. 그 결과, 우수 비트선 BLe에는 실드 전위(예를 들면, 전원 전위 Vdd) BLCRL이 충전되고, 기수 비트선 BLo에는 데이터 회로(페이지 버퍼)(2)가 전기적으로 접속된다.
여기서, 예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE는 "H"이 된다. 따라서, N 채널 트랜지스터 T1, T 2는 온이 된다. 즉, ODDBL은 고속으로, "L"로부터 "H"에 상승하기 때문에, 선택된 비트선 BLe의 전위를 고속으로 충전할 수 있다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE는 "L"이 된다. 따라서, N 채널 트랜지스터 Tl, T2는 오프로 된다. 즉, 저소비 전류 모드에 있어서는 고속 동작 모드에 비해, ODDBL이 저속으로 "L"로부터 "H"로 상승한다. 그 결과, 선택된 비트선 BLo의 전위를 저속으로 충전하여 피크 전류의 값을 낮게 할 수 있다.
도 22의 예에서는 선택된 비트선의 전위를 "L"로부터 "H"에 상승시키는 속도 그 자체를 제어하고 있다.
예를 들면, 우수 비트선 BLe를 비선택된 실드 비트선으로 하고, 기수 비트선 BLo를 선택된 비트선으로 한다. 이 때, EVENBLCU 및 ODDBL이 "H"이고, ODDBLCU 및 EVENBL은 "L"이다. 비트선 BLe에는 실드 전위 BLCRL으로 충전되고, 비트선 BLo에는 데이터 회로(2)가 전기적으로 접속된다.
여기서, 예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)로부터 출력되는 프리차지 신호 BLPRE의 값은 1V (모드1)이고, 이 BLPRE는 비트선 BLo를 프리챠지 전위 VPRE로 프리차지하기 위한 N 채널 MOS 트랜지스터 N6의 게이트에 공급된다. 따라서, 이 N 채널 MOS 트랜지스터 N6은 선택된 비트선 BLo를 고속으로 충전한다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)로부터 출력되는 프리챠지 신호 BLPRE의 값은 0.5 V (모드2)이고, 이 BLPRE는 비트선 BLo를 프리차지 전위 VPRE로 프리차지하기 위한 N 채널 MOS 트랜지스터 N6의 게이트에 공급된다.
따라서, 저소비 전류 모드에 있어서는 고속 동작 모드에 비해, 이 N 채널 MOS 트랜지스터 N6은 선택된 비트선 BLo를 저속으로 충전하기 때문에, 피크 전류의 값을 낮게 할 수 있다.
[2] 예 6
도 23은 모드 전환의 예 6을 나타내고 있다.
본 예에서, 모드의 전환이 데이터 회로 내의 페이지 버퍼 PB의 특성을 제어하는 것에 의해 행해진다.
페이지 버퍼 PB는 P 채널 MOS 트랜지스터 P4, P5, P6, P 7 및 N 채널 MOS 트랜지스터 Na, Nb로 구성된다. 트랜지스터 P6, P7, Na, Nb에 의해, 플립플롭 접속된 2개의 인버터로 이루어지는 래치 회로가 구성되고, 이 래치 회로는 데이터를 일시 기억한다. 페이지 버퍼 PB의 능력을 정하는 기준 전위 VREF는 트랜지스터 P4, P5의 게이트에 입력된다.
또, 페이지 버퍼 PB를 포함하는 데이터 회로의 회로 예들에 대해서는 후술하기로 한다.
이러한 페이지 버퍼 PB에서, 예를 들면, 기준 전위 VREF의 값 또는 전원 전위 Vdd의 값을 제어하는 것에 의해 모드의 전환을 행할 수 있다.
예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)로부터 출력되는 기준 전위 VREF의 값은 0.5 V (모드1)로 설정되고, 이 VREF는 P 채널 MOS 트랜지스터 P4, P5의 게이트에 공급된다. 따라서, 페이지 버퍼 PB가 고속으로 동작하기 때 문에 예를 들면, 기입 데이터의 비트선으로의 전송이나, 판독 데이터의 래치 등의 동작을 고속으로 행하게 된다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)로부터 출력되는 기준 전위 VREF의 값은 1 V (모드2)로 설정되고, 이 VREF는 P 채널 MOS 트랜지스터 P4, P5의 게이트에 공급된다. 따라서, 페이지 버퍼 PB는 저속으로 동작하기 때문에, 예를 들면, 기입 데이터의 비트선으로의 전송이나, 판독 데이터의 래치 등의 동작이 저속으로 행해져, 피크 전류의 값이 낮게 된다.
또, 기준 전위 VREF 대신에 전원 전위 Vdd의 값이 제어됨으로써 모드의 전환을 행할 수도 있다. 즉, 저소비 전류 모드에 있어서의 전원 전위 Vdd의 값을, 고속 동작 모드에 있어서의 전원 전위 Vdd의 값보다도 낮게 설정해도 된다.
[3] 예 7 및 예 8
도 24 및 도 25는 모드 전환의 예 7 및 예 8을 나타내고 있다.
본 예에서, 모드의 전환을 기입, 소거 또는 판독에 필요한 전위를 생성하는 전위 생성 회로 내의 승압 회로의 특성을 제어하는 것에 의해 실행한다.
도 24a 및 24b의 예에서, 2 종류의 링 발진기α, β를 사용하여, 승압 회로(9A-1)를 구동하는 클럭 주파수의 값을 제어하는 것에 의해 모드를 전환한다.
예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE가 "H"가 되기 때문에, 링 발진기α로부터 클럭 신호 C1, C2가 출력되어, 이 클럭 신호 C1, C2가 승압 회로(9A-1)에 공급된다. 여기서, 링 발진기α로부터 출력되는 클럭 신호 C1, C2의 주파수는 링 발진기β로부터 출력되는 그것보다도 높기 때문에, 승압 회로(9A-1)는 고속으로 승압 전위를 생성한다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE가 "L"가 되기 때문에, 링 발진기β로부터 클럭 신호 C1, C2가 출력되어, 이 클럭 신호 C1, C2가 승압 회로(9A-1)에 공급된다. 여기서, 링 발진기β로부터 출력되는 클럭 신호 C1, C2의 주파수는 링 발진기α로부터 출력되는 주파수보다도 낮기 때문에 승압 회로(9A-l)는 저속으로 승압 전위를 생성한다. 이 때문에, 기입 소거 또는 판독 시의 피크 전류의 값을 작게 할 수 있다.
또, 클럭 신호 C1, C2의 주파수 대신에, 예를 들면, 승압 회로(9A-1) 내의 전원 전위 Vdd의 값을 제어하는 것에 의해 모드의 전환을 행할 수도 있다. 즉, 저소비 전류 모드에 있어서의 전원 전위 Vdd의 값을, 고속 동작 모드에 있어서의 전원 전위 Vdd의 값보다도 낮게 설정해도 된다.
도 25의 예에서는 복수(본 예에서는 2개)의 승압 회로(9A-1), (9A-2)를 준비하여, 동작시키는 승압 회로(9A-1), (9A-2)의 수를 제어하는 것에 의해 모드의 전환을 행하고 있다.
예를 들면, 고속 동작 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE가 "H"가 되기 때문에, 클럭 신호 C1, C2로부터 클럭 신호 C1', C2'가 생성된다. 따라서, 승압 회로(9A-1), (9A-2)가 동작하여, 이들 2개의 승압 회로가 승압 전위가 생성하기 때문에 고속으로 승압 정도가 생성된다.
이와는 대조적으로, 예를 들면, 저소비 전류 모드일 때는 모드 전환 제어 회로(23)의 출력 신호 MODE가 "L"가 되기 때문에, 클럭 신호 C1', C2'는 생성되지 않 는다. 따라서, 승압 회로(9A-1)만이 동작하여, 이 승압 회로에 의해서만 승압 전위가 생성되기 때문에 승압 전위를 저속으로 생성한다. 그 결과, 기입, 소거 또는 판독 시의 피크 전류의 값을 작게 할 수 있다.
(4) 소비 전류와 기입 소거 또는 판독 기간과의 관계
본 발명의 제1 예(도 1 참조)에 관하는 플래시 메모리는 고속 동작을 우선한 고속 동작 모드와 피크 전류의 값의 저하를 목적으로 한 저소비 전류 모드를 전환하는 기능을 갖는 점에 특징을 갖고 있다.
도 26 및 도 27에 도시한 바와 같이, 기입, 소거 또는 판독(검증 판독을 포함한다) 동작에 관해서는 그 동작의 개시 시기에 피크 전류가 발생하기 쉽다(도 26의 (a)). 이 피크 전류의 값이 크면 클수록, 시스템 전체의 전원 전위를 저하시켜, 오동작을 야기시킬 가능성이 있다.
그래서, 저소비 전류 모드에서는상술한 바와 같이, 비트선의 충전 또는 방전 시간을 길게하거나, 페이지 버퍼 또는 승압 회로의 동작을 느리게 하기도 하여, 기입, 소거 또는 판독 기간을 길게 하여 피크 전류의 값을 저하시킨다(도 26의 (b)).
또, 예를 들면, 피크 전류의 영향을 받기 어려운 시스템인 경우에는 즉 도 26 및 도 27의(a)에 도시한 바와 같이, 고속 동작을 우선시킨 고속 동작 모드가 행해진다.
또, 도 28 및 도 29에 도시한 바와 같이, 피크 전류가 발생하기 쉬운 기입 소거 또는 판독 기간의 전반을 저소비 전류 모드로 하고, 기입, 소거 또는 판독 기간의 후반에 대해서는 고속 동작 모드로서도 좋다.
즉, 1개의 시스템 내에서 모드를 고정하지 않고, 필요에 따라 자유롭게 모드를 전환하여, 고속 동작과 저소비 전류의 요망을 동시에 만족시킨다.
(5) 메모리 셀 어레이의 구성
도 30은 메모리 셀 어레이의 구성예를 나타내고 있다. 도 31는 도 30에 도시되는 복수의 블록 중의 1개의 블록 BLOCKi를 나타내고 있다.
메모리 셀 어레이(1)는 복수(본 예에서는 1024개)의 블록 BLOCK0∼BL OCKl023로 구성된다. 복수의 블록 BLOCK0∼BLOCKl023은 Y 방향으로 나란히 배열된다. 블록이란 소거의 최소 단위, 즉, 한번에 소거할 수 있는 최소의 메모리 셀 수를 의미한다.
1개의 블록 BLOCKi는 X 방향으로 배열된 복수(본 예에서는 8512개)의 NAND 셀 유닛U로 구성된다. 1개의 NAND 셀 유닛 U는 직렬 접속되는 4개의 메모리 셀 Ml, M2, M3, M4으로 이루어지는 NAND 열과, NAND 열의 일단에 접속되는 선택 게이트 트랜지스터 S1과, NAND 열의 타단에 접속되는 선택 게이트 트랜지스터 S2로 구성된다.
본 예에서는 NAND 열은 4개의 메모리 셀 Ml, M2, M3, M4로 구성되지만, 1개 또는 2개 이상의 메모리 셀로 구성되어 있으며 특히, 4개에 한정되는 것이 아니다.
선택 게이트 트랜지스터 S1는 비트선 BLek 또는 비트선 BLok(k=0, 1, ……4255)에 접속되고, 선택 게이트 트랜지스터 S2는 공통 소스선 C-source에 접속된다.
워드선(컨트롤 게이트선) WL0-i, WL1-i, WL2-i, WL3-i 는 X 방향으로 연장되 고, X 방향의 복수의 메모리 셀에 공통으로 접속된다. 선택 게이트선 SGD-i는 X 방향에 연장되고, X 방향으로 복수의 선택 게이트 트랜지스터 S1에 공통으로 접속된다. 선택 게이트선 SGS-i도 X 방향으로 연장되어, X 방향으로 복수의 선택 게이트 트랜지스터 S2에 공통으로 접속된다.
본 예에서는 기입/판독 동작 시에 있어서, 블록 BLOCKi의 일단측으로부터 복수의 우수(even) 비트선 BLe0, BLel, ……BLe4255과, 그 일단측으로부터 복수의 기수(odd) 비트선 BLo0, BLo1, ……BLo4255은 상호 독립적으로 구동된다. 단, 비트선은 0으로부터 카운트된다.
즉, 하나의 워드선, 예를 들면, 워드선 WL3-i에 접속되는 8512개의 메모리 셀 중, 복수의 우수 비트선 BLe0, BLel, ……BLe4255에 접속된 4256개의 메모리 셀들(삼각으로 도시한다)에 대하여, 동시에 기입/판독 동작이 실행된다. 또한, 워드선 WL3-i에 접속되는 8512개의 메모리 셀들 중, 복수의 기수 비트선 BLo0, BLo1, ……BLo4255에 접속되는 4256개의 메모리 셀들(원으로 도시됨)에 대하여, 동시에 기입/판독 동작이 실행된다.
1 메모리 셀이 1 비트 데이터를 기억하는 경우, 1개의 워드선, 예를 들면, 워드선 WL3-i와 복수의 우수 비트선 BLe0, BLel, ……BLe4255과의 교차점에 위치하는 4256개의 메모리 셀(삼각으로 도시한다)는 페이지라고 불리는 단위를 구성한다. 마찬가지로, 워드선 WL3-i와 복수의 기수 비트선 BLo0, BLo1, … BLo4255과의 교점에 위치하는 4256개의 메모리 셀(원으로 표시됨)도 페이지라고 불리는 단위를 구성한다.
또한, 본 예에서 같이, 1 메모리 셀이 2 비트 데이터를 기억하는 경우, 4256개의 메모리 셀(삼각으로 도시됨)는 2 페이지분의 데이터를 기억하며 4256개의 메모리 셀(원으로 도시됨)도 2 페이지분의 데이터를 기억한다.
(6) 디바이스 구조의 예
[1] 웰 구조의 예
도 32는 NAND 셀형 플래시 메모리의 웰 구조의 예를 도시한다.
p형 실리콘 기판(p-sub)(11-1) 내에, n형 웰 영역(C-n-wel1)(11-2) 및 p형 웰 영역(C-p-wel1)(11-3)으로 구성되는 소위 더블 웰 영역과; n형 웰 영역(n-wel1)(11-4)과; p형 웰 영역(p-wel1)(11-5)이 형성된다.
더블 웰 영역은 메모리 셀 어레이부에 형성되어, n형 웰 영역(11-4) 및 p형 웰 영역(11-5)은 주변 회로부에 형성된다.
메모리 셀은 N-채널 MOS 트랜지스터를 포함하고, p형 웰 영역(11-3) 내에 배치된다. n형 웰 영역(11-2) 및 p형 웰 영역(11-3)은 동 전위로 설정된다.
전원 전압보다도 높은 전압이 인가되는 고전압 n 채널 M0S트랜지스터는 P형 실리콘 기판(p-sub)(11-1) 내에 형성된다. 전원 전압이 인가되는 저전압 p 채널 MOS 트랜지스터는 n형 웰 영역(n-well)(11-4) 내에 형성되고, 전원 전압이 인가되는 저전압 n 채널 M0S트랜지스터는 p형 웰 영역(p-well)(11-5) 내에 형성된다.
[2] 셀 어레이 구조 예
도 33은 NAND 셀형 플래시 메모리의 메모리 셀 어레이부의 Y 방향의 단면 구조의 예를 나타내고 있다.
p형 실리콘 기판(11-1) 내에는 n형 웰 영역(11-2) 및 p형 웰 영역(11-3)으로 구성되는 더블 웰 영역이 형성된다.
직렬 접속된 4개의 메모리 셀 Ml, M2, M3, M4은 p형 웰 영역(11-3) 내에 배치된다. 4개의 메모리 셀 M1, M2, M3, M4은 N 채널 MOS 트랜지스터를 포함하고, 부유 게이트 전극 FG과 컨트롤 게이트 전극 WL0-i, WL1-i, WL2-i, WL3-i로 이루어지는 스택 게이트 구조를 갖는다.
직렬 접속된 4개의 메모리 셀 M1, M2, M3, M4으로 이루어지는 NAND 열의 일단에는 선택 게이트 트랜지스터 S1가 접속되고, 그 타단에는 선택 게이트 트랜지스터 S2가 접속된다. 선택 게이트 트랜지스터 S1 및 S2는 N 채널 MOS 트랜지스터를 포함하고, 메모리 셀 Ml, M2, M3, M4에 근사하는 구조 즉, 이중 구조의 선택 게이트선 SGS-i, SGD-i를 갖는다.
NAND 셀 유닛의 일단, 즉, 선택 게이트 트랜지스터 S1의 확산층(드레인 확산층)(14)은 컨택트 플러그 CB1을 경유하여 제1 메탈 배선층 M0에 접속된다. 또한, 제1 메탈 배선층 M0은 비아 플러그 V1을 경유하여 비트선 BL로서의 제2 메탈 배선층 M1에 접속된다. 비트선 BL은 데이터 회로에 접속된다.
NAND 셀 유닛의 타단, 즉, 선택 게이트 트랜지스터 S2의 확산층(소스 확산층)(15)은 컨택트 플러그 CB2를 경유하여 공통 소스선 C-source로서의 제1 메탈 배선층 M0에 접속된다. 공통 소스선 C-source는 소스 전위 제어 회로에 접속된다.
n형 웰 영역(C-n-wel1)(11-2)은 n형 확산층(16)을 경유하여 C-p-wel1 전위 설정선(18)에 접속되고, p형 웰 영역(C-p-wel1)(11-3)은 p형 확산층(17)을 경유하 여 C-p-웰 전위 설정선(18)에 접속된다. 즉, n형 웰 영역(11-2)과 p형 웰 영역(11-3)은 동 전위로 설정된다. C-p-wel1 전위 설정선(18)은 웰 전위 제어 회로에 접속된다.
또, 부유 게이트 전극 FG, 컨트롤 게이트 전극 WL0-i, WL1-i, WL2-i, WL3-i 및 선택 게이트선 SGS-i, SGD-i는 예를 들면, 불순물을 포함하는 도전성 폴리실리콘로 구성된다. 또한, 제1 및 제2 메탈 배선층 M0, M1은 예를 들면, 알루미늄, 구리, 이들의 합금들로 구성된다.
도 34는 메모리 셀의 X 방향의 단면 구조의 예를 도시하고, 도 35는 선택 게이트 트랜지스터의 X 방향의 단면 구조의 예를 도시한다.
X 방향의 복수의 메모리 셀(FG+ WL)은 STI(Shallow Trench Isolation) 구조의 소자 분리층(19)에 의해서 상호 전기적으로 분리되어 있다. P형 웰 영역(11-3)상에는 매우 얇은 터널 산화막(20)을 경유하여 부유 게이트 전극 FG이 배치된다. 부유 게이트 전극 FG 상에는 ONO(oxide/nitride/oxide)막(21)을 경유하여 컨트롤 게이트 전극 WL이 배치된다.
선택 게이트선 SGS/SGD는 이중 구조로 되어 있다. 하측의 선택 게이트선 SCS/SGD와 상측의 선택 게이트선 SGS/SGD는 메모리 셀 어레이의 단부에서 상호 전기적으로 접속됨과 함께, 메모리 셀 어레이내에서도 상호 일정 간격 예를 들면, 매 512 비트선마다 상호 전기적으로 접속된다.
(7) 일괄 검지 회로의 구성 예
도 36은 일괄 검지 회로의 구성예를 나타내고 있다.
일괄 검지 회로(10)는 검증 판독 후 선택된 모든 메모리 셀에 대하여 기입 또는 소거가 적절히 행하여지는 지 여부를 조사하는 기능을 갖춘다(완료 검지).
본 예에서는 메모리 셀 어레이의 구성과 연관하여 설명한 바와 같이, 기입/판독 동작 시에, 복수의 우수 비트선과 복수의 기수 비트선들이 상호 독립적으로 구동되는 것을 전제로 한다. 이 때문에, 1개의 우수 비트선과 1개의 기수 비트선을 포함하는 2개의 비트선들에 대하여 1개의 서브 데이터 회로가 설치된다.
구체적으로는 8512 비트선들 BLek, BLok (k=0, 1, ……4225)이 존재하기 때문에, 데이터 회로(2)는 4256개의 서브 데이터 회로들로 구성된다. 또, 데이터 회로(2) 내의 서브 데이터 회로들의 구성 예들에 대해서는 후술한다.
본 예에서는 4256개의 서브 데이터 회로들 중, 8개의 서브 데이터 회로들 REGR1-0, REGRl-1, REGRl-2, REGR1-3, REGR2-0, REGR2-1 , REGR2-2, REGR2-3만이 도시되어 있다.
서브 데이터 회로 REGRl-y는 2개의 비트선 BLej+ y, BLoj+ y에 접속됨과 함께, I/O 선쌍 IOj+ y, nIOj+ y에 접속된다. 또한, 서브 데이터 회로 REGR2-y는 2개의 비트선 BLej+ y+ 4 및 BLoj+ y+ 4에 접속됨과 함께, I/O 선쌍 IOj+ y+ 4, nIOj+ y+ 4에 접속된다. 단, y=0, l , 2, 3이다.
제1 내지 제4 서브 데이터 회로 REGRl-0, REGRl-1, REGRl-2 및 RE GRl-3의 출력 노드 RCD1는 공통 접속되고, 그 접속 노드 RCD1는 P 채널 MOS 트랜지스터 TP2의 게이트에 접속된다. 마찬가지로, 제5 내지 제8 서브 데이터 회로 REGR2-0, REGR2-1, REGR2-2, REGR2-3의 출력 노드 RCD2도 공통 접속되고, 그 접속 노드 RCD2 는 P 채널 MOS 트랜지스터 TP3의 게이트에 접속된다.
P 채널 MOS 트랜지스터 TP13, TP14는 완료 검지 시에, 제어 신호 COMHn에 기초하여 노드 RCD1, RCD2를 프리차지하는 기능을 갖춘다. 즉, 제어 신호 COMHn을 "L"로 하고 노드 RCDl, RCD2을 전원 전위 Vdd에 설정한 후, 제어 신호 COMHn을 "L"로 하고 노드 RCD1, RCD2를 부유 상태로 한다. 이 때, P 채널 MOS 트랜지스터 TP2, TP3는 오프 상태가 된다.
N 채널 MOS 트랜지스터 TN15는 완료 검지 시, 노드 NC0M을 접지 전위 Vss로 설정한 후 부유 상태로 하는 기능을 갖춘다. M0S 트랜지스터 TN15는 제어 신호 NCOML에 의해 제어된다.
완료 검지 시, 기입/소거가 충분히 행해지고 있지 않은 메모리 셀에 대응하는 서브 데이터 회로들에 대해 공통 노드 RCD1또는 공통 노드 RCD2의 전위 레벨을 "H"로부터 "L"로 저하시킨다.
따라서, 기입/소거가 충분히 행해지고 있지 않은 메모리 셀이 적어도 1개 존재하는 경우에는 P 채널 MOS 트랜지스터 TP2 또는 P 채널 MOS 트랜지스터 TP3가 온 상태로 되어, 노드 NCOM이 "L"로부터 "H"로 된 다음 FLAG가 "L"가 된다.
한편, 모든 메모리 셀에 대하여, 기입/소거가 충분히 행해지고 있는 경우에는 모든 서브 데이터 회로는 공통 노드 RCDl, RCD2의 전위 레벨을 "H"에 유지한다. 따라서, 노드 NCOM은 "L" 상태로 유지되고, FLAG는 "H"이 된다.
이와 같이, FLAG의 전위 레벨을 검출하는 것에 의해, 선택된 모든 메모리 셀에 대하여, 기입/소거가 적당히 행하여졌는 지 여부를 조사할 수 있다.
본 예에서는 8개의 서브 데이터 회로를 1개에 통합하여, 이들 8개의 서브 데이터 회로마다 완료 검지 즉, FRAG의 전위 레벨의 검출을 행하고 있다.
이와 같이, 메모리 셀들이 8개의 서브 데이터 회로에 대응하는 8 컬럼 단위로 리던던시 회로에 의해 치환되기 때문에 8개의 서브 데이터 회로들을 조합하여 하나로 한다. 즉, 퓨즈 소자를 절단하면, 이들 8개의 서브 데이터 회로에 접속되는 메모리 셀은 항상 비선택 상태가 되고 이것을 대신하여 리던던시 영역의 예비의 메모리 셀이 선택된다.
따라서, 메모리 셀들이 n(n은 자연수)개의 서브 데이터 회로들에 대응하는 n 컬럼 단위로 리던던시 회로에 의해 치환되는 경우에는 n개의 서브 데이터 회로들이 조합하여 1개로 된다.
또한, FRAG는 모든 컬럼들에 적응되는 공통 노드이다. 예를 들면, 데이터 회로(2)가 4256개의 서브 데이터 회로로 구성되는 경우, 8개의 서브 데이터 회로들이 리던던시 대체를 위한 1 단위라면, 도 36에 도시된 바와 같은 532개 회로들이 칩 내에 존재한다. 이들 532개의 회로들은 공통 노드 FRAG에 접속된다.
(8) 데이터 회로의 구성 예
도 37은 데이터 회로 내의 서브 데이터 회로의 구성예를 도시한다.
본 예에서는 데이터 회로는 복수개(예를 들면, 4256개)의 서브 데이터 회로로 구성되고, 각 서브 데이터 회로는 도 37과 같은 구성을 갖고 있다.
서브 데이터 회로 REGR는 3개의 데이터 기억부 PB, LATCH, C1을 갖고 있다. 이들 데이터 기억부 PB, LATCH, C1을 사용하여, 선택된 1개의 메모리 셀에 대하여 2 비트 데이터의 기입 또는 판독 동작을 실행한다.
또한, 1개의 우수 비트선과 1개의 기수 비트선을 포함하는 2개의 비트선들에 대하여 1개의 서브 데이터 회로가 설치된다. 우수 비트선 BLek은 N 채널 MOS 트랜지스터 Nl을 경유하여 서브 데이터 회로 REGR에 접속되고, 기수 비트선 BLok은 N 채널 MOS 트랜지스터 N2를 경유하여 서브 데이터 회로 REGR에 접속된다.
제어 신호 EVENBL이 "H", 제어 신호 ODDBL이 "L"일 때, N 채널 MOS 트랜지스터 N1이 온 상태로 되기 때문에, 우수 비트선 BLek은 서브 데이터 회로 REGR에 전기적으로 접속된다. 또한, 제어 신호 EVENBL이 "L", 제어 신호 ODDBL이 "H"일 때, N 채널 MOS 트랜지스터 N2가 온 상태로 되기 때문에, 기수 비트선 BLok은 서브 데이터 회로 REGR에 전기적으로 접속된다.
또, 제어 신호 EVENBL은 우수 비트선 BLek에 접속되는 MOS 트랜지스터 N1의 게이트에 공통으로 입력되고, 제어 신호 ODDBL은 기수 비트선 BLok에 접속되는 MOS 트랜지스터 N2의 게이트에 공통으로 입력된다.
도 38은 도 37의 서브 데이터 회로의 예를 도시한다.
본 예에서, 도 37에 대응시키는 방식으로, 1 컬럼분(2개의 비트선 BLek 및 BLok에 대응)의 서브 데이터 회로를 도시한다.
서브 데이터 회로 REGR는 3개의 데이터 기억부 PB, LATCH, C1을 갖는다.
데이터 기억부 C1은 공핍 타입 N 채널 MOS 캐패시터를 포함한다. 데이터 기억부 LATCH는 2개의 인버터로 이루어지는 CMOS 플립플롭 회로를 포함하고, 데이터 기억부 PB도 2개의 인버터를 포함하는 플립플롭 회로를 포함한다. 데이터 기억부 PB는 도 23의 페이지 버퍼 PB에 대응한다.
MOS 캐패시터 C1의 일단은 N 채널 MOS 트랜지스터(N5, Nl 및 N2)를 경유하여 비트선 BLek, BLok에 접속되고, 그 타단은 접지점 Vss에 접속된다. MOS 트랜지스터 N5은 비트선 BLel 및 BLok과 서브데이터 회로 REGR와의 전기적 접속/ 절단을 행하는 클램프 트랜지스터이다.
제어 신호 BLCLAMP가 "H"일 때, MOS 트랜지스터 N5는 온 상태로 되고 예를 들면, 우수 비트선 BLek는 MOS 캐패시터 C1의 일단에 전기적으로 접속된다. 이 때, 제어 신호 EVENBL은 "H", 제어 신호 ODDBL은 "L"로 설정되어 있다. 또한, 이 때, 제어 신호 EVENBLCU는 "L", 제어 신호 ODDBL CU는 "H"로 설정되어, 바이어스 전위(예를 들면, 접지 전위) BLCRL이 기수 비트선 BLok에 공급된다.
또한, 기수 비트선 BLok이 MOS 캐패시터 C1의 일단에 전기적으로 접속되는 경우, 제어 신호 EVENBL은 "L", 제어 신호 ODDBL은 "H"로 설정된다. 또한, 이 때, 제어 신호 EVENBLCU는 "H", 제어 신호 ODDBLCU는 "L"로 설정되고, 바이어스 전위(예를 들면, 접지 전위) BLCRL은 우수 비트선 BLek에 공급된다.
바이어스 전위 BLCRL의 공급 방법에 관해서는 이미 설명한 바와 같이 (도 18 내지 도 20), 제어 신호 EVENBLCU, ODDBLCU 또는 바이어스 전위 BLCRL 그 자체를 제어하는 것에 의해, 예를 들면, 고속 동작 모드와 저소비 전류 모드를 전환하는 것이 가능하다.
제어 신호 BLCLAMP가 "L"일 때는 MOS 트랜지스터 N5는 오프 상태로 되기 때문에, 비트선 BLek 및 BLok과 서브 데이터 회로 REGR는 전기적으로 컷 오프된다.
N 채널 MOS 트랜지스터 N6은 MOS 캐패시터 C1의 일단에 접속된다. MOS 트랜지스터 N6은 MOS 캐패시터 C1의 일단을 프리차지 전위 VPRE로 충전하기 위한 소자이다. 제어 신호 BLPRE가 "H"일 때, MOS 캐패시터 C1의 일단은 프리챠지 전위 VPRE로 충전된다.
여기서, 이미 설명한 바와 같이(도 21 및 도 22), 비트선 BLek 및 BLok의 프리챠지에 관해서는 제어 신호 EVENBL, ODDBL 또는 프리챠지 전위 VPRE 그자체를 제어하는 것에 의해, 예를 들면, 고속 동작 모드와 저소비 전류 모드를 전환하는 것이 가능하다.
N 채널 MOS 트랜지스터 N8은 N 채널 MOS 트랜지스터 N7을 경유하여 MOS 캐패시터 C1의 일단에 접속된다. 제어 신호 REG가 "H", 즉, MOS 트랜지스터 N7이 온 상태일 때, MOS 트랜지스터 N8은 그 게이트 레벨(데이터값)에 기초하여 MOS 캐패시터 C1의 일단의 전위를 강제적으로 VREG로 한다.
예를 들면, MOS 트랜지스터 N8의 게이트 레벨이 "H", 즉, 데이터값이 "1"일 때는 제어 신호 REG가 "H"가 되면 MOS 캐패시터 C1의 일단이 강제적으로 VREG로 설정된다. 또한, MOS 트랜지스터 N8의 게이트 레벨이 "L", 즉, 데이터값이 "0''일 때는 MOS 캐패시터 C1의 일단의 전위는 VREG에 영향받는 것은 없다.
데이터 기억부 LATCH 및 PB는 상술된 바와 같이 함께, CMOS 플립플롭 회로들로 구성된다.
스위치 소자로서의 N 채널 MOS 트랜지스터 N10은 데이터 기억부 C1와 데이터 기억부 LATCH 사이에 접속된다. MOS 트랜지스터 N10은 제어 신호 BLC1에 의해 제어되고 데이터 기억부 C1와 데이터 기억부 LATCH 사이에서의 데이터의 전송을 실행하기 위해 사용된다.
스위치 소자로서의 N 채널 MOS 트랜지스터 N9는 NMOS 트랜지스터 N8의 게이트와 데이터 기억부 LATCH 사이에 접속된다. MOS 트랜지스터 N9는 제어 신호 DTG에 의해 제어되어 데이터 기억부 LATCH에 기억된 데이터를 MOS 트랜지스터 N8의 게이트에 전송하기 위해서 사용된다.
데이터 기억부 C1와 데이터 기억부 PB 사이에는 스위치 소자로서의 N 채널 MOS 트랜지스터 N11이 접속된다. MOS 트랜지스터 N11은 제어 신호 BLC2에 의해 제어되고 데이터 기억부 C1와 데이터 기억부 PB 사이에서의 데이터의 전송을 행하기 위해 사용된다.
N 채널 MOS 트랜지스터 N15는 데이터 기억부 PB의 데이터를 리세트하기 위한 소자이다. 예를 들면, 기입 동작시, MOS 트랜지스터 N15는 기입 데이터가 데이터 기억부 PB로 입력하기 전에, 데이터 기억부 PB의 상태 "1"을 유지하는 상태 즉, 노드 NODE를 "H"의 상태로 설정한다.
데이터 기억부 PB는 컬럼 선택 스위치로서의 N 채널 MOS 트랜지스터 N13, N 14을 경유하여 I/O 선들(데이터선들) IO, nIO에 접속된다.
컬럼 어드레스 신호에 의해 선택된 컬럼에서는 컬럼 선택 신호 CSLk (K=0,1, …4255)가 "H"가 되기 때문에, 그 선택된 컬럼 내의 데이터 기억부 PB 와 I/O 선 IO 및 nIO가 전기적으로 접속된다.
또, 데이터 기억부 PB는 도 23의 페이지 버퍼 PB에 상당한다. 즉, 이 데이 터 기억부 PB의 특성을 제어하는 것에 의해, 예를 들면, 고속 동작 모드와 저소비 전류 모드 간을 전환할 수 있다.
N 채널 MOS 트랜지스터 N12은 데이터 기억부 LATCH에 기억된 데이터에 기초하여, 공통 노드 PCD의 레벨을 결정하기 위한 소자이다.
예를 들면, "0" 기입 시, "0"는 데이터 기억부 LATCH에 기억된다. 즉, N 채널 MOS 트랜지스터 N12가 온 상태로 되어 공통 노드 PCD의 레벨을 "L"로 한다. 검증 판독시, 메모리 셀에 깔끔히 "0"가 적절히 기입되어 있으면, 판독 데이터는 "1"일 것이기 때문에 "1"은 데이터 기억부 PB에 기억된다. 즉, N 채널 MOS 트랜지스터 N12는 오프 상태로 되어 공통 노드 PCD의 레벨을 "H"로 한다.
상술한 설명에 있어서는 데이터에 관해서는 "0"과 "1"이 존재하고, 노드의 레벨에 관해서는 "L"과 "H''가 존재하지만, 양자의 관계는 "0"이 "L"에 상당하고, "1"이 "H"에 상당한다.
또한, 본 예에서는 1 컬럼 내에 2개의 비트선 BLek, BLok이 배치되고, 1개의 서브 데이터 회로가 이 2개의 비트선 BLek 및 BLok에 접속된다. 이와 같이, 1 개의 서브 데이터 회로에 2개의 비트선 BLek, BLok을 접속하는 이유는 (1) 판독 시상호 인접하는 비트선들 사이에 용량 결합에 의한 노이즈가 발생하는 것을 방지하고(실드 비트선 판독 기술을 채용), (2) 데이터 회로의 수를 줄여 칩 면적의 축소를 도모하는 등의 목적을 달성한다.
(9) 워드선 제어 회로의 구성예
도 39는 워드선 제어 회로의 구성예를 나타내고 있다.
메모리 셀 어레이(1)는 Y 방향으로 배치된 복수개의 메모리 셀 블록들로 구성된다. 각각의 메모리 셀 블록은 X 방향으로 배치된 복수의 NAND 셀 유닛을 갖는다. 메모리 셀 어레이와 NAND 셀 유닛의 회로 예들은 도 31에 도시된 바와 같다.
단, 본 예에서는 1 블록 내의 워드선 WLl, …WL16의 수를 16으로 전제하고 있어, 상술의 예(도 31)와 다르다. 그러나, 이 점은 특히 중요한 점은 아니므로 계속하여 설명하기로 한다.
본 예에서는 1개의 메모리 셀 블록에 대응하여 1개의 로우 어드레스 디코더와 1개의 워드선 드라이버가 설치된다.
예를 들면, 제1 메모리 셀 블록 내의 워드선 WLl, …WL16 및 선택 게이트선 SGl, SG2는 제1 워드선 드라이버 RMAIN1에 접속되어, 제1 워드선 드라이버 RMAIN1는 제1 메모리 셀 블록의 선택/ 비선택 여부를 결정하는 제1 어드레스 디코더 RADD1의 출력 신호(디코드 결과)를 받는다.
이와 같이, 제 i (i=1, 2,‥·)의 메모리 셀 블록 내의 워드선 WLl, …W L 16 및 선택 게이트선 SGl, SG2은 i번째 워드선 드라이버 RMAINi에 접속되고, i번째 워드선 드라이버 RMAINi는 i번째 메모리 셀 블록을 선택할지 여부를 판정하는 i번째 로우 어드레스 디코더 RADDi의 출력 신호(디코드 결과)를 받는다.
여기서, 본 예에서는 워드선 드라이버를 메모리 셀 어레이(1)의 양측(X 방향의 2개의 단부)에 배치하고 있다.
구체적으로는 기수 메모리 셀 어레이 블록들에 대응하는 워드선 드라이버 RMAINl, RNlAIN3,…은 메모리 셀 어레이(1)의 X 방향의 2개의 단부 중의 한쪽( 좌 측)에 배치되고, 우수 메모리 셀 어레이 블록에 대응하는 워드선 드라이버 RMAIN2, RNlAIN4,…는 메모리 셀 어레이(1)의 X 방향의 2개의 단부 중의 다른 쪽(우측) 에 배치된다.
이와 같이, 워드선 드라이버 RMAINi를 메모리 셀 어레이(1)의 양단에 배치하는 것에 의해, 워드선 드라이버 RMAINi의 설계를 쉽게 하게 된다(또는 좀더 자유롭게 레이아웃한다). 즉, 본 예의 경우, 1개의 워드선 드라이버는 Y 방향으로 2개의 메모리 셀 블록들의 레이아웃 스페이스를 확보할 수 있다.
또한, 1개의 메모리 셀 블록 내의 워드선 WLl, … WL16 및 선택 게이트선 SGl, SG2은 이 메모리 셀 블록에 대응하는 워드선 드라이버에 의해 항상, 메모리 셀 어레이(1)의 한쪽 측(또는 다른 쪽측)으로부터 구동되기 때문에, 선택된 블록 내의 소정의 1개의 NAND 셀 유닛 내의 메모리 셀들 및 선택 트랜지스터들에 관하여 구동 신호를 공급하는 데 타이밍의 어긋남은 발생하지 않는다.
한편, 로우 어드레스 디코더 RADDi (i=1, 2, …)는 메모리 셀 어레이(1)의 X 방향으로 2개의 단부들 중의 한쪽(편측)에만 배치된다. 이 경우, 로우 어드레스 신호를 로우 어드레스 디코더 RADDi에 공급하기 위한 신호선(어드레스 버스)를 메모리 셀 어레이(1)의 편측에만 배치할 수 있기 때문에, 어드레스 버스의 면적을 감소시킬 수 있고 결과로서, 칩 면적 감소에 공헌할 수 있다.
즉, 임시로(만일), 워드선 드라이버 RMAINi와 같이, 로우 어드레스 디코더 RAD Di를, 메모리 셀 어레이(1)의 X 방향의 2개의 단부들에 각각 배치하면, 어드레스 버스에 대해서도 메모리 셀 어레이(1)의 X 방향의 2개의 단부의 각각에 배치될 필요가 있어 칩 면적의 축소에 관해서는 불리하여 진다.
로우 어드레스 디코더 RADDi를, 메모리 셀 어레이(1)의 X 방향의 2개의 단부 중의 한쪽에만 배치한 결과, 본 예에서는 신호선(22)이 메모리 셀 어레이(1) 상에 배치된다. 신호선(22)은 우수 메모리 셀 어레이 블록에 대응하는 로우 어드레스 디코더 RADD2, RADD4, …의 출력 신호(디코드 결과) RDECADS를, 워드선 드라이버 RMAIN2, RMAIN4, …에 공급하기 위해서 사용된다.
이 신호선(22)에는 통상 동작 시에 신호 RDECADS가 전송된다. 따라서, 통상 동작 시, 이 신호선(22)의 전위가 메모리 셀의 동작에 악영향을 끼치지 않도록 할 필요가 있다. 또, 신호선(22)의 전위가 메모리 셀의 동작에 악영향을 끼치지 않는 것 같은 로우 어드레스 디코더 RADDi 및 워드선 드라이버 RMAINi에 대해서는 후술한다.
전위 발생 회로(9A)는 승압 회로(차지 펌프 회로)를 갖고 예를 들면, 기입 동작 시에 사용하는 기입 전위 Vpgm이나 전송 전위 Vpass를 생성한다.
승압 회로로서는 본 발명의 예에 따른 플래시 메모리의 특성인 모드의 전환을 행하기 위해서, 예를 들면, 도 24a, 도 24b 및 도 25에 도시한 바와 같은 것이 이용된다.
전위 발생 회로(9A)는 전환 회로(9B)에 접속된다. 전환 회로(9B)는 기입 전위 Vpgm, 전송 전위 Vpass, 칩내 전원 전위 Vdd, 접지 전위 Vss등의 전위를, 워드선 WLl, WL16에 대응하는 신호선 CGl, …CG16에 분류한다.
신호선 CG1, …CG16은 워드선 드라이버 RMAINi에 접속된다. 즉, 신호선 CGl, …CG16은 워드선 드라이버 RMAINi 내의 전위 전송용 트랜지스터 HNt, HNt2, …HNt16 (후술한다)를 경유하여 워드선 WLl, …WL16에 접속된다.
(10) 로우 어드레스 디코더 및 워드선 드라이버의 회로 예들
본 발명의 예에 따른 플래시 메모리는 로우 어드레스 디코더 및 워드선 드라이버의 특성을 제어하는 것에 의해 모드의 전환이 가능하다. 여기서는 로우 어드레스 디코더 및 워드선 드라이버가 일반적인 구성 예에 대하여 설명한다.
도 40은 기수 메모리 셀 블록에 대응하여 설치되는 로우 어드레스 디코더의 주요부를 나타내고 있다.
이 로우 어드레스 디코더 RADD1는 정확하게는 블록 디코더로서 기능한다. 즉, 예를 들면, 제1 메모리 셀 블록이 선택될 때 로우 어드레스 신호 AROWi, …AROWj의 전부가 "H"이고, 출력 신호 RDECAD가 "H"이다.
도 41은 기수 메모리 셀 블록에 대응하여 설치되는 워드선 드라이버의 주요부를 나타내고 있다.
워드선 드라이버 RMAIN1의 주된 구성 요소는 고전압 스위칭 회로(26)와 전송용 MOS 트랜지스터(HN5, HN6, HNtl, …HNt16)이다.
고전압 전환 회로(26)는 MOS 캐패시터 DHN4 및 MOS 트랜지스터 IHN1로 이루어지는 제1 승압 유닛과, MOS 캐패시터 DHN5 및 MOS 트랜지스터 IHN2로 이루어지는 제2 승압 유닛을 구비한다.
MOS 트랜지스터 HN3의 게이트는 MOS 트랜지스터 IHNl 및 IHN2의 접속 노드 B에 접속된다. 이 경우, MOS 트랜지스터 HN3의 게이트와 소스의 전위 레벨이 역상 을 유지하면서 클럭 신호 Owc에 동기하여, 점차로 각 노드 A, B, Transfer G1의 전위를 증가시킴으로써 승압 효율이 향상한다.
고전압 스위칭 회로(26)는 로우 어드레스 디코더 RADD1의 출력 신호 RDEC AD가 "H"일 때, 동작 상태가 된다. 즉, 출력 신호 RDECAD가 "H"일 때, NAND 회로 NAND1의 출력 신호는 클럭 신호 Owc와 역상의 클럭 신호로 된다. NAND 회로 NAND1의 출력 신호는 MOS 캐패시터 DHN4, DHN5의 일단에 인가된다.
그 결과, 전송용 MOS 트랜지스터 HN5, HN6, HNt1, …HNt16의 게이트들에 승압 전위가 인가되고, 전송용 MOS 트랜지스터 HN5, HN6, HNt1, …HNt16은 온 상태가 된다.
로우 어드레스 디코더 RADD1의 출력 신호 RDECAD가 "H"일 때, MOS 트랜지스터 HN7, HN8은 오프 상태가 된다. 이 때, 신호선 SGD 및 SGS는 예를 들면, 칩 내(in-chip) 전원 전위 Vdd이고, Vdd는 전송용 MOS 트랜지스터 HN5 및 HN6을 경유하여 선택 게이트선 SGl, SG2에 공급된다.
또한, 신호선 CG1, CG2, …CG16은 전환 회로(9B) (도 1 참조)에 의해 각각 동작 모드에 대응하여 소정의 전위들로 설정된다. 그리고, 신호선 CGl, CG2, …CG16의 전위는 전송용 MOS 트랜지스터 HNt1, …HNt16을 경유하여 워드선 WL1, WL2,‥·WL16에 공급된다.
도 42는 우수 메모리 셀 블록에 대응하여 설치되는 로우 어드레스 디코더의 주요부를 나타내고 있다.
로우 어드레스 디코더 RADD2는 도 40의 로우 어드레스 디코더 RADD1와 동일 한 회로를 포함하고 있다. 즉, 파선 X1로 둘러싼 부분의 회로는 도 40의 로우 어드레스 디코더 RADD1와 동일하다. 도 42에 있어서 도 40와 동일한 부분에는 동일한 부호가 붙여 있다.
이 로우 어드레스 디코더 RADD2는 인버터 I4, 클럭드 인버터 CINV3, CINV4 및 공핍형 고전압 N-채널 MOS 트랜지스터 DHN6, DHN7을 갖고 있다.
클럭드 인버터 CINV4는 소거 시에, 선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS (도 39의 신호선(22)의 전위)를 접지 전위 Vss로 하고, 비선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS를 칩내 전원 전위 Vdd로 하는 기능을 갖춘다.
MOS 트랜지스터 DHN6는 후술하는 도 43의 트랜지스터 DHN9와 같이, 신호선(22)(도 39 참조)를 부유 상태로 하는 기능을 갖춘다.
소거시, 선택된 메모리 셀 블록에서는 신호 RDECADS1는 "H (Vdd)"이고, 비선택된 메모리 셀 블록에서는 신호 RDECADS1는 "L (Vss)"로 된다.
만일, 이 신호 RDECADS1을 메모리 셀 어레이 상의 신호선(22) (도 39 참조) 에 공급하면, 비선택된 메모리 셀 블록에서는 메모리 셀 어레이 상의 신호선(22) (도 39 참조)이 "L (Vss) "로 된다.
이 경우, 셀 웰과 워드선의 용량 커플링에 의해 셀 웰에 소거 전위 Vera를 공급했을 때에, 비선택된 메모리 셀 블록 내의 워드선의 전위를 상승시키려는 시도가 이루어진다면, 접지 전위 Vss인 신호선(22) (도 39)의 영향에 의해 워드선의 전위가 충분히 상승하지 않게 된다.
본 예에서는 클럭드 인버터 CINV4를 설치하여 있기 때문에, 소거시, 선택된 메모리 셀 블록에서는 출력 신호 RDECADS는 "L(Vss)"이고, 비선택된 메모리 셀 블록에서는 신호 RDECADS는 "H(Vdd)"로 된다.
즉, 비선택된 메모리 셀 블록에서는 메모리 셀 어레이 상의 신호선(22)(도 39 참조)는 "H(Vdd)"이고, 또한, MOS 트랜지스터 DHN6와 MOS 트랜지스터 DHN9 (도 43)의 차단에 의해 부유 상태가 된다.
따라서, 셀 웰과 워드선의 용량 커플링에 의해, 비선택된 메모리 셀 블록 내의 워드선의 전위를 상승시키는 경우, 칩내 전원 전위 Vdd 인 신호선(22) (도 39)의 영향은 적어져, 워드선의 전위가 충분히 상승한다.
도 43은 우수 메모리 셀 블록에 대응하여 설치되는 워드선 드라이버의 주요부를 나타내고 있다.
워드선 드라이버 RMAIN2의 주된 구성 요소 중, 고전압 스위치 회로(26)와 전송용 MOS 트랜지스터 HN5, HN6, HNtl, …HNt16에 관해서는 도 41에 도시하는 워드선 드라이버 RMAIN1와 동일하다. 즉, 파선 X2로 둘러싼 부분의 회로들은 도 41의 로우 어드레스 디코더 RADD1의 회로들과 거의 동일하다. 또한, 도 43에 있어서 도 41와 동일한 부분에는 동일한 부호를 붙이고 있다.
워드선 드라이버 RMAIN2는 클럭드 인버터 CINV5, CINV6, CINV7, 공핍형 고전압 N 채널 MOS 트랜지스터 DHN8, DHN9 및 향상형 P-채널 MOS 트랜지스터 TP6 및 TP7을 갖고 있다.
클럭드 인버터 CINV7은 소거 시에, 선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS(도 39의 신호선(22)의 전위)를 접지 전위 Vss로부터 칩 내 전원 전위 Vdd로 복귀시키고, 비선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS를 칩내 전원 전위 Vdd에서 접지 전위 Vss로 복귀시킨 다음, 파선 X2 내의 회로들에 신호 RDECADS2로서 공급하는 기능을 갖춘다.
MOS 트랜지스터 DHN9는 도 42의 트랜지스터 DHN6와 같이, 신호선(22) (도 39 참조)를 부유 상태로 하는 기능을 갖춘다.
이와 같이, 도 42의 로우 어드레스 디코더 RADD2 내의 클럭드 인버터 CINV3, CINV4 및 공핍형 고전압 N-채널 MOS 트랜지스터 DHN6 및 DHN7와, 도 43의 워드선 드라이버 RMAIN2 내의 클럭드 인버터 CINV5, CINV6, CINV7, 공핍형 고전압 N 채널 MOS 트랜지스터 DHN8, DHN9 및 향상형 P-채널 MOS 트랜지스터 TP6, TP7가 동일한 목적을 달성하기 위해서 쌍으로 사용된다.
또, 도 40 내지 도 43에서는 이들의 회로에 전원 전위로서 Vdd (외부 전원 전위 Vcc보다도 낮은 칩 내 전원 전위를 공급했지만, 이것을 대신하여 예를 들면, 외부 전원 전위 Vcc를 공급해도 된다.
(11) 신호선(22)의 전위 레벨에 관하여
다음에, 각 동작 모드에 있어서, 신호선(22) (도 39 참조)의 전위 레벨이 어떻게 될까에 대하여 설명한다. 또, 여기서는 신호선(22)의 전위 레벨에 대해서만 설명함을 주지하기 바란다.
본 예에서는 신호선(22) (도 39)은 우수 메모리 셀 블록에 대응하는 로우 어 드레스 디코더(도 42)와 워드선 드라이버(도 43)를 접속한다. 따라서, 도 42 및 도 43을 참조하면서, 신호선(22) (도 39)을 통해 전해지는 워드선 드라이버 선택 신호 RDECADS의 전위 레벨에 대하여 설명하기로 한다.
로우 어드레스 디코더 RADD2의 출력 신호 RDECADS의 전위 레벨은 동작 모드에 의해서 서로 다르다.
소거 동작 이외의 동작들(기입, 판독, 검증 판독)에서는 ROWERASE(1B), ROWPROG1, ROWERASE2B, ROWERASE3n, ROWGATE를, 각각 전원 전위 Vdd (외부 전원 전위 Vcc보다도 낮은 칩내 전원 전위. 단, 외부 전원 전위 Vcc라도 좋다.)로 설정하여, ROWERASE1, ROWPROGl B, ROWERASE2를 각각 접지 전위 Vss로 설정한다.
이 때, 클럭드 인버터 CINV3, CINV5, CINV6가 동작 상태가 되고, 클럭드 인버터 CINV4, CINV7은 비 동작 상태가 된다. 또한, MOS 트랜지스터 TP6는 오프 상태가 된다.
선택된 메모리 셀 블록에서는 파선 X1으로 둘러싼 부분의 출력 신호 RDECADS1는 "H" 즉, 칩내 전원 전위 Vdd가 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS도 "H" 즉, 칩내 전원 전위 Vdd가 된다.
한편, 비선택된 메모리 셀 블록에서는 파선 X1로 둘러싼 부분의 출력 신호 RDECADS1는 "L" 즉, 접지 전위 Vss가 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS도 "L" 즉, 접지 전위 Vss가 된다.
따라서, 소거 동작 이외의 동작들에서는 비선택된 메모리 셀 블록 내의 메모리 셀 어레이상에 배치되는 신호선(22) (도 39 참조)는 접지 전위 Vss이고, 비선택 된 메모리 셀 블록 내의 선택 게이트선 SGl 및 SG2 또한 접지 전위 Vss로 되고, 이들의 신호선(22), SGl, SG2은 비트선과 워드선 사이의 실드선으로서 기능한다. 결과로서, 비트선을 전해지는 데이터에 발생하는 커플링 노이즈를 저감할 수 있다.
소거 동작에서는 ROWERASElB, ROWPROG1, ROWERASE2B, ROWERASE3n, ROWGATE를 각각 접지 전위 Vss로 설정하고, ROWERASE1, ROWPROGlB, ROWERASE2를 각각 칩 내 전원 전위 Vdd (전원 전위 Vcc라도 좋다.)로 설정한다.
이 때, 클럭드 인버터 CINV4, CINV7가 동작 상태가 되고, 클럭드 인버터 CINV3, CINV5, CINV6는 비 동작 상태로 된다. 또한, MOS 트랜지스터 TP6는 온 상태로 된다.
선택된 메모리 셀 블록에서는 파선 X1로 둘러싼 부분의 출력 신호 RDECADS1는 "H" 즉, 칩 내 전원 전위 Vdd가 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS는 "L" 즉, 접지 전위 Vss가 된다.
한편, 비선택된 메모리 셀 블록에서는 파선 X1로 둘러싼 부분의 출력 신호 RDECADS1는 "L" 즉, 접지 전위 Vss가 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS는 "H" 즉, 칩 내 전원 전위 Vdd가 된다.
또한, ROWGATE가 접지 전위 Vss 이기때문에, 비선택된 메모리 셀 블록 내의 신호선(22) (도 39 참조)는 그 전위(RDECADS의 전위)가 1∼1.5 V 정도가 되면, MOS 트랜지스터 DHN6, DHN9를 차단하는 것에 의해 부유 상태로 된다.
이와 같이, 소거 동작에서는 비선택된 메모리 셀 블록 내의 메모리 셀 어레이상에 배치되는 신호선(22) (도 39 참조)는 1∼1.5 V에서 또한, 부유 상태로 된 다. 즉, 셀 웰에 소거 전위 Vera를 공급했을 때에, 신호선(22) (도 39)의 전위도, 워드선과 같이 용량 커플링에 의해 상승하기 때문에, 신호선(22) (도 39) 이 워드선의 전위 상승을 억제하지는 않는다.
따라서, 셀 웰에 소거 전위 Vera를 공급한 때에, 셀 웰과 워드선의 사이의 용량 커플링에 의해, 비선택된 메모리 셀 블록 내의 워드선의 전위가 쉽게 상승해야 된다고 하는 효과를 얻을 수 있다.
또한, 이것에 수반하여, 비선택된 메모리 셀 블록 내의 메모리 셀의 터널 산화막에 큰 전계가 걸리는 일이 없기 때문, 비선택된 메모리 셀 블록에 있어서의 오소거를 방지할 수 있다.
그런데, 도 42의 파선 X1 내의 퓨즈 소자(도 40의 퓨즈 소자도 동일한)은 그 퓨즈 소자(로우 어드레스 디코더)에 대응하는 메모리 셀 블록을 사용자용의 통상의 메모리 영역으로서 사용되는 경우에는 절단되지 않는다.
그러나, 그 퓨즈 소자(로우 어드레스 디코더)에 대응하는 메모리 셀 블록이 예를 들면 디바이스 코드를 기억하는 ROM-BLOCK 영역으로 하는 경우에는 그 퓨즈 소자가 절단됨으로써 사용자가 ROM-BLOCK 영역에서 자유롭게, 기입/소거를 행할 수 없다.
이 ROM-BLOCK 영역은 이하의 의의가 있다.
최근, NAND-구조 플래시 메모리는 여러가지 전자 기기들의 메모리들에 사용되어 있다. 그러나, 전화 통신에 의해 음악 정보를 기억하기 위한 메모리 등, NAND-구조 플래시 메모리는 저작권에 관한 데이터의 메모리로서 사용되는 경우가 있다.
그래서, NAND-구조 플래시 메모리에는 부정 복사를 방지하기 위해서 칩의 번호 즉, 디바이스 코드가 기억된다.
이 디바이스 코드는 개개의 NAND-구조 플래시 메모리에 고유한 것이지만, 사용자가 이 디바이스 코드를 자유롭게 재기입할 수 있다면 디바이스 코드의 본래의 목적을 달성할 수 없다.
이러한 이유로 디바이스 코드는 제품의 출하 전에, NAND-구조 플래시 메모리의 ROM-BLOCK 영역에 기입되어, ROM-BLOCK 영역에 대해서는 사용자가 기입/소거를 행해라 않도록 하고 있다. 즉, ROM-BLOCK 영역이 되는 메모리 셀 블록에서는 퓨즈 소자가 절단된다.
따라서, 예를 들면, 정보 제공측의 NAND-구조 플래시 메모리로부터 정보 수취측의 NAND-구조 플래시 메모리에 음악 정보를 복사하려고 하는 경우, 정보 제공측의 NAND-구조 플래시 메모리로부터 디바이스 코드를 판독하고, 이것이 정보 수취측의 NAND-구조 플래시 메모리의 디바이스 코드와 다른 경우에는 복사가 불가하다.
퓨즈 소자는 ROM-BLOCK 영역이 되는 메모리 셀 블록에 디바이스 코드를 프로그램한 직후에 절단한다.
만일, 퓨즈 소자를 절단하지 않는 상태에서 출하 전 시험을 행하면, 이 시험으로, 디바이스 코드가 소거되기 때문이다.
즉, 출하 전 시험에서는 시험 시간의 단축를 위해, 모든 블록을 동시에 선택하여 기입/소거를 행한다. 즉, 모든 로우 어드레스 신호 AROWi, …AROWj가 "H"가 되기 때문에, 퓨즈 소자가 절단되어 있지 않으면, CMD ROMBA가 "L"이더라도 RDECADS1가 "H"(도 40에서는 RDECAD가 "H")이고, ROM-BLOCK 영역이 되는 메모리 셀 블록이 선택된다.
한편, 출하 전 시험에 있어서, 모든 로우 어드레스 신호 AROWi, …AROWj가 "H"이더라도, 퓨즈 소자가 절단되어 있으면 CMD ROMBA가 "L"이기때문에, RDECADS1가 "L"(도 40에서는 RDECAD가 "L")이고, ROM-BLOCK 영역이 되는 메모리 셀 블록은 선택되지 않는다.
퓨즈 소자를 절단해도, ROM-BLOCK 영역에 기억된 디바이스 코드를 판독할 필요가 있다.
ROM-BLOCK 영역에 대한 데이터 판독은 CMD ROMBA를 "H"로 하는 것에 의해달성할 수 있다. 즉, CMD ROMBA가 "H"이고, ROM-BLOCK 영역 내의 AROVVi, …AROWj가 "H"이면, ROM-BLOCK 영역이 되는 메모리 셀 블록이 선택된다.
또한, 퓨즈 소자를 절단된 후에라도 특수한 커맨드를 입력함으로써 CMD ROMBA 및 ROM-BLOCK 영역 내의 AROWi, …AROWj를 "H"로 하는 것에 의해, ROM-BLOCK 영역 내의 데이터를 재기입하는 것이 가능하다. 이 경우에는 CMD ROMBA를 "H"로 하는 커맨드는 일반의 사용자들에게는 비공개로 함으로써 ROM-BLOCK 영역 내의 데이터가 부정하게 재기입되지 않도록 한다.
또, 본 예에서는 ROM-BLOCK 영역의 퓨즈를 절단하는 경우를 설명했지만, 도 40의 퓨즈나 도 42의 파선 X1 내의 퓨즈는 또한, 메모리 셀 블록이 불량 블록인 경우에도 절단된다. 이 경우, 이 불량 블록은 리던던시 회로에 의해 예비 블록으로 치환된다.
3. 기본 동작의 설명
이하에서는 기입 및 판독 등의 동작 모드들에 있어서의 본 발명의 예에 따른 플래시 메모리 (도 1)의 주요부 특히, 데이터 회로(도 38)의 동작에 대하여 상세히 설명한다.
동작을 설명하기 전에, 우선, 메모리 셀의 임계 전압과 기입/ 판독 방법의 일례에 대하여 간단히 설명한다.
(1) 메모리 셀의 임계값 전압과 기입/ 판독 방법
도 44는 4치 NAND-구조 플래시 메모리의 메모리 셀의 임계 전압(Vth)의 분포를 나타내고 있다.
1개의 메모리 셀에는 2 비트 데이터(4치 데이터)가 기억된다. 본 예에서는상술한 바와 같이, 2 비트 데이터를 "1 1", "1 0", "0 1", "0 0"로 한다. 2 비트 데이터 중의 1 비트는 논리 하위 페이지 데이터(아웃라인만 사각인 것으로 도시한다)로서 또한, 다른 1 비트는 논리 상위 페이지 데이터(원으로 도시한다)로서 동일한 메모리 셀에 기억된다.
2 비트 데이터("1 1", "1 0", "0 1", "0 0")와 메모리 셀의 임계값 전압과의 관계는 도 44에 도시하는 관계가 된다.
"1 1"는 소거 상태를 나타낸다. 소거 상태에서는 논리 하위 페이지 데이터의 값 및 논리 상위 페이지 데이터의 값이 둘다 "1"로 되어있다. 소거 상태의 메모리 셀은 마이너스의 임계값 전압 Vth를 갖는다.
"1 0", "0 1", "0 0"는 기입 상태이다. 기입 상태의 메모리 셀은 정(플러스)의 임계 전압 Vth를 갖는다. 또한, 기입 상태에서 "1 0" 상태는 최저 임계 전압을 갖고, "0 0" 상태는 최고 임계값 전압을 갖고, "0 1" 상태는 "1 0" 상태와 "0 0" 상태의 사이의 임계값 전압을 갖는다.
2 비트 데이터는 상술된 바와 같이, 논리 하위 페이지 데이터와 논리 상위 페이지 데이터로 이루어져, 2회의 기입 동작에 의해, 메모리 셀에 기입된다.
우선, 논리 하위 페이지 데이터가 기입된다.
당초, 모든 메모리 셀은 소거 상태 즉, "1 1" 상태에 있다. 이 후, 도 45에 도시한 바와 같이, 논리 하위 페이지 데이터의 기입을 행하면, 메모리 셀의 임계값 전압 Vth의 분포는 기입 데이터(논리 하위 페이지 데이터)의 값("1", "0")에 대응하여 2개로 나누어진다.
즉, 논리 하위 페이지 데이터가 "1"인 경우에는 비트선을 "H"로 함으로써(워드선은 기입 전위로 됨), 메모리 셀의 터널 산화막에 고전계가 걸리지 않도록 하여, 메모리 셀의 임계값 전압 Vth의 상승을 방지한다. 그 결과, 메모리 셀은 소거 상태("l1" 상태)를 유지한다(논리 하위 페이지 데이터 "1"의 기입).
한편, 논리 하위 페이지 데이터가 "0"이라면, 비트선을 "L"로 하는 것으로(워드선은 기입 전위로 됨), 메모리 셀의 터널 산화막에 고전계를 인가하여, 부유 게이트 전극에 전자들이 주입되어, 메모리 셀의 임계 전압 Vth를 소정량만 상승시킨다. 그 결과, 메모리 셀은 기입 상태("1 0" 상태)로 변화한다. 논리 하위 페이지 데이터 "0"가 기입됨).
이 후, 논리 상위 페이지 데이터의 기입이 행해진다.
논리 상위 페이지 데이터의 기입은 칩의 외부로부터 입력되는 기입 데이터(즉, 논리 상위 페이지 데이터)와, 이미 메모리 셀 내에 기입된 논리 하위 페이지 데이터에 기초하여 행해진다.
또, 논리 하위 페이지 데이터에 대해서는 논리 상위 페이지 데이터가 기입되기 전에, 메모리 셀에서 데이터 회로로 논리 하위 페이지 데이터를 판독하고, 보유한다(내부 데이터 로드(Internal data load)).
도 46에 도시한 바와 같이, 논리 상위 페이지 데이터가 "1"인 경우에는 비트선을 "H"로 하는 것으로(워드선은 기입 전위), 메모리 셀의 터널 산화막에 고전계가 걸리지 않도록 함으로써 메모리 셀의 임계값 전압 Vth의 상승을 방지한다. 그 결과, 논리 하위 페이지 데이터가 "1"인 "1 1" 상태(소거 상태)의 메모리 셀은 "1 1" 상태를 그대로 유지한다(논리 상위 페이지 데이터 "1"의 기입). 또한, 논리 하위 페이지 데이터가 "0"인 "1 0" 상태의 메모리 셀은 "1 0" 상태를 그대로 유지하는 (논리 상위 페이지 데이터 "1"의 기입).
한편, 도 46에 도시한 바와 같이, 논리 상위 페이지 데이터가 "0"인 경우에는 비트선을 "L"로 하는 것으로, 메모리 셀의 터널 산화막에 고전계를 인가하여, 부유 게이트 전극에 전자들을 주입함으로써 메모리 셀의 임계값 전압 Vth를 소정량만 상승시킨다. 그 결과, 논리 하위 페이지 데이터가 "1"인 "1 1" 상태(소거 상태)의 메모리 셀은 "0 1" 상태로 변화한다(논리 상위 페이지 데이터 "0"의 기입). 또한, 논리 하위 페이지 데이터가 "0"인 "1 0" 상태의 메모리 셀은 "0 0" 상태로 변화한다(논리 상위 페이지 데이터 "0"가 기입됨).
즉, 본 예에서는 논리 하위 페이지 데이터가 "1", 논리 상위 페이지 데이터가 "1"일 때, "1 1"가 메모리 셀 내로 기입되고, 논리 하위 페이지 데이터가 "0", 논리 상위 페이지 데이터가 "1"일 때, "1 0"가 메모리 셀 내로 기입된다. 또한, 논리 하위 페이지 데이터가 "1", 논리 상위 페이지 데이터가 "0"일 때, "0 1"가 메모리 셀에 기입되고, 논리 하위 페이지 데이터가 "0", 논리 상위 페이지 데이터가 "0"일 때, "0 0"가 메모리 셀에 기입된다.
이와 같이, 2회의 기입 동작에 의해, 메모리 셀의 임계값 전압 Vth의 분포는 4개("1 1", "1 0", "0 1", "0 0")로 나누어진다.
본 예에서는 논리 상위 페이지 데이터가 "0"일 때, "1 1" 상태의 메모리 셀은 "0 1" 상태로 변화하고, "1 0" 상태의 메모리 셀은 "0 0" 상태로 변화한다(도 46 참조).
또, 도 44에 있어서, VCgv10은 "1 0"의 검증 판독에 이용하는 판독 전위이고, 예를 들면, 0.4 V로 된다. Vcgv01는 "O1"의 검증 판독에 이용하는 판독 전위(예를 들면, 1.4 V)이고, Vcgv0O는 "0 0"의 검증 판독에 이용하는 판독 전위(예를 들면, 2.4 V)이다. Vread는 비선택된 워드선에 공급하는 전송 전위이다.
메모리 셀의 임계 전압이 VcgrlO 미만이면, 메모리 셀의 데이터는 "1 1"이다. 메모리 셀의 임계값 전압이 VcgrlO를 초과하고 VcgrO1을 하회한다면, 메모리 셀의 데이터는 "1O"이고, 메모리 셀의 임계값 전압이 VCgrO1을 초과하고 VcgrOO를 하회하는 경우에는 메모리 셀의 데이터는 "O1"이고, 메모리 셀의 임계값 전압이 VcgrOO를 초과하는 경우에는 메모리 셀의 데이터는 "OO"이다.
논리 하위 페이지 데이터의 통상의 판독은 예를 들면, 2회의 판독 동작("READ 0 0", "READ l0")에 의해 실현할 수 있다. READ 0 0은 판독 전위로서 Vcgr0 0 (예를 들면, 2 V)을 이용한 판독 동작을 의미하고, READ l0은 판독 전위로서 VCgr1O (예를 들면, OV)을 이용한 판독 동작을 의미한다. 또, 논리 상위 페이지 데이터의 판독은 예를 들면, 1회의 판독 동작(READ "0 1")에 의해 실현할 수 있다. READ 0 1는 판독 전위로서 Vc9r01 (예를 들면, 1 V)를 이용한 판독 동작을 의미한다.
이와 같이, 본 예에서는 합계 3회의 판독 동작에 의해, 2 비트 데이터를 판독할 수 있고, 판독 시간의 단축 또는 판독 동작의 고속화를 달성할 수 있다.
(2) 기입 소거 및 판독 동작
이하, 기입 소거 및 판독 동작의 구체예에 대하여 설명한다.
표 2 및 표 3은 소거, 기입, 판독 및, 기입 검증에 있어서의 플래시 메모리 내의 각 부의 전위를 도시한다.
소거 제1 단계 기입 제2 단계 기입 기입 금지 1 0 판독 0 1 판독 0 0 판독
BLe 부유 0V 0.4V Vdd H or L H or L H or L
BLo 부유 Vdd Vdd Vdd 0V 0V 0V
SGD 부유 Vdd Vdd Vdd 4.5V 4.5V 4.5V
WL3 0V 10V 10V 10V 4.5V 4.5V 4.5V
WL2 0V Vpgm Vpgm Vpgm 0V 1V 2V
WL1 0V 0V 0V 0V 4.5V 4.5V 4.5V
WL0 0V 10V 10V 10V 4.5V 4.5V 4.5V
SGS 부유 0V 0V 0V 4.5V 4.5V 4.5V
C-소스 부유 0V 0V 0V 0V 0V 0V
C-p-웰 20V 0V 0V 0V 0V 0V 0V
1 0 제1 단계 기입 검증 1 0 제2 단계 기입 검증 0 1 제1 단계 기입 검증 0 1 제2 단계 기입 검증 0 0 제1 단계 기입 검증 0 0 제2 단계 기입 검증
BLe H or L H or L H or L H or L H or L H or L
BLo 0V 0V 0V 0V 0V 0V
SGD 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL3 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL2 0.2V 0.4V 1.2V 1.4V 2.2V 2.4V
WL1 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL0 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
SGS 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
C-소스 0V 0V 0V 0V 0V 0V
C-p-웰 0V 0V 0V 0V 0V 0V
단, BLe는 우수 비트선, BLo는 기수 비트선, SG는 드레인측(비트선측) 선택 게이트 트랜지스터의 선택 게이트선, SGS는 소스측(소스선측) 선택 게이트 트랜지스터의 선택 게이트선, WLl, WL2, WL3, WL4은 워드선, C-source는 소스선, C-p-wel1은 메모리 셀이 형성되는 웰(셀 p 웰)을 각각 표하고 있다.
또한, 본 예에서는 기입/ 판독 시에는 워드선 WL2 및 우수 비트선 BLe가 선택된다.
초기 상태에서는 메모리 셀은 "1 1" 상태이다. 또한, 소거 동작에 있어서, 셀 p 웰 C-p-wel1을 20 V로, 선택된 블록 내의 모든 워드선 WL0 , WLl, WL2, WL3을 0 V로 함으로써 그 선택된 블록 내의 메모리 셀에서는 부유 게이트로부터 전자들이 방출되어, 메모리 셀은 "1 1" 상태가 될 것이다.
여기서, 소거 동작 시, 비선택 블록 내의 워드선, 모든 비트선 및 컨트롤 게이트선, 및, 소스선은 부유 상태로 된다. 따라서, 이들 도전선들의 전위는 셀 p 웰 C-p-wel1과의 용량 결합에 의해 20 V 근방까지 상승한다.
기입은 선택된 워드선 WL2에 기입 전위 Vpgm으로서 14 V∼20 V를 공급하는 것에 의해 행해진다. 선택된 비트선 BLe는 0 V로 설정되기 때문에, 이들 선택된 워드선 WL2 및 비트선 BLe에 접속되는 선택된 메모리 셀에서는 부유 게이트 전극 내로 전자가 주입되어 임계값이 고속으로 상승한다(제1 단계 기입).
선택된 메모리 셀의 임계값이 목표치 근방까지 상승하면, 그 선택된 메모리 셀의 임계값을 목표치 근방에 유지하기 위해, 임계값의 상승 속도를 억제하도록, 선택된 비트선 BLe를 0.4 V 정도까지 증가시킨다(제2 단계 기입).
비선택 메모리 셀에 대해서는 그 임계값의 상승을 금지하기 위해, 비트선 BLe를 전원 전위(예를 들면, 약3 V) Vdd로 설정한다(기입 금지).
판독은 선택된 워드선 WL2에 대한 판독 전위로서, 0 V, 1 V, 또는 2 V(도 44 참조)를 공급함으로써 행해진다.
이 때, 선택된 메모리 셀의 임계값이 판독 전위보다도 낮으면, 비트선 BLe와 공통 소스선 C-source가 단락되어 비트선 BLe의 전위는 저레벨 "L"이 된다. 이와는 대조적으로, 선택된 메모리 셀의 임계값이 판독 전위를 초과하면, 비트선 BLe와 공통 소스선 C-source는 비도통이기 때문에 비트선 BLe의 전위는 고레벨 "H"이 된다.
메모리 셀이, "1 1" 상태에 있을까, 또는 "1 0" 상태, "0 1" 상태 혹은"0 0" 상태에 있을까는 판독 전위를 0 V로 설정함으로써 판단할 수 있다(1 0 판독). 또한, 메모리 셀이 "1 1" 상태 혹은 "1 0" 상태에 있을까 또는 "0 1" 상태 혹은"0 0" 상태에 있을까는 판독 전위를 1 V에 설정함으로써 판단할 수 있다(0 1 판독). 또한, 메모리 셀이, "1 1" 상태, "1 0" 상태 혹은 "0 1" 상태에 있을까 또는 "0 0" 상태에 있을까는 판독 전위를 2 V에 설정함으로써 판단할 수 있다(0 0 판독).
"1 0" 상태의 메모리 셀의 임계값 분포의 하한은 예를 들면, 1 0 판독의 판독 전위 0 V에 대하여 0.4 V 이상의 판독 마진을 갖게 하도록 0.4 V 이상의 값 또는, 본 예에서는 0.4 V로 설정된다. "1 0" 상태의 모든 메모리 셀들의 임계값들이 0.4 V 이상인지의 여부는 10 기입 검증에 의해 검증한다. 그리고, 임계값이 0.4 V에 달한 메모리 셀에 대해서는 그 후, 기입 금지로 하여 임계값의 상승을 금지하기 위해 기입이 금지된다.
마찬가지로, "0 1" 상태의 메모리 셀의 임계값 분포의 하한은 예를 들면, 0 1 판독의 판독 전위 1 V에 대하여 0.4 V 이상의 판독 마진을 갖도록, 1.4 V 이상의 값, 본 예에서는 1.4 V로 설정된다. "0 1" 상태의 모든 메모리 셀의 임계값들이 1.4 V 이상인지의 여부는 0 1 기입 검증에 의해 검증한다. 그리고, 임계값이 1.4 V에 달한 메모리 셀에서 임계값의 상승을 금지하기 위해 기입이 금지된다.
또한, "O0" 상태의 메모리 셀의 임계값 분포의 하한은 예를 들면, 0 0 판독의 판독 전위 2 V에 대하여 0.4 V 이상의 판독 마진을 갖게 되도록, 2.4 V 이상의 값, 본 예에서는 2.4 V로 설정된다. "0 0" 상태의 모든 메모리 셀의 임계값이 2.4 V 이상인지의 여부는 0 0 기입 검증에 의해 검증한다. 그리고, 임계값이 2.4 V 에 달한 메모리 셀에 대해서는 그 후, 임계값의 상승을 금지하기 위해 기입이 금지된다.
기입 검증은 선택된 워드선 WL2에, 판독 검증 전위로서 Vcgv10 (= 0.4 V), VCgv01 (= 1.4 V), VCgv00 (= 2.4 V)를 공급하는 것에 의해 행한다.
여기서, 임계값 분포의 폭을 좁히기 위해 2 단계의 기입 검증을 행하는 것이 유효하다. 2 단계의 기입 검증이란, 검증 전위를 정규의 값과 그것보다도 낮은 값의 2 종류를 준비하여, 이 2 종류의 검증 전위를 이용하여 기입 검증을 실행하는 것이다.
예를 들면, 10 기입 검증에서 우선, 선택된 워드선 WL2에 검증 전위 VCgv10로서 0.2 V를 공급하고, 1 0 제1 단계 기입 검증을 행한다. 그리고, 1 0 제1 단계 기입 검증이 완료한 메모리 셀에 대해서는 이 후 개별로 검증 전위 VCgv10로서 0.4 V를 공급하여 1 0 제2 단계 기입 검증을 행한다.
마찬가지로, 0 1 기입 검증에서는 검증 전위 Vcgv01로서, 1.2 V (0 1 제1 단계 기입 검증) 및 1.4 V (0 1 제2 단계 기입 검증)을 이용하고, 0 0 기입 검증에서는 검증 전위 Vcgv00로서, 2.2 V (0 0 제1 단계 기입 검증) 및 2.4 V (0 0 제2 단계 기입 검증)을 이용한다.
메모리 셀의 임계값이 검증 전위에 달하고 있다면, 비트선 BLe와 공통 소스선 C-source가 단락하기 때문에, 비트선 BLe의 전위는 저레벨 "L"이 된다. 메모리 셀의 임계값이 검증 전위를 초과하면, 비트선 BLe와 공통 소스선 C-source와가 비도통이 되기 때문에, 비트선 BLe의 전위는 고레벨 "H"이 된다.
(3)기입과 임계값의 제어
다치 플래시 메모리에서는 1개의 메모리 셀에 n(n은 복수) 비트 또는 2n 값의 데이터를 기억시킨다. 따라서, 메모리 셀의 임계값 분포로서는 급경사 또한 협소한 것이 바람직하다. 그래서, 이하에서는 이러한 급경사 또한 협소한 임계값 분포를 얻기 위한 기입 및 임계값의 제어 방법에 대하여 설명한다.
도 47은 기입 및 임계값의 제어 방법의 제1 예를 나타내고 있다.
아웃라인만 사각인 것은 기입하여 쉬운 메모리 셀로의 기입 시의 임계값의 변화의 모습을 도시하고, 검은 사각은 기입하기 어려운 메모리 셀로의 기입 시의 임계값의 변화의 모습을 도시한다.
이들 2개의 메모리 셀은 동일 페이지 내에 속하여, 또한 동일한 데이터를 기억한다. 예를 들면, 이들 2개의 메모리 셀은 둘다 소거 상태("1 1" 상태)에 있고, 마이너스의 임계값을 갖고 있다.
기입 전위 Vpgm은 초기치로부터 일정한 비율 Dvpgm (예를 들면, 0.2 V)으로 스텝 업된다. 기입 전위 Vpgm은 펄스 신호(기입 펄스)로서 메모리 셀에 인가되어, 펄스 신호가 메모리 셀에 공급될 때마다, 그 높이(기입 전위 Vpgm)가 상승해 간다.
기입의 대상이 되는 메모리 셀에 접속되는 비트선에 0 V를 공급하면, 수개의 펄스 신호들이 공급된 후, 그 메모리 셀의 임계값은 기입 전위 Vpgm의 상승율과 동일한 상승율(0.2 V/ 펄스)로 상승해 간다.
펄스 신호를 이용하여 기입을 실행한 후에 기입 검증이 행해진다. 기입 검증에서는 임계값이 기입 검증 전위에 달한 메모리 셀에 대해서는 그것에 접속되는 비트선의 전위가 Vdd(전원 전위)로 설정된다. 즉, 메모리 셀마다, 기입이 완료하였는지의 여부가 검증되고, 기입이 완료한 메모리 셀들은 개별로 기입 금지 상태로 설정된다.
이러한 기입 및 임계값 제어 방법에 따르면, 임계값 분포의 폭은 1 펄스당의 임계값의 상승율과 동일한 정도, 즉, 0.2 V로 제한될 수 있다.
도 48은 기입 및 임계값의 제어 방법의 제2 예를 나타내고 있다.
아웃라인만이 사각인 것은 기입이 용이한 메모리 셀로의 기입 시의 임계값의 변화의 모습을 도시하고, 검은 사각은 기입이 어려운 메모리 셀로의 기입 시의 임계값의 변화의 모습을 도시한다.
이들 2개의 메모리 셀은 동일 페이지 내에 속하여, 또한, 동일한 데이터를 기억하고 있는 것으로 한다. 예를 들면, 이들 2개의 메모리 셀 둘다 소거 상태("1 1" 상태)에 있어, 마이너스의 임계값을 갖고 있다.
기입 전위 Vpgm은 초기치로부터 일정한 비율 Dvpgm (예를 들면, 0.2 V)으로 스텝 업된다. 기입 전위 Vpgm은 펄스 신호로서 메모리 셀에 인가되어, 펄스 신호가 메모리 셀에 공급될 때마다 그 높이(기입하여 전위 Vpgm)가 상승해 간다.
기입의 대상이 되는 메모리 셀에 접속되는 비트선에 0 V를 공급하면 수개의 펄스 신호들이 공급된 후, 그 메모리 셀의 임계값은 기입 전위 Vpgm의 상승율과 동일한 상승율(0.2 V/ 펄스)로 상승해 간다.
펄스 신호를 이용하여 기입을 실행한 후에, 제1 단계 기입 검증과 제2 단계 기입 검증이 행해진다.
제1 단계 기입 검증에서는 임계값이 기입 검증 전위에 달한 메모리 셀에 대해서는 그것에 접속되는 비트선의 전위가 0.4 V로 설정된다. 제1 단계 기입 검증 이 종료한 메모리 셀에 대해서는 그 이후 메모리 셀마다 제2 단계 기입 검증이 행해진다. 제2 단계 기입 검증에서는 임계값이 기입 검증 전위에 달한 메모리 셀에 대해서는 그것에 접속되는 비트선의 전위가 예를들면, Vdd(전원 전위)로 설정된다. 제2 단계 기입 검증이 종료한 메모리 셀에 대해서는 메모리 셀마다, 기입이 금지된다.
제2 단계 기입 검증이 되면, 1개의 펄스 신호가 공급되는 것에 의한 임계값의 상승율은 0 V/ 펄스 내지 0.05 V/ 펄스 정도가 된다.
따라서, 이러한 기입 및 임계값의 제어 방법에 따르면, 임계값 분포의 폭은 제2 단계 기입 검증에 있어서의 1 펄스당의 임계값의 상승율과 동일한 정도, 즉, 0.05 V로 억제할 수 있다.
그런데, 펄스 신호의 폭을 20 μsec, 1회의 기입 검증에 요하는 시간을 5 μsec로 하면, 도 47의 제1 예에 있어서의 기입 시간은
(20 μsec+ 5 μsec) × 18 펄스 = 450 μsec 로 된다.
그러나, 제1 예에 있어서, 0.05 V의 임계값 분포를 실현시키기 위해서는 기입 전위 Vpgm의 상승율을 0.2 V/ 펄스로부터 0.05 V/ 펄스(0.2 V의 4분의 1)로 축소해야 한다. 이것은 기입 완료전까지 필요로 하는 펄스 신호의 수가 4배가 되는 것을 의미한다.
따라서, 기입 시간은
450 μm × 4 = 1800 μsec 이 된다.
한편, 도 48의 제2 예에 따르면, 기입 전위 Vpgm의 상승율을 0.2 V/ 펄스에 유지한 채로 0.05 V의 임계값 분포 폭을 실현할 수 있다.
이 때의 기입 시간은
(20 μsec+ 5 μsec+ 5 μsec) × 20 펄스 = 600 μsec로 된다.
이와 같이, 제2 예에서는 제1 예에 비교하여, 동일 조건하에서 0.05 V의 임계값 폭을 실현하기 위해서 필요한 기입 시간이 3분의 1로 대폭 단축된다.
(4) 하위 페이지로의 기입 및 임계값 제어 방법
도 47의 기입 검증 전위를 Vcgv10 (= 0.4 V)로 설정하는 것에 의해, 도 48의 제1 단계 기입 검증 전위를 VCgv10 (= 0.2 V)로 설정하고, 또한 도 48의 제2 단계 기입 검증 전위를 VCgv10 (= 0.4 V)로 설정하는 것에 의해 10 기입 즉, 하위 페이지에 대한 "0" 기입이 행해진다.
기입의 대상이 되지 않는 메모리 셀, 다시 말해서, 하위 페이지 데이터로서 "1"을 기입하는 메모리 셀에 대해서는 "1 1" 상태를 유지한다.
(5) 상위 페이지로의 기입 및 임계값의 제어 방법
도 49는 상위 페이지로의 기입 및 제어 방법의 예를 나타내고 있다.
아웃라인만 사각은 기입하여 쉬운 메모리 셀로의 기입 시의 임계값 변화의 모습을 도시하고, 검은 사각은 기입하기 어려운 메모리 셀로의 기입 시의 임계값 변화의 모습을 도시한다.
또한, 아웃라인만 사각으로 도시되는 메모리 셀은 하위 페이지 데이터의 기입이 끝나는 시점에서 소거 상태 즉, 마이너스의 임계값을 갖는 "1 1" 상태로 되고 있고, 상위 페이지 데이터 "0"가 기입되면 "1 1" 상태에서 "0 1" 상태로 변화한다. 또, "0" 기입의 대상이 되지 않는 메모리 셀에 대해서는 임계값의 변화는 없고, "1 1" 상태를 유지한다.
검은 사각으로 도시되는 메모리 셀은 하위 페이지 데이터의 기입이 완료된 시점에서 "1 0" 상태로 되고 있고, 상위 페이지 데이터 "0"가 기입될 때 "1 0" 상태에서 "0 0" 상태로 변화한다. 또, "0" 기입의 대상이 되지 않는 메모리 셀에 대해서는 임계값의 변화는 없고, "1 0" 상태를 유지한다.
기입 전위 Vpgm은 초기치로부터 일정한 비율 Dvpgm (예를 들면, 0.2 V)으로 스텝 업된다. 기입 전위 Vpgm은 펄스 신호로서 메모리 셀에 인가되어, 펄스 신호가 메모리 셀에 공급될 때마다 그 높이(기입 전위 Vpgm)가 상승해 간다.
기입의 대상이 되는 메모리 셀에 접속되는 비트선에 0 V를 공급하면, 수개의 펄스 신호들이 공급된 후, 그 메모리 셀의 임계값은 기입 전위 Vpgm의 상승율과 동일한 상승율(0.2 V/ 펄스)로 상승해 간다.
펄스 신호를 이용하여 기입을 실행한 후에, O 1 제1 단계 기입 검증과 0 1 제2 단계 기입 검증이 행해지고 그 후, 0 0 제1 단계 기입 검증과 0 0 제2 단계 기입 검증이 행해진다.
0 1 제1 단계 기입 검증에서, 아웃라인만 사각으로 도시되는 메모리 셀의 임계값이 기입 검증 전위에 도달하면 이것에 접속된 비트선의 전위로 0.4 V로 설정도니다. 0 1 제1 단계 기입 검증이 완료된 메모리 셀에 대해서는 그 이후, 메모리 셀마다 0 1 제2 단계 기입 검증이 실행된다.
또한, 0 0 제1 단계 기입 검증에서, 검은 사각으로 도시되는 메모리 셀의 임 계값이 기입 검증 전위에 도달하면, 그것에 접속되는 비트선의 전위가 0.4 V로 설정된다. 0 0 제1 단계 기입 검증이 종료한 메모리 셀에 대해서는 그 이후, 메모리 셀마다, 0 0 제2 단계 기입 검증이 실행된다.
0 1 제2 단계 기입 검증에서, 아웃라인만 사각으로 도시되는 메모리 셀의 임계값이 기입 검증 전위에 달하면, 그것에 접속되는 비트선의 전위가 Vdd(전원 전위)에 설정된다. 0 1 제2 단계 기입 검증이 완료된 메모리 셀에 대해서는 메모리 셀마다 기입이 금지된다.
또한, 0 0 제2 단계 기입 검증에서, 검은 사각으로 도시되는 메모리 셀의 임계값이 기입 검증 전위에 도달하면, 그것에 접속되는 비트선의 전위가 Vdd(전원 전위)로 설정된다. 0 0 제2 단계 기입 검증이 종료한 메모리 셀에 대해서는 메모리 셀마다 기입이 금지된다.
아웃라인만 사각으로 된 메모리 셀과 검은 사각으로 된 메모리 셀 둘다를 고려하면, 제2 단계 기입 검증에서 1개의 펄스 신호를 공급함으로써 얻어진 임계값의 상승율은 0 V/ 펄스 내지 0.05 V/ 펄스 정도가 된다.
따라서, 이러한 기입 및 임계값의 제어 방법에 따르면, 임계값 분포의 폭은 제2 단계 기입 검증에 있어서의 1 펄스당의 임계값의 상승율과 동일한 정도, 즉, 0.05 V로 억제할 수 있다.
(6) 하위 페이지 데이터의 기입 시에 있어서의 동작 파형
도 50은 하위 페이지 데이터의 기입 시에 있어서의 동작 파형을 나타내고 있다.
기입 단계는 시간 tp0으로부터 시간 tp7까지로, 이 기간 동안에, 펄스 신호(기입 펄스)가 메모리 셀에 공급된다. 1 0 제1 단계 기입 검증은 시간 tfv0으로부터 시간 tfv6까지로 계속하고, 1 0 제2 단계 기입 검증은 시간 tsv0으로부터 시간 tsv6까지 계속한다.
이 파형도에서는 워드선 WL2 및 우수 비트선 BLe가 선택된 경우의 예를 나타내고 있다.
기입 단계에서, 선택된 비트선 BLe는 기입 제어 전위 즉, 제1 단계 기입의 경우 0 V로 설정된다, 제2 단계 기입의 경우에 선택된 비트선 BLe는 0.4 V로 설정된다. 선택된 비트선 BLe는 기입 금지 상태이면, Vdd (예를 들면, 2.5 V)로 설정된다.
1 0 제1 및 제2 단계 기입 검증 시 우선, 선택된 비트선 BLe는 0.7 V로 충전된다. 이 후, 선택된 워드선 WL2이 기입 검증 전위(0.2 V 또는 0.4 V)에 도달하면, 선택된 비트선 BLe의 전위는 메모리 셀의 임계값에 대응하여 이하와 같이 변화한다.
메모리 셀의 임계값이 기입 검증 전위(0.2 V 또는 0.4 V)에 도달하고 있을 때는 비트선 BLe는 0.7 V를 유지하고, 메모리 셀의 임계값이 기입 검증 전위에 도달하고 있지 않으면 비트선 BLe의 전위는 0.7 V에서 0 V를 향하여 점차로 저하한다.
시간 tfv4, tsv4의 타이밍에서 비트선 BLe의 전위를 검출하면, 메모리 셀의 임계값이 기입 검증 전위에 달하고 있는지의 여부를 검출할 수 있다. 메모리 셀의 임계값이 기입 검증 전위에 달하고 있으면, 검출 결과는 "패스(pass)"로 된다.
본 발명의 제1 예(예를 들면, 도 1 참조)에서, 저소비 전류 모드와 고속 동작 모드를 전환한다.
여기서, 예를 들면, 고속 동작 모드에서는 도 50에 도시한 바와 같은 동작 파형으로 플래시 메모리를 동작시킨다.
그리고, 저소비 전류 모드에서는 예를 들면, 고속 동작 모드에 비해, 비트선에 대한 충전을 천천히 행하는 필요가 있기 때문에, 시간 tp1으로부터 시간 tp2까지의 기간을 도 50의 예보다도 길게 설정한다. 이 경우, 제1 및 제2 단계 기입 검증에 관해서는, 시간 tfv1으로부터 시간 tfv2까지의 기간 및 시간 tsv1으로부터 시간 tsv2까지의 기간에 대해서도 길게 설정한다.
또한, 저소비 전류 모드에서는 예를 들면, 고속 동작 모드에 비해, 워드선의 전위를 승압 전위까지 올리는 속도를 느리게 할 필요가 있기 때문에, 시간 tp2으로부터 시간 tp4까지의 기간을 도 50의 예보다도 길게 설정한다. 이 경우, 시간 tfv2으로부터 시간 tfv4까지의 기간, 및, 시간 tsv2으로부터 시간 tsv4까지의 기간 또한 제1 및 제2 단계 기입 검증에 대하여 더 길게 설정한다.
(7) 하위 페이지 데이터의 기입 알고리즘
도 51은 하위 페이지 데이터의 기입 알고리즘을 도시한다.
여기서, DS1, DS2, DS3는 각각, 데이터 회로 내에 배치되는 기억 회로들을 도시하고 있고, 예를 들면, DS1은 도 38에 있어서의 페이지 버퍼 PB에 상당하고, DS2V는 도 38에 있어서의 래치 회로 LATCH에 상당하며, DS3는 도 38에 있어서의 MOS 캐패시터 C1에 상당한다. 또한, PC는 프로그램 사이클, 즉 기입 횟수를 표하고 있다.
우선, 호스트 마이크로 컴퓨터로부터 데이터 입력 커맨드를 수취하면, 스테이트 머신에 데이터 입력 커맨드가 설정된다(단계 S1). 또한, 호스트 마이크로 컴퓨터로부터 어드레스 데이터를 수취한다. 스테이트 머신에 기입 페이지를 선택하기 위한 어드레스가 설정된다(단계 S2).
다음에, 1 페이지분의 기입 데이터를 수취하면, 기입 데이터를 데이터 회로 내의 기억 회로 DS1에 기억시켜 기입 데이터가 설정된다(단계 S3). 이 후, 호스트 마이크로 컴퓨터가 발행한 기입 커맨드를 수취하면, 스테이트 머신에 기입 커맨드가 설정된다(단계 S4).
기입 커맨드가 설정되면, 스테이트 머신이 이하의 단계 S5∼S16를 자동적으로 실행한다.
우선, 기억 회로 DS1의 데이터는 기억 회로 DS2에 복사된다(단계 S5). 이 후, 기입 전위 Vpgm의 초기치가 약12 V로 설정되고 또한, 기입 카운터의 카운트 수 PC가 "0"로 설정된다(단계 S6).
기억 회로 DS1의 데이터 및 기억 회로 DS2의 데이터가 함께 "0"이면, 제1 단계 기입을 의미함으로써, 선택된 비트선에 기입 제어 전위인 0 V를 공급한다. 또한, 기억 회로 DS1의 데이터가 "0"이고, 기억 회로 DS2의 데이터가 "1"이면, 제2 단계 기입을 의미함으로써 선택된 비트선에 기입 제어 전위로서 0.4 V를 공급한다.
또한, 기억 회로 DS1의 데이터 및 기억 회로 DS2의 데이터 둘다 "1"이면, 기 입 금지를 의미하기 때문에 선택된 비트선에 기입 제어 전위로서 Vdd를 공급한다(단계 S7).
그리고, 기입 전위 Vpgm과 비트선에 공급된 기입 제어 전위를 이용하여, 1 페이지분의 메모리 셀들로의 기입이 실행된다(단계 S8).
또한, 1 0 제1 단계 기입 검증에 의해, 1 페이지 내의 기억 회로 DS2의 모든 데이터가 "1"인지의 여부를 검출하여, 모두 "1"인 경우에는 제1 단계 기입(스테이터스)를 "pass"로 하고, 다음으로부터는 1 0 제2 단계 기입 검증을 행한다(단계 S9, S10, S11).
한편, 1 페이지 내의 기억 회로 DS2의 모든 데이터가 "1"이 아닌 경우에는 제1 단계 기입(스테이터스)를 "pass"로 하지 않는다.
제1 단계 기입이 "pass"가 아니면, 1 0 제1 단계 기입 검증이 실행된다(단계 S10). 이 때, 1 페이지분의 메모리 셀 중, 검출 결과가 "pass"로 된 메모리 셀에 대응하는 기억 회로 DS2의 데이터는 "0"으로부터 "1"로 변화한다. 그 후, 데이터 "1"를 기억하는 기억 회로 DS2는 계속하여 "1"을 보유한다.
제1 단계 기입이 "pass"인 경우 혹은 1 0 제1 단계 기입 검증이 종료한 경우에는, 1 0 제2 단계 기입 검증이 실행된다(단계 S11). 이 때, 1 페이지분의 메모리 셀 중, 검출 결과가 "pass"로 된 메모리 셀에 대응하는 기억 회로 DS1의 데이터는 "0"으로부터 "1"로 변화한다. 그 후, 데이터 "1"을 기억하는 기억 회로 DS1는 계속하여 "1"을 보유한다.
1 0 제1 단계 기입 검증 후, 1 0 제2 단계 기입 검증에 의해, 1 페이지 내의 기억 회로 DS1의 모든 데이터가 "1"인지의 여부를 검출하고, 모두 "1"인 경우에는 제2 단계 기입(스테이터스)을 "pass"로 하고 다음부터는 기입 금지 상태로 설정한다(단계 S11, S12, S13).
한편, 1 페이지 내의 기억 회로 DS1의 모든 데이터가 "1"이 아닌 경우에는 제2 단계 기입(스테이터스)을 "pass"로 하지 않는다.
제2 단계 기입이 "pass"인 경우, 정상적으로 기입이 종료했다고 해서 기입하여 스테이터스를 "pass"로 설정하여 기입 종료로 한다(단계 S13).
제2 단계 기입하여 "pass"가 아닌 경우, 기입 카운터의 카운트치 PC를 조사한다(단계 S14), 그 값이 20를 초과하면 기입이 정상적으로 완료되지 않은 것으로 고려되어, 기입 스테이터스를 "fail"로 설정하여 기입 종료한다(단계 S15). 기입 카운터의 카운트치 PC가 20 이하이면 기입 카운터의 카운트치 PC를 1씩 늘리고, 또한, 기입 전위 Vpgm의 설정치를 0.2 V씩 늘린다음 (단계 S16), 단계 S7을 지나서, 재차 기입 단계가 실행된다(단계 S8).
표 4는 1 0 제1 단계 기입 검증 전후 간의 데이터와 메모리 셀의 임계값과의 관계를 나타내고 있다.
메모리 셀의 임계값 Vth
0.2V 이하 0.2 V 이상
n번째 1 0 제1 단계 기입 검증 이전의 데이터 DS1/DS2 0/0 0/0 0/1
0/1 0/1 0/1
1/1 1/1 1/1
n 번째의 1 0 제1 단계 기입 검증 후의 데이터 DS1/DS2
n 번째의 1 0 제1 단계 기입 검증 전에, 기억 회로 DS1, DS2는 0/0, 0/1, 또는 1/1의 값을 갖는다.
O/O은 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 1 O 제1 단계 기입 검증 전위에 도달하지 않았다는 것을 의미한다.
O/1은 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 1 O 제1 단계 기입 검증 전위에 도달했지만, 1 0 제2 단계 기입 검증 전위에 도달하지는 않았다는 것을 의미한다.
1/1은 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 l 0 제2 단계 기입 검증 전위에 달했다는 것을 의미한다.
(n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 1 0 제2 단계 기입 검증 전위에 도달했지만, 1 0 제1 단계 기입 검증 전위에는 도달하지 않았다는 것은 불가능하므로 1/0는 본 예로서는 존재하지 않는다.
1번째의 1 0 제1 단계 기입 검증전에 있어, 기억 회로 DS1 및 DS2는 0/0, 또는 1/1의 값을 갖는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서 1 O 제1 단계 기입 검증 전위인 0.2 V에 도달하지 않으면, 1 0 제1 단계 기입 검증에서의 검출 결과는 "pass"가 아니므로 기억 회로 DS2의 데이터의 값은 변경되지 않는다.
메모리 셀의 임계값이 n 번째 기입 단계에서 1 O 제1 단계 기입 검증 전위인 0.2 V에 도달하면, 1 0 제1 단계 기입 검증에서의 검출 결과는 "pass" 이므로 기억 회로 DS2의 데이터의 값은 "1"로 변경된다.
기억 회로 DS2의 값이 "1"인 경우에는 기억 회로 DS2의 데이터는 메모리 셀의 임계값과는 상관없이 변경되지 않는다.
표 5는 1 0 제2 단계 기입 검증 전후의 데이터와 메모리 셀의 임계값과의 관계를 나타내고 있다.
메모리 셀의 임계값 Vth
0.4V 이하 0.4 V 이상
n번째 1 0 제2 단계 기입 검증 이전의 데이터 DS1/DS2 0/0 0/0 -
0/1 0/1 0/1
1/1 1/1 1/1
n번째 제2 단계 기입 검증 후의 데이터 DS1/DS2
n 번째의 1 0 제2 단계 기입 검증전에 있어, 기억 회로 DS1, DS2는 0/0, 0/1, 또는 1/1의 값을 가질 수 있다.
O/O는 n 번째의 기입 단계까지, 메모리 셀의 임계값이 1 O 제1 단계 기입 검증 전위에 도달하지 않는다는 것을 의미한다.
O/1는 n 번째의 기입 단계까지, 메모리 셀의 임계값이, 1 O 제1 단계 기입 검증 전위에 달했지만, (n-1) 번째의 기입 단계까지는 메모리 셀의 임계값이 1 0 제2 단계 기입 검증 전위에 도달하지 않는다는 것을 의미한다.
1/1은 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이, 1 0 제2 단계 기입 검증 전위에 도달했다는 것을 의미한다.
(n-1) 번째의 기입 단계까지 메모리 셀의 임계값이 1 0 제2 단계 기입 검증 전위에 도달했지만, n 번째의 기입 단계까지 메모리 셀의 임계값이 1 O 제1 단계 기입 검증 전위에 도달하지 않는다는 것은 불가능하기 대문에, 상태 1/0은 본 예에서는 존재하지 않는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서 1 0 제2 단계 기입 검증 전위인 0.4 V에 도달하고 있지 않다면, 1 0 제2 단계 기입 검증에서의 검출 결과는 "pass"가 아니므로 기억 회로 DS1의 데이터는 변경되지 않는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서 1 0 제2 단계 기입 검증 전위인 0.4 V에 도달한다면, l 0 제2 단계 기입 검증에서의 검출 결과는 "pass"이므로 기억 회로 DS1의 데이터는 "1"로 변경된다.
기억 회로 DS1의 값이 "1"인 경우에는, 기억 회로 DS1의 데이터는 메모리 셀의 임계값에 상관없이 변경되지 않는다. 0/0은 1 0 제2 단계 기입 검증에 의해서 변경되지 않는다.
(8) 상위 페이지 데이터의 기입 알고리즘
도 52 및 도 53은 상위 페이지 데이터의 기입 알고리즘을 나타내고 있다.
여기서, 도 51에서와 같이 DS1, DS2, DS3는 데이터 회로 내에 배치되는 기억 회로를 도시하고 있고, 예를 들면, DS1은 도 38에 있어서의 페이지 버퍼 PB에 상당하고, DS2는 도 38에 있어서의 래치 회로 LATCH에 상당하며 DS3는 도 38에 있어서의 MOS 캐패시터 C1에 상당한다. 또한, PC는 프로그램 사이클, 즉, 기입 횟수를 표시한다.
우선, 호스트 마이크로 컴퓨터로부터 데이터 입력 커맨드를 수취하면, 스테이트 머신에 데이터 입력 커맨드가 설정된다 (단계 S1). 또한, 호스트 마이크로 컴퓨터로부터 어드레스 데이터를 수신하면, 스테이트 머신에 기입 페이지를 선택하기 위한 어드레스가 설정된다 (단계 S2).
다음에, 1 페이지분의 기입 데이터가 수신되면, 기입 데이터를 데이터 회로 내의 기억 회로 DS1에 기억시킨 다음 기입 데이터가 설정된다 (단계 S3). 이 후, 호스트 마이크로컴퓨터에 의해 발행된 기입 커맨드를 수신하면, 스테이트 머신에 기입 커맨드가 설정된다(단계 S4).
기입 커맨드가 설정되면, 스테이트 머신에 의해 이하의 단계 S5∼S20가 자동적으로 실행된다.
우선, 1 0 판독이 행해진다 (단계 S5). 이 판독에 있어, 메모리 셀의 데이터가 "1 0"일 때는 "pass"로서 판단하고, 기억 회로 DS3의 데이터의 값을 "0"으로 설정한다. 한편, 메모리 셀의 데이터가 "1 1"일 때는 "pass"로서 판단하지 않고 기억 회로 DS3의 데이터의 값을 "1"로 설정한다.
다음에, 기억 회로 DS1의 데이터를 기억 회로 DS2에 복사한다 (단계 S6). 이 후, 기입 전위 Vpgm의 초기치를 약14 V로 설정하고, 또한, 기입 카운터의 카운트치 PC를 "0"으로 설정한다 (단계 S7).
기억 회로 DS1의 데이터가 "0"이고, 또한, 기억 회로 DS2의 데이터가 "0"이면, 제1 단계 기입을 의미함으로써 기입 제어 전위로서 비트선에 0 V를 공급한다.
기억 회로 DS1의 데이터가 "0"이고, 또한, 기억 회로 DS2의 데이터가 "1"이면, 제2 단계 기입을 의미함으로써 기입 제어 전위로서, 비트선에 0.4 V를 공급한다.
기억 회로 DS1의 데이터가 "1"이고, 또한, 기억 회로 DS2의 데이터가 "1"이면, 기입 금지를 의미하므로 기입 제어 전위로서 비트선에 전원 전위 Vdd를 공급한다 (단계 S8).
따라서, 기입 전위 Vpgm과 비트선에 공급된 기입 제어 전위를 이용하여, 1 페이지분의 메모리 셀로의 기입이 행해진다 (단계 S9).
기억 회로 DS3에 "0"가 기억된 서브 데이터 회로에서, 기억 회로 DS2의 모든 데이터가 "1"인지의 여부를 검출하여 모두 "1"이면, 0 0 제1 단계 기입(스테이터스)을 "pass"로 판단하고, 그렇지 않으면 "pass"가 아닌 것으로 판단한다 (단계 S10). 기억 회로 DS3에 "0"가 기억된 서브 데이터 회로에서, 기억 회로 DS2의 모든 데이터가 "1"이라면 기입 단계(단계 S9)에서, 0 0 제1 단계 기입된 메모리 셀은 존재하지 않는다.
0 0 제1 단계 기입이 "pass"가 아니면, 0 0 제1 단계 기입 검증이 실행된다 (단계 Sl1). 이 때, 1 페이지분의 메모리 셀 중, 검출 결과가 "pass"로 된 메모리 셀에 대응하는 기억 회로 DS3에 "0"가 기억된 서브 데이터 회로에서는, 기억 회로 DS2의 데이터는 "0"에서 "1"로 변화한다. 데이터 "1"를 기억하는 기억 회로 DS2는 계속하여 "1"을 보유한다.
0 0 제1 단계 기입이 패스인 경우, 또는 0 0 제1 단계 기입 검증이 종료한경우에는, 0 0 제2 단계 기입 검증이 실행된다 (스텝 S12). 이 때, 1 페이지분의 메모리 셀들 중, 검출 결과가 "pass"로 된 메모리 셀에 대응하는 기억 회로 DS3에 "0"가 기억된 서브 데이터 회로에서는 기억 회로 DS1의 데이터는 "0"에서 "1"로 변 화한다. 데이터 "1"를 기억하는 기억 회로 DSl은 계속하여 "1"을 보유한다.
다음에, 기억 회로 DS3에 "1"이 기억된 서브 데이터 회로에서는, 기억 회로 DS2의 모든 데이터가 "1"인지의 여부를 검출하고, 모두 "1"이면, 0 1 제1 단계 기입(스테이터스)를 "pass"라고 하고 그렇지 않으면 "pass"가 아닌 것으로 한다(단계 S13). 기억 회로 DS3에 "1"이 기억된 서브 데이터 회로에서, 기억 회로 DS2의 모든 데이터가 "1"인 경우에는 기입 단계(단계 S9)에서, 0 1 제1 단계 기입된 메모리 셀은 존재하지 않는다.
0 1 제1 단계 기입이 "pass"가 아니면, 0 1 제1 단계 기입 검증이 실행된다 (단계 S14). 이 때, 1 페이지분의 메모리 셀들 중, 검출 결과가 "pass"로 된 메모리 셀에 대응하는 기억 회로 DS3에 "1"이 기억된 서브 데이터 회로에서는 기억 회로 DS2의 데이터는 "0"에서 "1"로 변화한다. 데이터 "1"를 기억하는 기억 회로 DS2는 계속해서 "1"을 보유한다.
0 1 제1 단계 기입이 "pass"인 경우, 또는 0 1 제1 단계 기입 검증이 종료한다면, 0 1 제2 단계 기입 검증이 실행된다 (단계 S15). 이 때, 1 페이지분의 메모리 셀들 중 검출 결과가 "pass"로 된 메모리 셀에 대응하는 기억 회로 DS3에 "1"이 기억된 서브 데이터 회로에서는, 기억 회로 DS1의 데이터는 "0"에서 "1"로 변화한다. 데이터 "1"을 기억하는 기억 회로 DS1는 계속해서 "1"을 보유한다.
0 1 제2 단계 기입 검증 후, 모든 기억 회로 DS1의 모든 데이터가 "1"인지의 여부를 검출하여, 모두 "1"이면 제2 단계 기입을 "pass"하고 그렇지 않으면 "pass"하지 않는 것으로 판단한다 (단계 S16).
제2 단계 기입이 "pass"이면, 기입이 정상 종료된 것으로 간주하고, 기입 스테이터스를 "pass"로 설정하고 기입 종료한다 (단계 S17).
제2 단계 스테이터가 "pass"가 아니면, 기입 카운터의 카운트치 PC를 조사하여 (단계 S18), 그 값이 20을 초과한 경우에는 기입이 정상적으로 행해지지 않는 것으로 간주하고, 기입 스테이터스를 "fail"로 설정하고 기입 종료한다 (단계 S19). 기입 카운터의 카운트치 PC가 20 이하인 경우에는 기입 카운터의 카운트치 PC를 1씩 늘려, 또한, 기입 전위 Vpgm의 설정치를 0.2 V 늘린다음 (단계 S20), 단계 S8을 경유하여 기입 단계(단계 S9)를 재차 실행한다.
표 6은 0 1 제1 단계 기입 검증 전후의 데이터와 메모리 셀의 임계값과의 관계를 나타내고 있다.
메모리 셀의 임계값 Vth
1.2V 이하 1.2 V 이상
n번째 0 1 제1 단계 기입 검증 이전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 0/1/1
0/1/1 0/1/1 0/1/1
1/1/1 1/1/1 1/1/1
0/0/0 0/0/0 0/0/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n 번째 0 1 제1 단계 기입 검증 후의 데이터 DS1/DS2/DS3
n 번째의 0 1 제1 단계 기입 검증 전에 있어, 기억 회로 DS1, DS2, DS3는 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 또는 1/1/0의 값을 가질 수 있다.
O/O/1는 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 O 1 제1 단계 기입 검증 전위에 도달하고 있지 않다는 것을 의미한다.
O/1/1는 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 O 1 제1 단계 기입 검증 전위에 달했지만, 0 1 제2 단계 기입 검증 전위에 달하고 있지 않다, 라는 것을 의미한다.
1/1/1는 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 0 1 제2 단계 기입 검증 전위에 도달했음을 의미한다.
(n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 0 1 제2 단계 기입 검증 전위에 도달했지만, 0 1 제1 단계 기입 검증 전위에 도달하지 않음은 불가능하기 때문에, 1/0/1라는 상태는 본 예에서는 존재하지 않는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서 O 1 제1 단계 기입 검증 전위인 1.2 V에 도달하지 않는다면, 0 1 제1 단계 기입 검증에서의 검출 결과는 "pass"가 아니기때문에, 기억 회로 DS2의 데이터의 값은 변경되지 않는다.
메모리 셀의 임계값은 n 번째의 기입 단계에서 O 1 제1 단계 기입 검증 전위인 1.2 V에 도달한다면 0 1 제1 단계 기입 검증에서의 검출 결과는 "pass"이기때문에, 기억 회로 DS2의 데이터의 값은 "1"로 변경된다.
기억 회로 DS2의 값이 "1"이라면 기억 회로 DS2의 데이터는 메모리 셀의 임계값에 상관없이 변경되지 않는다. 또한, 0/0/0, 0/1/0, 및, 1/1/0은 0 1 제1 단계 기입 검증 대상이 아니기때문에, 각 기억 회로의 데이터는 변경되지 않는다.
표 7은 0 1 제2 단계 기입 검증 전후의 데이터와 메모리 셀의 임계값과의 관계를 나타내고 있다.
메모리 셀의 임계값 Vth
1.4 V 이하 1.4 V 이상
n 번째 0 1 제2 단계 기입 검증 이전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 1/1/1
1/1/1 1/1/1 1/1/1
0/0/0 0/0/0 0/0/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n 번째 0 1 제2 단계 기입 검증 후의 데이터 DS1/DS2/DS3
n 번째의 0 1 제2 단계 기입 검증전에, 기억 회로 DS1, DS2, DS3는 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 또는 1/1/0의 값을 가질수 있다.
O/O/1은 n 번째의 기입 단계 후에, 메모리 셀의 임계값이 O 1 제1 단계 기입 검증 전위에 도달하지 않았다는 의미이다.
O/1/1은 n 번째의 기입 단계까지 메모리 셀의 임계값이 O 1 제1 단계 기입 검증 전위에 도달했지만, (n-1)번째의 기입 단계까지는 메모리 셀의 임계값이 0 1 제2 단계 기입 검증 전위에는 도달하지 않았다는 것을 의미한다.
1/1/1는 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이, 0 1 제2 단계 기입 검증 전위에 도달했다는 것을 의미한다.
(n-1)번째의 기입 단계까지는 메모리 셀의 임계값이, 0 1 제2 단계 기입 검증 전위에 도달했지만, n 번째의 기입 단계까지는 메모리 셀의 임계값이 O 1 제1 단계 기입 검증 전위에 도달하고 있지 않다는 것은 불가능하므로, 상태 1/0/1는 본 예에서는 존재하지 않는다.
메모리 셀의 임계값이, n 번째 기입 단계에서, 0 1 제2 단계 기입 검증 전위 인 1.4 V에 도달하지 않는으면, 0 1 제2 단계 기입 검증에서의 검출 결과는 "pass"가 아니기 때문에 기억 회로 DS1의 데이터는 변경되지 않는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서, 0 1 제2 단계 기입 검증 전위인 1.4 V에 도달한다면, 0 1 제2 단계 기입 검증에서의 검출 결과는 "pass"이기때문에 기억 회로 DS1의 데이터는 "1"로 변경된다.
기억 회로 DS1의 값이 "1"이라면, 기억 회로 DS1의 데이터는 메모리 셀의 임계값에 상관없이 변경되지 않는다. 0/0/1는 0 1 제2 단계 기입 검증에 의해서 변경되지 않는다. 또한, 0/0/0, 0/1/0, 및, 1/1/0은 0 1 제2 단계 기입 검증 대상이 아니기때문에, 각 기억 회로의 데이터는 변경되지 않는다.
표 8은 0 0 제1 단계 기입 검증 전후의 데이터와 메모리 셀의 임계값과의 관계를 나타내고 있다.
메모리 셀의 임계값 Vth
2.2 V 이하 2.2 V 이상
n 번째 0 0 제1 단계 기입 검증 이전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 -
1/1/1 1/1/1 -
0/0/0 0/0/0 0/1/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n 번째 0 0 제1 단계 기입 검증 후의 데이터 DS1/DS2/DS3
n 번째의 0 0 제1 단계 기입 검증 전에, 기억 회로 DS1, DS2, DS3는 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 또는 1/1/0의 값을 가질 수 있다.
O/O/O는 (n-1)번째의 기입 후, 메모리 셀의 임계값이 OO 제1 단계 기입 검증 전위에 도달하지 않았다는 것을 의미한다.
O/1/O는 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 OO 제1 단계 기입 검증 전위에 도달했지만 0 0 제2 단계 기입 검증 전위에는 도달하지 않았음을 의미한다.
1/1/0은 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 0 0 제2 단계 기입 검증 전위에 도달했음을 의미한다.
(n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 0 0 제2 단계 기입 검증 전위에는 도달했지만, 0 0 제1 단계 기입 검증 전위는 도달되지 않았다는 것은 불가능하기 때문에, 상태 1/0/0는 본 예에서는 존재하지 않는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서 OO 제1 단계 기입 검증 전위인 2.2 V에 도달하지 않았다면, 0 0 제1 단계 기입 검증에서의 검출 결과는 "pass"가 아니기 때문에, 기억 회로 DS2의 데이터의 값은 변경되지 않는다.
메모리 셀의 임계값이 n 번째의 기입 단계에서 OO 제1 단계 기입 검증 전위인 2.2 V에 도달한다면, 0 0 제1 단계 기입 검증에서의 검출 결과는 "pass"이기 때문에 기억 회로 DS2의 데이터의 값은 "1"로 변경된다.
기억 회로 DS2의 값이 "1"이라면, 기억 회로 DS2의 데이터는 메모리 셀의 임계값에 상관없이 변경되지 않는다. 또한, 0/0/1, 0/1/l, 및, 1/1/1은 0 0 제1 단계 기입 검증 대상이 아니기때문에, 각 기억 회로의 데이터는 변경되지 않는다.
표 9는 0 0 제2 단계 기입 검증 전후의 데이터와 메모리 셀의 임계값과의 관 계를 나타내고 있다.
메모리 셀의 임계값 Vth
2.4 V 이하 2.4 V 이상
n 번째 0 0 제2 단계 기입 검증 이전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 -
1/1/1 1/1/1 -
0/0/0 0/0/0 -
0/1/0 0/1/0 1/1/0
1/1/0 1/1/0 1/1/0
n 번째의 0 0 제2 단계 기입 검증 후의 데이터 DS1/DS2/DS3
n 번째의 0 1 제2 단계 기입 검증 전에, 기억 회로 DS1, DS2, DS3는 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 또는 1/1/0의 값을 갖는다.
O/O/O는 n 번째의 기입 단계후에, 메모리 셀의 임계값이 O O 제1 단계 기입 검증 전위에 도달하지 않았음을 의미한다.
O/1/O는 n 번째의 기입 단계까지, 메모리 셀의 임계값이 O O 제1 단계 기입 검증 전위에는 도달했지만, (n-1)번째의 기입 단계까지는 메모리 셀의 임계값이 0 0 제2 단계 기입 검증 전위에 도달하지 않았다는 것을 의미한다.
1/1/0은 (n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 0 0 제2 단계 기입 검증 전위에 도달했음을 의미한다.
(n-1)번째의 기입 단계까지, 메모리 셀의 임계값이 0 0 제2 단계 기입 검증 전위에 도달했지만, n 번째의 기입 단계까지 메모리 셀의 임계값이 OO 제1 단계 기입 검증 전위에 도달하지 않았다는 것은 불가능하기 때문에, 상태 1/0/0는 본 예에 서는 존재하지 않는다.
메모리 셀의 임계값이, n 번째의 기입 단계에서 0 0 제2 단계 기입 검증 전위인 2.4 V에 도달하지 않는다면, 0 0 제2 단계 기입 검증에서의 검출 결과는 "pass"패스가 아니기 때문에, 기억 회로 DS1에서 데이터는 변경되지 않는다.
메모리 셀의 임계값이, n 번째의 기입 단계에서, 0 0 제2 단계 기입 검증 전위인 2.4 V에 도달한다면 0 0 제2 단계 기입 검증에서의 검출 결과가 "pass"이기때문에, 기억 회로 DS1의 데이터는 "1"로 변경된다.
기억 회로 DS1의 값이 "1"이라면, 기억 회로 DS1의 데이터는 메모리 셀의 임계값에 상관없이 변경되지 않는다. 0/0/0은 0 0 제2 단계 기입 검증에 의해서 변경되지 않는다. 또한, 0/0/1, 0/1/1, 및, 1/1/1은 0 0 제2 단계 기입 검증 대상이 아니기때문에, 각 기억 회로의 데이터는 변경되지 않는다.
(9) 메모리 셀의 치수와 임계값 분포와의 관계
도 54 및 도 55은 기수 비트선에 연결되는 메모리 셀로의 기입 전후 부유 게이트 전극 내의 전하의 변화의 모습을 나타내고 있다.
초기 상태에서는 모든 메모리 셀이 소거 상태에 있다.
이 후, 도 54에 도시한 바와 같이, 우수 비트선에 연결되는 메모리 셀 Ml에 대하여, 예를 들면, 10 기입을 실행하면, 메모리 셀 M1의 부유 게이트 전극 내로 마이너스의 전하가 주입된다. 이 상태는, 기수 비트선에 연결되는 메모리 셀로의 기입 이전이다.
다음에, 도 55에 도시한 바와 같이, 기수 비트선에 연결되는 메모리 셀 M2, M3에 대하여, 예를 들면, 10 기입을 실행하면, 메모리 셀 M2 및 M3의 부유 게이트 전극 내로 마이너스의 전하가 주입된다.
이 때, 메모리 셀 M1의 부유 게이트 전극과 메모리 셀 M2, M3의 부유 게이트 전극과의 사이에 발생하는 정전 용량 결합에 의해 메모리 셀 M1의 부유 게이트 전극 내에 전하의 변화가 발생한다.
즉, 도 56에 도시한 바와 같이, 우수 비트선에 연결되는 메모리 셀 M1의 부유 게이트 전극 내의 마이너스의 전하량이 증가하여, 메모리 셀 M1의 임계값이 상승한다.
이 임계값은 메모리 셀의 사이즈가 작아지고, 인접하는 메모리 셀들의 부유 게이트 전극 간에 발생하는 기생 용량이 커질 수록 커진다. 또한, 이러한 현상은 우수 비트선에 접속되는 메모리 셀로의 기입 전후로 있는 기수 비트선에 연결되는 메모리 셀 M2, M3에 대해서도 적용한다.
이와 같이, 메모리 셀의 임계값 분포의 폭은 메모리 셀의 미세화에 수반하여 넓어지는 경향에 있다. 즉, 상술한 바와 같은 임계값 분포의 폭을 좁게 하는 기술은 금후, 매우 중요하게 될 것으로 생각된다.
(10) 블록 내 메모리 셀들로의 기입 수순
도 57은 블록 내의 메모리 셀로의 기입 수순의 예를 나타내고 있다.
처음에, 워드선 WL0을 선택하여, 우수 비트선에 연결되는 메모리 셀들로 구성되는 1개의 페이지에 하위 데이터(하위 페이지 데이터)를 기입한다. 다음에, 기수 비트선에 연결되는 메모리 셀들로 구성되는 1개의 페이지에 하위 데이터를 기입 한다.
이 후, 우수 비트선에 연결되는 메모리 셀들로 구성되는 1개의 페이지에 상위 데이터(상위 페이지 데이터)를 기입한다. 마지막으로, 기수 비트선에 연결되는 메모리 셀들로 구성되는 1개의 페이지에 상위 데이터를 기입한다.
마찬가지로, 워드선 WL1, WL2, WL3을 순차 선택하여, 블록 내의 메모리 셀로의 기입을 완료시킨다.
이러한 기입 수순에 따르면, 인접하는 메모리 셀들의 부유 게이트 전극들 간에 발생하는 간섭을 최소로 억제할 수 있다. 즉, 1 페이지 내의 메모리 셀에 대해서 모두 하위 데이터를 기입한 후, 상위 데이터를 기입하고 있기 때문에, 기입 동안의 인접하는 메모리 셀들의 임계값들 간의 차를 작게 할수 있어, 임계값의 변동량을 작게 할수 있다.
(11) 판독 알고리즘
도 58은 하위 페이지의 판독 알고리즘을 표시한다.
우선, 판독 커맨드가 호스트 마이크로 컴퓨터로부터의 수신하면, 스테이트 머신은 판독 커맨드를 설정한다 (단계 S1). 다음에, 호스트 마이크로 컴퓨터로부터 어드레스 데이터를 수취하면, 스테이트 머신은 판독 페이지를 선택하기 위한 어드레스를 설정한다 (단계 S2). 어드레스가 설정되면, 스테이트 머신은 단계 S3로부터 스텝 S5까지가 자동적으로 행해진다.
우선, 0 1 판독이 행해진다 (단계 S3). 판독 데이터는 데이터 회로 내의 기억 회로에 기억된다.
0 1 판독의 결과, 판독 데이터가 "1", 즉, 상위 페이지 데이터가 "1"이라면 1 0 판독이 행해진다 (단계 S4). 1 0 판독의 결과, 판독 데이터가 "1"이라면 하위 페이지 데이터는 "1"로 판단되고, "0"인 경우에는 하위 페이지 데이터는 "0"으로 판단된다.
또한, 0 1 판독의 결과, 판독 데이터가 "0", 즉, 상위 페이지 데이터가 "0"이라면 0 0 판독이 행해진다 (단계 S5). 0 0 판독의 결과, 판독 데이터가 "1"인 경우에는 하위 페이지 데이터는 "l"로 판단되고, "0 "인 경우에는 하위 페이지 데이터는 "0"으로 판단된다.
도 59는 상위 페이지의 판독 알고리즘을 도시한다.
우선, 스테이트 머신은 호스트 마이크로 컴퓨터로부터의 판독 커맨드를 수취하면, 판독하여 커맨드를 설정한다 (단계 S1). 다음에, 스테이트 머신은 호스트 마이크로 컴퓨터로부터의 어드레스 데이터를 수신하면, 판독 페이지를 선택하기 위한 어드레스를 설정한다 (단계 S2).
어드레스가 설정되면, 스테이트 머신은 0 1 판독을 실행한다 (단계 S3). 이 판독 데이터는 데이터 회로 내의 기억 회로에 기억된다. 0 1 판독 결과로서, 판독 데이터가 "1"인 경우에는 상위 페이지 데이터는 "1"로 판단되고, "0"인 경우에는 상위 페이지 데이터는 "0"으로 판단된다.
(12) 기입 단계의 변형
도 60은 도 50의 파형도에 있어서의 기입 단계를 도시한다. 도 61은 도 60의 기입 단계의 변형예를 나타내고 있다.
도 60의 예에서는 선택된 비트선 BLe에 기입 제어 전위로서 0.4 V를 공급하고 있다. 이와는 대조적으로, 도 61의 예에서, 기입 전위 Vpgm이 워드선 WL2에 공급되고 난 후 일정 기간이 경과할 때까지는 선택된 비트선 BLe를 0 V로 유지하고, 그 기간이 경과한 후, 선택된 비트선 BLe를 기입 금지 전위(예를 들면, Vdd)로 설정한다. 이에 의해, 실효적인 기입 펄스 폭이 짧아져, 메모리 셀의 임계값의 상승이 억제된다.
(13) 기입 검증 단계의 변형
도 62는 도 50의 파형도에 있어서의 기입 검증의 변형예를 나타내고 있다.
제1 단계 기입 검증시, 선택된 비트선 BLe는 우선 0.7 V로 충전된다. 이 후, 선택된 워드선 WL2가 제1 단계 기입 검증 전위에 달하면, 메모리 셀의 임계값에 대응하여 비트선 BLe의 전위가 변화한다.
예를 들면, 메모리 셀의 임계값이 제1 단계 기입 검증 전위에 도달하였다면, 비트선 BLe는 0.7 V를 유지하고, 반대로 도달하지 않았다면, 비트선 BLe의 전위는 0 V를 향하여 저하한다.
따라서, 시각 tfv4에서, 비트선 BLe의 전위를 검출하면, 메모리 셀의 임계값이 제1 단계 기입 검증 전위에 달하고 있는지의 여부 검출할 수 있다. 메모리 셀의 임계값이 기입 검증 전위에 도달한다면, 검출 결과는 "pass"로 된다.
이 후, 시각 tfv5 (시각 tsv3)에 있어서, 선택된 워드선 WL2의 전위를 제1 단계 기입 검증 전위로부터 제2 단계 기입 검증 전위로 전환한다. 이 때, 메모리 셀의 임계값이 제2 단계 기입 검증 전위에 도달하였다면, 비트선 BLe는 0.7 V를 유 지하고, 반대로 도달하지 않았다면, 비트선 BLe의 전위는 0 V를 향하여 저하한다.
따라서, 시각 tsv4에 있어서, 비트선 BLe의 전위를 검출하면, 메모리 셀의 임계값이 제2 단계 기입 검증 전위에 도달하였는지 여부를 검출할 수 있다. 메모리 셀의 임계값이 기입 검증 전위에 달하고 있으면, 검출 결과는 "pass"로 된다.
이와 같이, 본 예에 따르면, 제2 단계 기입 검증 시에 비트선 BLe의 충전 시간을 생략가능하기 때문에 고속 기입이 가능하게 된다.
또, 본 예의 기입 검증 단계는 1 0 제1 및 제2 단계 기입 검증들에 한정되지 않고, 0 1 제1 및 제2 단계 기입 검증이나, 0 0 제1 및 제2 단계 기입 검증들에도 적용하는 것이 가능한다.
3. 기타
상술의 실시 형태에서 다치 NAND-구조 플래시 메모리에 대하여 설명했지만, 본 발명의 예는 통상의 2치 NAND-구조 플래시 메모리나, NOR형, AND형, DINOR 형 등의 그 밖의 구성의 플래시 메모리들에도 적용할 수 있다.
또한, 본 발명의 예들은 플래시 메모리 뿐아니라, 비휘발성 반도체 메모리 전반에 적용할 수 있다.
본 발명의 예들은 특히, 여러가지 시스템에 범용적으로 사용되는 비휘발성 반도체 메모리에 유효하다. 뿐만아니라, 본 발명의 예들은 상술의 형태에 한정되는 것이 아니고, 그 요지를 일탈하지않는 범위에서, 구성 요소를 변형하여 구체화할 수있다. 또한, 상술의 형태에 개시되어 있는 복수의 구성 요소가 적당한 조합에보다 여러가지의 발명을 구성할 수 있다. 예를 들면, 상술의 형태에 개시되는 전 구성 요소로부터 몇개인가의 구성 요소를 삭제해도 좋고, 다른 형태의 구성 요소를 적절하게 조합하더라도 좋다.
본 발명의 예에 따르면, 피크 전류에 의한 시스템 전체의 전원 전압의 저하에 기인하는 오동작을 방지할 수 있다.

Claims (45)

  1. 전류 소비의 피크가 제1 값을 갖는 고속 동작 모드와, 상기 제1 값보다도 낮은 제2 값을 갖는 저소비 전류 모드(low current consumption mode) 중 하나에서 기입, 소거 또는 판독하는 내부 회로와,
    상기 고속 동작 모드와 상기 저소비 전류 모드 간의 전환(switchover)을 제어하는 모드 전환 제어 회로를 포함하며,
    비트선은 상기 저소비 전류 모드에 비해 상기 고속 동작 모드에서 고속으로 충전 또는 방전되고, 상기 비트선의 충전 또는 방전 동안의 전류 소비의 피크는 상기 고속 동작 모드에 비해 상기 저소비 전류 모드에서 더 낮은 비휘발성 반도체 메모리.
  2. 삭제
  3. 제1항에 있어서, 상기 비트선을 충전 또는 방전하는 속도는 정전류를 발생하는 트랜지스터 또는 상기 정전류를 전송하는 트랜지스터의 사이즈 또는 게이트 전위에 의해 결정되는 비휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 비트선을 충전 또는 방전하는 속도는 페이지 버퍼의 성능에 의해 결정되는 비휘발성 반도체 메모리.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 칩의 외부로부터 입력된 커맨드에 기초하여 행해지는 비휘발성 반도체 메모리.
  9. 제1항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 칩 내의 메모리 셀 어레이 내에 저장된 데이터에 기초하여 행해지는 비휘발성 반도체 메모리.
  10. 제1항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 칩 내의 퓨즈 소자에 저장된 데이터에 기초하여 행해지는 비휘발성 반도체 메모리.
  11. 제1항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 웨이퍼 프로세스 동안 또는 칩 본딩 동안에 값이 고정되는 신호에 기초하여 행해지는 비휘발성 반도체 메모리.
  12. 제1항에 있어서, 상기 기입, 소거 또는 판독은 NAND-구조 플래시 메모리의 메모리 셀들에서 행해지는 비휘발성 반도체 메모리.
  13. 제12항에 있어서, 상기 메모리 셀들은 복수의 비트 데이터를 저장하는 비휘발성 반도체 메모리.
  14. 제1 페이지 사이즈를 갖는 메모리 셀들에서 기입, 소거 또는 판독이 행해지는 제1 모드와, 상기 제1 페이지 사이즈보다도 큰 제2 페이지 사이즈를 갖는 메모리 셀들에서 상기 기입, 소거 또는 판독이 행해지는 제2 모드 간에 전환하는 페이지 사이즈 전환 회로와,
    상기 제1 모드와 상기 제2 모드 간에 비트선의 프리차지 시간, 승압 회로의 승압 능력, 또는 기입 시간을 변경하는 모드 전환 제어 회로를 포함하는 비휘발성 반도체 메모리.
  15. 제14항에 있어서, 상기 모드 전환 제어 회로는 상기 제1 모드가 선택될 때의 피크 전류가, 상기 제2 모드가 선택될 때의 피크 전류와 동일하도록, 상기 비트선의 프리차지 시간, 상기 승압 회로의 승압 능력, 또는 상기 기입 시간을 제어하는 비휘발성 반도체 메모리.
  16. 제14항에 있어서, 상기 비트선의 프리챠지 시간, 상기 승압 회로의 승압 능력, 또는 상기 기입 시간은 칩의 외부로부터 입력된 커맨드, 상기 칩 내부의 메모리 셀 어레이에 기억된 데이터, 상기 칩 내부의 퓨즈 소자에 기억된 데이터, 또는 웨이퍼 프로세스 동안 또는 칩 본딩 동안에 값이 고정되는 신호에 기초하여 변경되는 비휘발성 반도체 메모리.
  17. 제14항에 있어서, 상기 기입, 소거 또는 판독은 NAND-구조 플래시 메모리의 메모리 셀들에서 행해지는 비휘발성 반도체 메모리.
  18. 제14항에 있어서, 상기 메모리 셀들은 복수 비트 데이터를 기억하는 비휘발성 반도체 메모리.
  19. 제1항에 따른 비휘발성 반도체 메모리를 포함하는 휴대용 디바이스로서,
    상기 비휘발성 반도체 메모리는 상기 고속 동작 모드 또는 상기 저소비 전류 모드에서 동작하는 휴대용 디바이스.
  20. 제14항에 따른 비휘발성 반도체 메모리를 포함하는 휴대용 디바이스로서,
    상기 페이지 사이즈 전환 회로는 상기 제1 모드를 선택하고, 상기 모드 전환 제어 회로는 고속 동작 모드를 선택하는 휴대용 디바이스.
  21. 제14항에 따른 비휘발성 반도체 메모리를 포함하는 휴대용 디바이스로서,
    상기 페이지 사이즈 전환 회로는 상기 제1 모드를 선택하고, 상기 모드 전환 제어 회로는 저소비 전류 모드를 선택하는 휴대용 디바이스.
  22. 제14항에 따른 비휘발성 반도체 메모리를 포함하는 휴대용 디바이스로서,
    상기 페이지 사이즈 전환 회로는 상기 제2 모드를 선택하고, 상기 모드 전환 제어 회로는 고속 동작 모드를 선택하는 휴대용 디바이스.
  23. 제14항에 따른 비휘발성 반도체 메모리를 포함하는 휴대용 디바이스로서,
    상기 페이지 사이즈 전환 회로는 상기 제2 모드를 선택하고, 상기 모드 전환 제어 회로는 저소비 전류 모드를 선택하는 휴대용 디바이스.
  24. 비휘발성 반도체 메모리에 있어서,
    전류 소비의 피크가 제1 값을 갖는 고속 동작 모드와, 상기 제1 값보다도 낮은 제2 값을 갖는 저소비 전류 모드 중 하나에서 기입, 소거 또는 판독하는 내부 회로와,
    상기 고속 동작 모드와 상기 저소비 전류 모드 간의 전환을 제어하는 모드 전환 제어 회로를 포함하며,
    승압 회로는 상기 저소비 전류 모드에 비해 상기 고속 동작 모드에서 고속으로 동작되고, 상기 승압 회로의 동작 동안의 전류 소비의 피크는 상기 고속 동작 모드에 비해 상기 저소비 전류 모드에서 더 낮은 비휘발성 반도체 메모리.
  25. 제24항에 있어서, 상기 승압 회로의 동작 속도는 상기 승압 회로를 구동하는 클럭 신호의 주파수에 의해 결정되는 비휘발성 반도체 메모리.
  26. 제24항에 있어서, 상기 승압 회로의 동작 속도는 상기 승압 회로에 공급되는 전원 전위의 값에 의해 결정되는 비휘발성 반도체 메모리.
  27. 제24항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 칩의 외부로부터 입력된 커맨드에 기초하여 행해지는 비휘발성 반도체 메모리.
  28. 제24항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 칩 내의 메모리 셀 어레이에 저장된 데이터에 기초하여 행해지는 비휘발성 반도체 메모리.
  29. 제24항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 칩 내의 퓨즈 소자에 저장된 데이터에 기초하여 행해지는 비휘발성 반도체 메모리.
  30. 제24항에 있어서, 상기 고속 동작 모드와 상기 저소비 전류 모드 간의 상기 전환은 웨이퍼 프로세스 동안 또는 칩 본딩 동안에 값이 고정되는 신호에 기초하여 행해지는 비휘발성 반도체 메모리.
  31. 제24항에 있어서, 상기 기입, 소거 또는 판독은 NAND-구조 플래시 메모리의 메모리 셀들에서 행해지는 비휘발성 반도체 메모리.
  32. 제31항에 있어서, 상기 메모리 셀들은 복수의 비트 데이터를 저장하는 비휘발성 반도체 메모리.
  33. 비휘발성 반도체 메모리에 있어서,
    전류 소비의 피크가 제1 값을 갖는 제1 동작 모드와, 전류 소비의 피크가 상기 제1 값보다도 낮은 제2 값을 갖는 제2 동작 모드 중 하나에서 기입, 소거 또는 판독하는 내부 회로와,
    상기 제1 동작 모드와 상기 제2 동작 모드 간의 전환(switchover)을 제어하는 모드 전환 제어 회로를 포함하는 비휘발성 반도체 메모리.
  34. 제33항에 있어서, 비트선의 충전 또는 방전 동안의 전류 소비의 피크는 상기 제1 동작 모드에 비해 제2 동작 모드에서 더 낮은 비휘발성 반도체 메모리.
  35. 제34항에 있어서, 상기 전류 소비의 피크는 정전류를 발생하는 트랜지스터 또는 상기 정전류를 전송하는 트랜지스터의 사이즈 또는 게이트 전위에 의해 결정되는 비휘발성 반도체 메모리.
  36. 제34항에 있어서, 상기 전류 소비의 피크는 페이지 버퍼의 성능에 의해 결정되는 비휘발성 반도체 메모리.
  37. 제33항에 있어서, 승압 회로의 동작 동안의 전류 소비의 피크는 상기 제1 동작 모드에 비해 상기 제2 동작 모드에서 더 낮은 비휘발성 반도체 메모리.
  38. 제37항에 있어서, 상기 전류 소비의 피크는 상기 승압 회로를 구동하는 클럭 신호의 주파수에 의해 결정되는 비휘발성 반도체 메모리.
  39. 제37항에 있어서, 상기 전류 소비의 피크는 상기 승압 회로에 공급되는 전원 전위의 값에 의해 결정되는 비휘발성 반도체 메모리.
  40. 제33항에 있어서, 상기 제1 동작 모드와 상기 제2 동작 모드 간의 상기 전환은 칩의 외부로부터 입력된 커맨드에 기초하여 행해지는 비휘발성 반도체 메모리.
  41. 제33항에 있어서, 상기 제1 동작 모드와 상기 제2 동작 모드 간의 상기 전환은 칩 내의 메모리 셀 어레이 내에 저장된 데이터에 기초하여 행해지는 비휘발성 반도체 메모리.
  42. 제33항에 있어서, 상기 제1 동작 모드와 상기 제2 동작 모드 간의 상기 전환은 칩 내의 퓨즈 소자에 저장된 데이터에 기초하여 행해지는 비휘발성 반도체 메모리.
  43. 제33항에 있어서, 상기 제1 동작 모드와 상기 제2 동작 모드 간의 상기 전환은 웨이퍼 프로세스 동안 또는 칩 본딩 동안에 값이 고정되는 신호에 기초하여 행해지는 비휘발성 반도체 메모리.
  44. 제33항에 있어서, 상기 기입, 소거 또는 판독은 NAND-구조 플래시 메모리의 메모리 셀들에서 행해지는 비휘발성 반도체 메모리.
  45. 제44항에 있어서, 상기 메모리 셀들은 복수의 비트 데이터를 저장하는 비휘발성 반도체 메모리.
KR1020040067030A 2004-03-22 2004-08-25 비휘발성 반도체 메모리 KR100662684B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004082730A JP2005267821A (ja) 2004-03-22 2004-03-22 不揮発性半導体メモリ
JPJP-P-2004-00082730 2004-03-22

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020060039266A Division KR100715412B1 (ko) 2004-03-22 2006-05-01 비휘발성 반도체 메모리

Publications (2)

Publication Number Publication Date
KR20050094325A KR20050094325A (ko) 2005-09-27
KR100662684B1 true KR100662684B1 (ko) 2007-01-02

Family

ID=34986094

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020040067030A KR100662684B1 (ko) 2004-03-22 2004-08-25 비휘발성 반도체 메모리
KR1020060039266A KR100715412B1 (ko) 2004-03-22 2006-05-01 비휘발성 반도체 메모리

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020060039266A KR100715412B1 (ko) 2004-03-22 2006-05-01 비휘발성 반도체 메모리

Country Status (3)

Country Link
US (2) US7224617B2 (ko)
JP (1) JP2005267821A (ko)
KR (2) KR100662684B1 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273766B1 (en) * 2005-01-12 2007-09-25 Spansion Llc Variable density and variable persistent organic memory devices, methods, and fabrication
US9524458B2 (en) 2005-02-07 2016-12-20 Mynette Technologies, Inc. Switchable epassport including shielding
US20070200682A1 (en) 2005-05-06 2007-08-30 Colby Steven M RFID Device Including Multiple Active Modes
US9569777B2 (en) 2005-02-07 2017-02-14 Mynette Technologies, Inc. EPassport including shielding method
US8816826B2 (en) * 2005-05-06 2014-08-26 Steven M. Colby Passive radio frequency data logger
US7161831B2 (en) * 2005-06-10 2007-01-09 Macronix International Co., Ltd. Leaf plot analysis technique for multiple-side operated devices
US7212447B2 (en) * 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
JP4791812B2 (ja) * 2005-12-07 2011-10-12 株式会社東芝 不揮発性半導体装置
KR100795634B1 (ko) 2005-11-11 2008-01-17 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및메모리 카드
JP4836548B2 (ja) * 2005-11-11 2011-12-14 株式会社東芝 半導体集積回路装置
US20070211551A1 (en) * 2005-11-25 2007-09-13 Yoav Yogev Method for dynamic performance optimization conforming to a dynamic maximum current level
KR100739256B1 (ko) 2006-05-12 2007-07-12 주식회사 하이닉스반도체 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법
JP4886434B2 (ja) 2006-09-04 2012-02-29 株式会社東芝 不揮発性半導体記憶装置
KR100763850B1 (ko) 2006-09-06 2007-10-05 삼성전자주식회사 통합 발진 회로를 구비하는 플래시 메모리 장치 및 상기메모리 장치의 동작 방법
KR100822805B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 다중 배속 동작 모드를 가지는 플래시 메모리 장치
JP5111882B2 (ja) 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
US8068365B2 (en) 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
US8120990B2 (en) * 2008-02-04 2012-02-21 Mosaid Technologies Incorporated Flexible memory operations in NAND flash devices
JP4769853B2 (ja) * 2008-09-19 2011-09-07 株式会社日立製作所 記憶制御装置及び記憶装置のデータ消去方法
KR101543763B1 (ko) * 2009-03-17 2015-08-12 삼성전자주식회사 집적 회로 카드
KR101069114B1 (ko) * 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자
JP2012058860A (ja) 2010-09-06 2012-03-22 Toshiba Corp メモリシステム
JP5198524B2 (ja) * 2010-09-10 2013-05-15 株式会社東芝 不揮発性半導体メモリ
JP2012169008A (ja) * 2011-02-14 2012-09-06 Toshiba Corp 半導体記憶装置
US8509001B2 (en) 2011-06-27 2013-08-13 Freescale Semiconductor, Inc. Adaptive write procedures for non-volatile memory
US8432752B2 (en) * 2011-06-27 2013-04-30 Freescale Semiconductor, Inc. Adaptive write procedures for non-volatile memory using verify read
JP2013045478A (ja) 2011-08-23 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置
US8873316B2 (en) * 2012-07-25 2014-10-28 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions based upon operating temperature to reduce performance degradation
US8902667B2 (en) 2012-07-25 2014-12-02 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for program/erase operations to reduce performance degradation
US9142315B2 (en) 2012-07-25 2015-09-22 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for read/verify operations to compensate for performance degradation
KR101996003B1 (ko) * 2013-06-17 2019-07-04 에스케이하이닉스 주식회사 클록 제어 장치
KR102081757B1 (ko) * 2013-06-26 2020-02-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
WO2015004715A1 (ja) * 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置およびその制御方法
JP2015056198A (ja) 2013-09-13 2015-03-23 株式会社東芝 メモリチップ、記憶装置および読み出し方法
US9472279B2 (en) * 2015-01-20 2016-10-18 Taiwan Semiconductor Manufacturing Company Limited Memory cell dynamic grouping using write detection
JP6007271B2 (ja) * 2015-03-09 2016-10-12 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
FR3041807B1 (fr) 2015-09-24 2017-12-08 Stmicroelectronics Rousset Procede de controle d'un cycle d'ecriture de memoire de type eeprom et dispositif correspondant
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
US10074413B2 (en) 2016-03-17 2018-09-11 Toshiba Memory Corporation Semiconductor storage device
CN106128506A (zh) * 2016-06-23 2016-11-16 天津瑞发科半导体技术有限公司 一种根据功耗调整闪存移动存储设备读写速度的装置
KR102663261B1 (ko) * 2016-09-08 2024-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6645940B2 (ja) * 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
JP6756878B1 (ja) * 2019-06-17 2020-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20210142981A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11636897B2 (en) * 2021-03-03 2023-04-25 Sandisk Technologies Llc Peak current and program time optimization through loop dependent voltage ramp target and timing control

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900019010A (ko) * 1989-05-08 1990-12-22 와따나베 히로시 메모리 카트리지 및 메모리 제어방법
JPH10188567A (ja) 1996-10-29 1998-07-21 Hitachi Ltd メモリ及びマイコン
KR19980069817A (ko) * 1997-01-20 1998-10-26 세키자와다다시 반도체 장치 및 신호 전송 시스템
KR19980082672A (ko) * 1997-05-08 1998-12-05 김영환 가변적인 페이지 크기를 지원하는 어드레스 변환장치
JP2002093159A (ja) 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602794A (en) * 1995-09-29 1997-02-11 Intel Corporation Variable stage charge pump
JP2908332B2 (ja) * 1996-07-30 1999-06-21 日本電気アイシーマイコンシステム株式会社 半導体メモリ回路
US6134148A (en) * 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
JPH10177797A (ja) 1996-12-17 1998-06-30 Toshiba Corp 半導体記憶装置
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
KR100332950B1 (ko) * 1998-04-10 2002-08-21 삼성전자 주식회사 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법
JP3366264B2 (ja) * 1998-09-28 2003-01-14 エヌイーシーマイクロシステム株式会社 不揮発性メモリ、メモリ検査方法
JP3863330B2 (ja) 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP3519676B2 (ja) * 2000-08-10 2004-04-19 沖電気工業株式会社 不揮発性半導体記憶装置
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
JP2002278783A (ja) 2001-03-19 2002-09-27 Funai Electric Co Ltd ファームウェア書き換えシステム
JP3831277B2 (ja) * 2001-12-28 2006-10-11 株式会社東芝 半導体装置
KR20060039266A (ko) * 2004-11-02 2006-05-08 주식회사 하이닉스반도체 반도체 메모리 장치의 센스앰프 구동전압 제어회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900019010A (ko) * 1989-05-08 1990-12-22 와따나베 히로시 메모리 카트리지 및 메모리 제어방법
JPH10188567A (ja) 1996-10-29 1998-07-21 Hitachi Ltd メモリ及びマイコン
KR19980069817A (ko) * 1997-01-20 1998-10-26 세키자와다다시 반도체 장치 및 신호 전송 시스템
KR19980082672A (ko) * 1997-05-08 1998-12-05 김영환 가변적인 페이지 크기를 지원하는 어드레스 변환장치
JP2002093159A (ja) 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR20050094325A (ko) 2005-09-27
KR20060058068A (ko) 2006-05-29
US7224617B2 (en) 2007-05-29
KR100715412B1 (ko) 2007-05-07
US20060215458A1 (en) 2006-09-28
US7269073B2 (en) 2007-09-11
JP2005267821A (ja) 2005-09-29
US20050207229A1 (en) 2005-09-22

Similar Documents

Publication Publication Date Title
KR100662684B1 (ko) 비휘발성 반도체 메모리
KR100630405B1 (ko) 불휘발성 반도체 메모리
US11183235B2 (en) Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
KR100515867B1 (ko) 불휘발성 반도체 메모리
KR100502129B1 (ko) 불휘발성 반도체 메모리
JP3863330B2 (ja) 不揮発性半導体メモリ
US7675774B2 (en) Page buffer and multi-state nonvolatile memory device including the same
US6154391A (en) Nonvolatile semiconductor memory device
JP3425340B2 (ja) 不揮発性半導体記憶装置
US11227658B2 (en) Flash memory and method for controlling the same
US11081181B2 (en) Flash memory and method for operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111202

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee