JP4791812B2 - 不揮発性半導体装置 - Google Patents
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Description
図1は、本実施形態に係る不揮発性記憶装置(以下「本不揮発性記憶装置」という。)の概略ブロック図である。図1に示す本不揮発性記憶装置1は、複数のゲート線、この複数のゲート線に沿って配置される複数のワード線、複数のワード線及び複数のゲート線と交差するよう配置される複数のビット線、複数のメモリセルを有するメモリセルアレイ2と、このメモリセルアレイ2におけるビット線を制御するビット線制御回路3と、メモリセルアレイ2におけるワード線を制御するワード線制御回路4と、メモリセルアレイ2におけるゲート線を制御するゲート制御回路5と、ワード線制御回路3、ビット線制御回路4及びゲート線制御回路5等における各制御信号を生成する制御信号生成回路6と、この制御信号発生回路6にその基礎となる信号を入力する信号入力端子7と、を有している。また本不揮発性記憶装置1は、ビット線制御回路3に接続されるデータ入出力バッファ8と、このデータ入出力バッファ8に接続されるデータ入出力端子9も有して構成されている(なお本明細書では、上記ビット線制御回路、ワード線制御回路、ゲート線制御回路、制御信号生成回路等各種回路を含む回路を「周辺回路部」という。)
2…メモリセルアレイ
3…ビット線制御回路
4…ワード線制御回路
5…ゲート線制御回路
6…制御信号発生回路
7…信号入力端子
8…データ入出力バッファ
9…データ入出力端子
MC0〜i…メモリセル
S1…ソース側選択トランジスタ
S2…ドレイン側選択トランジスタ
WL0〜i…ワード線
SGD…ドレイン側選択ゲート線
SGS…ソース側選択ゲート線
MB0〜j…メモリセルユニット
BL0〜j…ビット線
41…電圧転送トランジスタ
61…読み出し電圧発生回路
62…選択電圧発生回路
63…選択電圧転送回路
Claims (5)
- ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、該直列に接続される複数のメモリセルの各々に接続される複数のワード線、を有するメモリセルアレイと、
前記メモリセルアレイの制御を行う周辺回路部と、を有する不揮発性半導体記憶装置であって、
読み出し動作において、選択メモリセルに選択電圧を印加するタイミングが非選択メモリセルに読み出し電圧を印加するタイミングより遅く、かつ、前記読み出し電圧を印加するタイミングと、選択電圧を印加するタイミングとの間の期間において、前記選択電圧が印加される前記メモリセルにおけるゲートはフローティング状態であることを特徴とする不揮発性半導体記憶装置。 - 選択電圧を印加するタイミングは、前記読み出し電圧を印加するタイミングより0.5μ秒以上遅いことを特徴とする請求項1記載の不揮発性半導体装置。
- 選択電圧を印加するタイミングは、前記読み出し電圧を印加するタイミングより1μ秒以上遅いことを特徴とする請求項1記載の不揮発性半導体装置。
- 前記読み出し動作は、前記非選択メモリセルに読み出し電圧を印加した後の1回目のデータ読み出しであることを特徴とする請求項1から3のいずれかに記載の不揮発性半導体装置。
- 前記選択電圧は、前記読み出し電圧よりも低いことを特徴とする請求項1から4のいずれかに記載の不揮発性半導体装置。
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