JP4791812B2 - 不揮発性半導体装置 - Google Patents

Description

本発明は、不揮発性半導体装置に関する。

近年、半導体記憶装置の中でも、記憶したデータを不揮発的に保持するいわゆる不揮発性半導体記憶装置が普及している。このような半導体記憶装置においては、ＮＡＮＤ型と呼ばれるメモリセルアレイ構造を有するものがある。

ＮＡＮＤ型と呼ばれるメモリセルアレイ構造を有する半導体記憶装置は、ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、これら直列に接続された複数のメモリセルのドレイン側の端部において接続されるドレイン側選択トランジスタ、この端部の反対側のソース側の端部において接続されるソース側選択トランジスタ、及び、ドレイン側選択トランジスタのメモリセルとは接続されていない側のソースドレイン領域に接続されるビット線と、を有するメモリセルユニットを複数有して構成されている。そして更に、この半導体記憶装置は、これら各ユニットにおけるドレイン側選択トランジスタのゲートに共通に接続されるドレイン側選択ゲート線、ソース側選択トランジスタのゲートに共通に接続されるソース側選択ゲート線、各メモリセルユニットにおいて同様の電気的接続位置にあるメモリセルのゲートに共通に接続される複数のワード線、を有して構成されている。なおこの半導体記憶装置は、メモリセル外部の回路からワード線、ゲート線、ビット線等の各配線に電圧を印加することで、読み出し動作や書き込み動作を行うことができる。なお、読み出し動作等における配線への電圧印加を制御する従来技術としては下記特許文献１及び２に記載がある。

特開平８−５５４８８号公報 特開２０００−１７３３００号公報

本発明は、よりノイズを低減させた信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、該直列に接続される複数のメモリセルの各々に接続される複数のワード線、を有するメモリセルアレイと、メモリセルアレイの制御を行う周辺回路部と、を有する不揮発性半導体記憶装置であって、読み出し動作において、選択電圧を印加するタイミングと読み出し電圧を印加するタイミングとが異なっていることを特徴とする。

本発明によると、よりノイズを低減させた信頼性の高い不揮発性半導体装置を提供することができる。

本発明者らは、不揮発性半導体装置における読み出し動作等について、検討を行ったところ、主に二つのカップリングノイズが生じていることを見出した。具体的に説明すると１つ目のノイズは、選択されたメモリセルのゲート線に接続される選択ワード線に電圧を印加した場合、外部に接続された電圧発生回路側に電荷が流れ、電圧のアンダーシュートであり、もう一つのノイズは、選択されなかったワード線が読み出し電圧に昇圧される際に発生するオーバーシュートである。これらはノイズとして信頼性に影響を与えるものであるだけでなく、読み出し動作や書き込み時間の増加につながってしまうことになる。

本発明者らは、上記課題を鑑み、鋭意検討を行ったところ、不揮発性半導体記憶装置の読み出し動作において、選択電圧を印加するタイミングと読み出し電圧を印加するタイミングとを異ならせることで、上記２つのカップリングノイズのタイミングを異ならせることができ、カップリングノイズを相殺させることが可能であることに着想し、本発明を完成させた。

以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態）
図１は、本実施形態に係る不揮発性記憶装置（以下「本不揮発性記憶装置」という。）の概略ブロック図である。図１に示す本不揮発性記憶装置１は、複数のゲート線、この複数のゲート線に沿って配置される複数のワード線、複数のワード線及び複数のゲート線と交差するよう配置される複数のビット線、複数のメモリセルを有するメモリセルアレイ２と、このメモリセルアレイ２におけるビット線を制御するビット線制御回路３と、メモリセルアレイ２におけるワード線を制御するワード線制御回路４と、メモリセルアレイ２におけるゲート線を制御するゲート制御回路５と、ワード線制御回路３、ビット線制御回路４及びゲート線制御回路５等における各制御信号を生成する制御信号生成回路６と、この制御信号発生回路６にその基礎となる信号を入力する信号入力端子７と、を有している。また本不揮発性記憶装置１は、ビット線制御回路３に接続されるデータ入出力バッファ８と、このデータ入出力バッファ８に接続されるデータ入出力端子９も有して構成されている（なお本明細書では、上記ビット線制御回路、ワード線制御回路、ゲート線制御回路、制御信号生成回路等各種回路を含む回路を「周辺回路部」という。）

ここで図２に、メモリセルアレイ２の構成を示す。図２に示されるメモリセルアレイ２は、複数のメモリセルユニットＭＵ０、ＭＵ１…、ＭＵｊを並列に配置して構成されており、各メモリセルユニットは、ソースドレイン領域を共通する形で直列に配置される複数のメモリセルＭＣ０、ＭＣ１…、ＭＣｉと、これら接続の一端（ソース領域側）に接続されるソース側選択トランジスタＳ１と、もう一方の一端（ドレイン領域側）に接続されるドレイン側選択トランジスタＳ２と、を有して構成されている。なお、各メモリセルＭＣ０、ＭＣ１…、ＭＣｉにおけるゲートはフローティングゲートであって、これら各メモリセルは、他のメモリセルユニットにおける接続関係が電気的に同様な位置にあるメモリセルのフローティングゲートとワード線（ＷＬ０、ＷＬ１…、ＷＬｉ）を介して共通に接続されている。また、各メモリセルユニットにおけるソース側選択トランジスタＳ１のゲートは、メモリセルアレイに共通のソース側選択ゲート線ＳＧＳに接続されており、同様にドレイン側選択トランジスタＳ２のゲートも、メモリセルアレイに共通のドレイン側選択ゲート線ＳＧＤに接続されている。また、各メモリブロックにおけるドレイン側選択トランジスタＳ２のドレイン領域は、各メモリブロックに対応して設けられるビット線ＢＬ０、ＢＬ１…、ＢＬｉにそれぞれ接続されており、各メモリブロックにおけるソース側選択トランジスタＳ１のソース領域は、メモリセルアレイ２に共通のセルソース線ＣＥＬＳＲＣに共通に接続されている。

またここで図３に、図１で示す本不揮発性半導体記憶装置のうち、ワード線制御回路４及び制御信号生成回路６の詳細な機能ブロックを示す。本制御信号生成装置６には、読み出し電圧Ｖｒｅａｄを発生させる読み出し電圧発生装置６１と、選択電圧Ｖｃｇｒｖを発生させる選択電圧発生装置６２と、を少なくとも有している。一方、ワード線制御回路４は、メモリセルアレイ２における各ワード線に接続される複数の電圧転送トランジスタ４１及びこれら各電圧転送トランジスタ各々に接続される複数のＣＧドライバ４２を有している。なお、各ＣＧドライバ４２は、読み出し発生装置６１及び選択電圧発生装置６２に接続されており、接続されるメモリセルが選択か非選択かに応じ、読み出し電圧Ｖｒｅａｄ又は選択電圧Ｖｃｇｒｖのいずれかを選択する。また、複数の電圧転送トランジスタ４１は、それぞれのゲートが共通のゲート線に接続されており、所定の値以上の電圧が印加されると、一度に電圧転送トランジスタ４１のゲートがＯＮ状態になり、それぞれのワード線に選択した電圧を印加することができる。なお、本不揮発性半導体装置は、制御信号生成装置６における選択電圧発生回路６２とワード線制御回路４のＣＧドライバ４２との間に選択電圧転送回路６３が設けられており、選択電圧を印加する場合、選択電圧転送回路６３により印加のタイミングが制御される（より具体的な動作については後述する）。なお、本選択電圧転送回路６３は、読み出し動作に限らず、書き込み動作においても必要な電圧をＣＧドライバ４２に転送させる動作を行うことができる。

次に、図４に、本不揮発性半導体装置のデータ読み出し動作について説明する。図４は、図２におけるメモリセルユニットＭＵ０においてソース側選択トランジスタに隣接するメモリセルＭＣ０を読み出す場合のタイミングチャートを示している。本不揮発性半導体記憶装置においては、まず時刻ｔ１において、ソース側選択ゲート線に電圧Ｖｓｇを印加する。次に、時刻ｔ２において、ビット線ＢＬ０に電圧Ｖｂｌを印加する。そして時刻ｔ３において、読み出されるメモリセル（以下「選択メモリセル」という。）ＭＣ０以外のメモリセル（以下「非選択メモリセル」という。）ＭＣ１〜ｉに接続されるワード線（以下、非選択メモリセルに接続されるワード線を「非選択ワード線」という。）ＷＬ１〜ＷＬｉに読み出し電圧Ｖｒｅａｄを印加する。その後、時刻ｔ４に選択メモリセルＭＣ０に接続されるワード線（以下「選択ワード線」という。）に印加される選択電圧をＶｃｇｒｖに昇圧する。そしてその後時刻ｔ５においてドレイン側選択ゲートＳＧＤに電圧Ｖｓｇを印加し、ドレイン側選択トランジスタのゲートをＯＮにする。即ち、このような動作により、ドレイン側選択トランジスタ、ソース側選択トランジスタ、非選択メモリセルのゲートがＯＮ状態となり、選択メモリセルに“０”のデータが格納されているか、“１”のデータが格納されているか、によってビット線の電圧変化が生じ、時刻ｔ５におけるビット線ＢＬ０における電圧の変化を判定することでデータを読み出すことができるようになる。なお、ここではソース側選択トランジスタに隣接するメモリセルＭＣ０を選択する場合の例について記載しているが、後述するように本実施形態では隣接する非選択ワード線とのカップリングノイズを考慮しているため、選択されるメモリセルの位置については特段に限定されることはない。

なお、本不揮発性半導体記憶装置では、選択ワード線ＷＬ０と、非選択ワード線ＷＬ１〜ｉとの昇圧のタイミングを異ならせることを特徴の一つとしている。より具体的には、選択ワード線の昇圧のタイミングが非選択ワード線の昇圧のタイミングよりも後になっている。これは、選択メモリセルに隣り合うメモリセルは非選択メモリセルになっており、ほぼ同時に選択ワード線と非選択ワード線とを昇圧した場合、その間にカップリングノイズが生じ、選択ワード線の電圧がオーバーシュートしてしまうことがあるのでこれを避けるためである。より具体的に説明すると、選択ワード線と非選択ワード線とをほぼ同時に昇圧する場合、２つのノイズが発生することになる。１つ目のノイズは、選択ワード線と選択電圧発生回路がＣＧドライバを介して接続した瞬間に発生するものである。これは、選択電圧発生回路の負担は選択ワード線がつながった瞬間に大きくなる。そのため、電荷が負荷に流れ選択ワード線の電位がアンダーシュートすることになる。なお、この後選択電圧発生回路は、再び選択ワード線の負荷を充電し、所望の電圧Ｖｃｇｒｖ（例えば２Ｖ程度）に収束させる。一方、２つ目のノイズは、非選択ワード線が読み出し電圧Ｖｒｅａｄに昇圧される際に発生するものである。選択ワード線は必ず非選択ワード線が隣にあるので、非選択ワード線のカップリングノイズで選択ワード線の電位がオーバーシュートしてしまうことにより発生するのである。選択ワード線の電圧が許容範囲を超えてアンダーシュートやオーバーシュートしてしまうと、選択電圧が所望の電圧に収束せず、このカップリングノイズが収束するまで待たねばならず、読み出し動作、特にベリファイリードに時間を費やすこととなり、書き込み時間の増加につながってしまうことになる。これに対し、本不揮発性半導体記憶装置では、上記のように、非選択ワード線を先に昇圧させておくことで、まず、選択ワード線の電位がアンダーシュートするタイミングを遅らせることができる。更にこの結果、非選択ワード線から受けてオーバーシュートするカップリングノイズのピークと、選択ワード線の電位がアンダーシュートするタイミングとを近づけることができ、カップリングノイズ低減が可能となるのである。なお、本不揮発性半導体記憶装置におけるこの遅らせる時間としては、電圧や配線間隔等によって適宜調整が可能であり、上記効果を得ることができる限りにおいて特段に限定はされないが、０よりは大きいことが少なくとも必要である。一方、遅らせる時間の上限についても上記同様適宜調整可能であるが、後に昇圧される選択ゲート線（図４の例ではドレイン側選択ゲート線ＳＧＤ）が昇圧されるまでに選択ワード線の電圧がＶｃｇｒｖに設定されている必要であり、上限としては選択ゲート線がオンするまでの時間が該当する。具体的な数値としては、例として０μ秒より大きく５μ秒以下であること、実施の形態により０.５μ秒以上５μ秒以下、１．０μ秒以上５μ秒以下、若しくは１．５μ秒以上５μ秒以下であるとすることが望ましい。またこの間における選択メモリセルにおけるゲートはフローティング状態であることもより好ましく、期間ｔ３〜ｔ４（上記遅らせる時間）の間はそれ以前の電圧を保持させておいてもよい。

本不揮発性半導体記憶装置におけるノイズ低減の効果について具体的にシミュレーションを行って確認した。この結果を図５及び図６に示す。図５は、選択ワード線を昇圧するタイミングを、非選択ワード線を昇圧するタイミングから１μ秒遅らせた場合を、図６は１．５μ秒遅らせた場合をそれぞれ示す。図５の結果によると、選択ワード線を昇圧するタイミングを１μ秒遅らせることで、選択電圧Ｖｃｇｒｖの電位（ここでは２Ｖ、図中破線の丸印参照）からオーバーシュートする電圧を低減できることが確認できた（なお選択ワード線を昇圧するタイミングと非選択ワード線を昇圧するタイミングをほぼ同じに設定した場合についてのシミュレーション結果を図７に示す。）。また、図６では１．５μ秒遅らせた場合の例であるが、これによると更に低減でき、ノイズはほぼゼロになっていることが確認できた。これにより、選択ワード線のセットアップする時間が短縮できることが確認でき、特に書き込み時間等の短縮につながる。なお、本シミュレーションにおいては、非選択ワード線をＶｄｄに充電した後読み出し電圧Ｖｒｅａｄに昇圧しているが、非選択ワード線をＶｓｓから読み出し電圧Ｖｒｅａｄに昇圧した場合においても同様な結果を得ることができると考えられる。

ここで、図８に上記動作を実現する回路構成の一例について説明する。図８は、図３に示す制御信号生成回路６の選択電圧転送回路６３の内部を説明する図である。図８に示す選択電圧転送回路６３は、ｔ４において電圧転送トランジスタ４１がＯＮ状態となった場合に選択電圧を印加する若しくはメモリセルにおけるゲートをフローティング状態とすることができ、この回路は複数のトランジスタを有して構成されている。即ち、以上の構成により本不揮発性半導体記憶装置は、時刻ｔ４において選択ワード線にフローティング状態とするとともに、時刻ｔ５では選択電圧に切り替え、選択ワード線に選択電圧を印加することができるようになる。なお図９に選択電圧選択回路６３における電圧ＣＧＳＶＣＧＲＶ−Ｖ及びＣＧＳＦＬＯ−Ｖの値（時刻ｔ３〜ｔ５近傍について）を示しておく。図９の時刻ｔ３以前では、ＣＧＳＶＣＧＲＶ−Ｖ及びＣＧＳＦＬＯ−Ｖが共にＶｓｓになっている。このとき、図８のＬＶＮＥトランジスタはオン状態となるため、選択ＷＬ電圧もＶｓｓになる。次に時刻ｔ３から時刻ｔ４の間、ＣＧＳＦＬＯ−ＶにだけＶｄｄを印加する。このとき、Ｖｓｓを転送するＬＶＮＥトランジスタはオフ状態となり、さらに選択電圧を転送するＨＶＮＥトランジスタもオフ状態となるため、選択ＷＬをフローティング状態にすることが出来る。最後に時刻ｔ４で、ＣＧＳＶＣＧＲＶ−ＶにＶｄｄ、ＣＧＳＦＬＯ−ＶにＶｓｓを印加する。この時、ＶＳＳを転送するＬＶＮＥトランジスタはオフ状態を維持し、選択電圧を転送するＨＶＮＥトランジスタがオン状態となるため、選択ワード線に選択電圧を転送することが出来る。

なお、ここで図１０に、本不揮発性半導体記憶装置の部分断面図を示しておく。本図は、一つのメモリセルユニットをソース側選択トランジスタとドレイン側選択トランジスタの両方を通る断面で切断した場合の図である。本不揮発性半導体記憶装置は、上述のとおり基板と、基板上に配置される複数のメモリセル、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のメモリセルのフローティングゲートそれぞれに対応させて配置されるワード線、ドレイン側選択トランジスタのドレイン領域に接続されるビット線、ソース側選択トランジスタのソース領域に接続されるセルソース線と、を有しており、図１０では基板、フローティングゲート、ワード線、ビット線等の断面が示されている。また、本不揮発性半導体装置においては、更に、ソース側選択トランジスタに接続されるソース側選択トランジスタ用シャント線（ＳＧＳシャント線）、ドレイン側選択トランジスタに接続されるドレイン側選択トランジスタ用シャント線（ＳＧＤシャント線）を有している。

以上、本実施形態に係る不揮発性半導体記憶装置により、よりノイズを低減させた信頼性の高い不揮発性半導体記憶装置を提供することができる。

また、本実施形態に係る不揮発性半導体記憶装置はメモリカードに搭載することが可能である。この場合、この不揮発性半導体記憶装置をコントロールするコントローラや、パッド部等を設けることで実現できる。この図を図１１に示す。

実施形態に係る不揮発性半導体記憶装置の機能ブロックを示す図。 実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示す図。 実施形態に係る不揮発性半導体記憶装置のうち、メモリセル、ワード線制御回路、制御信号発生回路についての機能ブロックを示す図。 実施形態に係る不揮発性半導体装置の読み出し動作におけるタイミングチャートを示す図。 実施形態に係る不揮発性半導体装置についてのシミュレーション結果を示す図。選択ワード線の昇圧を非選択ワード線の昇圧に比べ１μ秒送られた場合の結果を示す。 実施形態に係る不揮発性半導体装置についてのシミュレーション結果を示す図。選択ワード線の昇圧を非選択ワード線の昇圧に比べ１．５μ秒送られた場合の結果を示す。 不揮発性半導体装置についてのシミュレーション結果を示す図。選択ワード線の昇圧と非選択ワード線の昇圧とを同時に行った場合の結果を示す図。 本実施形態に係る制御信号生成回路選択電圧転送回路６３の内部を説明する図 図８に示す選択電圧転送回路６３に関するタイミングチャート（ｔ３〜ｔ５近傍）を示す図。 本実施形態にかかる不揮発性半導体記憶装置の部分断面図。 本実施形態にかかる不揮発性半導体装置を搭載したメモリカードの構成を示す図。

符号の説明

１…不揮発性半導体記憶装置
２…メモリセルアレイ
３…ビット線制御回路
４…ワード線制御回路
５…ゲート線制御回路
６…制御信号発生回路
７…信号入力端子
８…データ入出力バッファ
９…データ入出力端子
ＭＣ０〜ｉ…メモリセル
Ｓ１…ソース側選択トランジスタ
Ｓ２…ドレイン側選択トランジスタ
ＷＬ０〜ｉ…ワード線
ＳＧＤ…ドレイン側選択ゲート線
ＳＧＳ…ソース側選択ゲート線
ＭＢ０〜ｊ…メモリセルユニット
ＢＬ０〜ｊ…ビット線
４１…電圧転送トランジスタ
６１…読み出し電圧発生回路
６２…選択電圧発生回路
６３…選択電圧転送回路

Claims (5)

1. ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、該直列に接続される複数のメモリセルの各々に接続される複数のワード線、を有するメモリセルアレイと、
   前記メモリセルアレイの制御を行う周辺回路部と、を有する不揮発性半導体記憶装置であって、
   読み出し動作において、選択メモリセルに選択電圧を印加するタイミングが非選択メモリセルに読み出し電圧を印加するタイミングより遅く、かつ、前記読み出し電圧を印加するタイミングと、選択電圧を印加するタイミングとの間の期間において、前記選択電圧が印加される前記メモリセルにおけるゲートはフローティング状態であることを特徴とする不揮発性半導体記憶装置。
2. 選択電圧を印加するタイミングは、前記読み出し電圧を印加するタイミングより０．５μ秒以上遅いことを特徴とする請求項１記載の不揮発性半導体装置。
3. 選択電圧を印加するタイミングは、前記読み出し電圧を印加するタイミングより１μ秒以上遅いことを特徴とする請求項１記載の不揮発性半導体装置。
4. 前記読み出し動作は、前記非選択メモリセルに読み出し電圧を印加した後の１回目のデータ読み出しであることを特徴とする請求項１から３のいずれかに記載の不揮発性半導体装置。
5. 前記選択電圧は、前記読み出し電圧よりも低いことを特徴とする請求項１から４のいずれかに記載の不揮発性半導体装置。