JP4851779B2 - 不揮発性半導体記憶装置及びこれを搭載したメモリカード - Google Patents

Description

本発明は、不揮発性半導体記憶装置及びこれを搭載したメモリカードに関する。

近年、半導体記憶装置の中でも、記憶したデータを不揮発的に保持するいわゆる不揮発性半導体記憶装置が普及している。このような半導体記憶装置においては、ＮＡＮＤ型と呼ばれるメモリセルアレイ構造を有するものがある。

ＮＡＮＤ型と呼ばれるメモリセルアレイ構造を有する半導体記憶装置は、ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、これら直列に接続された複数のメモリセルのドレイン側の端部において接続されるドレイン側選択トランジスタ、この端部の反対側のソース側の端部において接続されるソース側選択トランジスタ、及び、ドレイン側選択トランジスタのメモリセルとは接続されていない側のソースドレイン領域に接続されるビット線と、を有するメモリセルユニットを複数有して構成されている。そして更に、この半導体記憶装置は、これら各ユニットにおけるドレイン側選択トランジスタのゲートに共通に接続されるドレイン側選択ゲート線、ソース側選択トランジスタのゲートに共通に接続されるソース側選択ゲート線、各メモリセルユニットにおいて同様の電気的接続位置にあるメモリセルのゲートに共通に接続される複数のワード線、を有して構成されている。

このようなＮＡＮＤ型のメモリセルアレイ構造を有する半導体記憶装置では、メモリセルからデータを読み出す場合、まずドレイン側選択ゲート線を４Ｖ程度昇圧してドレイン側選択トランジスタをＯＮ状態とし、次いでビット線に１Ｖ程度の電圧を印加する。そして、データを読み出すメモリセル（以下「選択メモリセル」という。）に接続されているワード線（以下「選択ワード線」という。）に読み出し電圧を印加する一方、選択メモリセル以外のメモリセル（以下「非選択メモリセル」という。）に接続されているワード線（以下「非選択ワード線」という。）に５Ｖ程度昇圧してＯＮ状態とする、なおこの後、ソース側選択ゲート線の電圧も４Ｖ程度昇圧してトランジスタをＯＮ状態とする。そして、この結果生じるビット線の電圧変化を検出することにより、選択メモリセルに“０”のデータが格納されているか、“１”のデータが格納されているのかを判定する。このようなタイミング動作に関する従来の技術としては、下記特許文献１に記載の技術が挙げられる。

特開２００５−１０８４０４号公報

本発明は、データを読み出す場合においてカップリングノイズをより低減させた信頼性の高い不揮発性半導体記憶装置及びそれを搭載したメモリカードを提供することを目的とする。

本発明に係る不揮発性半導体記憶装置は、ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、直列に接続された複数のメモリセルの一方の側に接続されるドレイン側選択トランジスタ、直列に接続された複数のメモリセルのドレイン側選択トランジスタが接続される側とは反対の側に接続されるソース側選択トランジスタ、ドレイン側選択トランジスタのゲートに接続されるドレイン側選択ゲート線、ソース側選択トランジスタのゲートに接続されるソース側選択ゲート線、直列に接続される複数のメモリセルの各々に接続される複数のワード線、を有し、ドレイン側選択トランジスタに隣接するメモリセルのデータが読み出される場合には、ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線を昇圧し、ソース側選択トランジスタに隣接するメモリセルのデータが読み出される場合には、ソース側選択ゲート線が昇圧された後にドレイン側選択ゲート線を昇圧し、ドレイン側選択ゲート線が昇圧された後にソース側選択ゲート線が昇圧された場合と、ソース側選択ゲート線が昇圧された後にドレイン側選択ゲート線が昇圧された場合とでは、ドレイン側選択トランジスタに隣接するメモリセル又はソース側選択トランジスタに隣接するメモリセルのワード線に印加される電圧が異なることを特徴とする。

以上、本発明によると、データを読み出す場合においてカップリングノイズをより低減させた信頼性の高い不揮発性半導体記憶装置及びそれを搭載したメモリカードを提供することができる。

以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

ここで、上記特許文献1に記載のタイミングを採用する場合においてソース側選択トランジスタに隣接するメモリセルを選択メモリセルとしたとき、ソース側選択ゲートの昇圧に伴いメモリセルのワード線はカップリングノイズを受けてしまう。たとえば上述のタイミング動作を示すと図１１のようになる。図中、ＳＧＤはドレイン側選択ゲート線の電圧を、ＷＬ０は選択ワード線の電圧を、ＷＬ１〜iは非選択ワード線の電圧を、ＳＧＳはソース側選択ゲート線の電圧を、ＢＬ０はビット線の電圧をそれぞれ示す。この場合、図中のＷＬ０における点線の丸で囲んでいる部分のように、選択メモリセルがソース側選択ゲート線に隣接しているため、ソース側選択ゲート線を昇圧するとそれに隣接する選択ワード線はカップリングノイズを受けてオーバーシュートしてしまう。特にこの時刻（ｔ４）においてはドレイン側選択トランジスタもＯＮ状態であるため、メモリセルがカップリングノイズを受けて導通すると、読み出すデータが“１”データの場合には、ビット線放電が生じてしまい好ましくない。即ち、選択ワード線ＷＬ０には所望の電圧より高い電圧が印加された状態でビット線ＢＬの放電が開始されてしまい、この結果メモリセルのしきい値電圧が意図した値よりも低くみえてしまうこととなる。この傾向は、今後明らかに進むと考えられる微細加工化によりワード線等の配線の間隔の狭小化により一層顕著となると考えられる。

また、このような不揮発性半導体記憶装置においては、複数のメモリセルユニットを有しているため、上記読み出し動作において電流経路であるチャネルからカップリングノイズを受けてしまうといった課題もある。

発明者らは、鋭意検討を行った結果、不揮発性半導体記憶装置において、読み出し動作の際に、読み出されるメモリセルの位置に応じて二つある選択トランジスタのうちのいずれを先に昇圧させるかを決定し、これを先に昇圧させることで選択トランジスタのゲート線とワード線との間のカップリングノイズを低減させることができることに想到した。更には、この昇圧の順番に応じてワード線に印加させる電圧を補正することで他のチャネルに起因して発生するカップリングノイズも低減できることに想到し、本発明を完成させた。

（実施形態）
図１は、本実施形態に係る不揮発性記憶装置（以下「本不揮発性記憶装置」という。）の概略ブロック図である。図１に示す本不揮発性記憶装置１は、複数のゲート線、この複数のゲート線に沿って配置される複数のワード線、複数のワード線及び複数のゲート線と交差するよう配置される複数のビット線、複数のメモリセルを有するメモリセルアレイ２と、このメモリセルアレイ２におけるビット線を制御するビット線制御回路３と、メモリセルアレイ２におけるワード線を制御するワード線制御回路４と、メモリセルアレイ２におけるゲート線を制御するゲート制御回路５と、ワード線制御回路３、ビット線制御回路４及びゲート線制御回路５等における各制御信号を生成する制御信号生成回路６と、この制御信号発生回路６にその基礎となる信号を入力する信号入力端子７と、を有している。また本不揮発性記憶装置１は、ビット線制御回路３に接続されるデータ入出力バッファ８と、このデータ入出力バッファ８に接続されるデータ入出力端子９も有して構成されている。

ここで図２に、メモリセルアレイ２の構成を示す。図２に示されるメモリセルアレイ２は、複数のメモリセルユニットＭＵ０、ＭＵ１…、ＭＵｊを並列に配置して構成されており、各メモリセルユニットは、ソースドレイン領域を共通する形で直列に配置される複数のメモリセルＭＣ０、ＭＣ１…、ＭＣiと、これら接続の一端（ソース領域側）に接続されるソース側選択トランジスタＳ１と、もう一方の一端（ドレイン領域側）に接続されるドレイン側選択トランジスタＳ２と、を有して構成されている。なお、各メモリセルＭＣ０、ＭＣ１…、ＭＣiにおけるゲートはフローティングゲートであって、これら各メモリセルは、他のメモリセルユニットにおける接続関係が電気的に同様な位置にあるメモリセルのフローティングゲートとワード線（ＷＬ０、ＷＬ１…、ＷＬi）を介して共通に接続されている。また、各メモリセルユニットにおけるソース側選択トランジスタＳ１のゲートは、メモリセルアレイに共通のソース側選択ゲート線ＳＧＳに接続されており、同様にドレイン側選択トランジスタＳ２のゲートも、メモリセルアレイに共通のドレイン側選択ゲート線ＳＧＤに接続されている。また、各メモリブロックにおけるドレイン側選択トランジスタＳ２のドレイン領域は、各メモリブロックに対応して設けられるビット線ＢＬ０、ＢＬ１…、ＢＬiにそれぞれ接続されており、各メモリブロックにおけるソース側選択トランジスタＳ１のソース領域は、メモリセルアレイ２に共通のセルソース線ＣＥＬＳＲＣに共通に接続されている。

ここで、図３に、本不揮発性半導体記憶装置の部分断面図を示す。図３は、一つのメモリセルユニットをソース側選択トランジスタとドレイン側選択トランジスタの両方を通る断面で切断した場合の図である。本不揮発性半導体記憶装置は、上述のとおり基板と、基板上に配置される複数のメモリセル、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のメモリセルのフローティングゲートそれぞれに対応させて配置されるワード線、ドレイン側選択トランジスタのドレイン領域に接続されるビット線、ソース側選択トランジスタのソース領域に接続されるセルソース線と、を有しており、図３では基板、フローティングゲート、ワード線、ビット線等の断面が示されている。なお、これら構成においては、フローティングゲートとワード線との間、基板とフローティングゲートの間にそれぞれ容量を確保する必要がある一方、配線の微細化の必要からゲート配線間、ワード線間の距離を狭くする必要もあり、ゲート線とワード線等配線間でカップリングノイズを生じさせてしまうおそれがある。また、本不揮発性半導体装置においては、更に、ソース側選択トランジスタに接続されるソース側選択トランジスタ用シャント線（ＳＧＳシャント線）、ドレイン側選択トランジスタに接続されるドレイン側選択トランジスタ用シャント線（ＳＧＤシャント線）を有しており、しかもこれらは複数のワード線の上に配置されているため、これによってもカップリングノイズが生じてしまうおそれもある。より具体的に説明すると、ＳＧＤシャント線は同じメモリブロックにおけるドレイン側選択ゲート線と接続され、ＳＧＳシャント線は隣のメモリブロックにおけるソース側選択ゲート線と接続されているため、ドレイン側選択ゲート線をソース側選択ゲート線の後に充電する場合、選択メモリセルがＳＧＤシャント線の下にあると、ＳＧＤシャント線からのカップリングノイズを受けてしまうおそれがある。従って、本不揮発性半導体記憶装置では、以下のカップリングノイズを低減させる読み出し動作を採用している。

以下、本不揮発性半導体記憶装置のデータ読み出し動作について説明する。図４は、図２におけるメモリセルユニットＭＵｊにおいてソース側選択トランジスタに隣接するメモリセルＭＣ０を読み出す場合のタイミングチャートを示している。本不揮発性半導体記憶装置においては、まず時刻ｔ１において、ソース側選択ゲート線に電圧Ｖｓｇを印加する。次に時刻ｔ２において、ビット線ＢＬ０に電圧Ｖｂｌを印加する。そして時刻ｔ３において、読み出されるメモリセルＭＣ０に接続されるワード線ＷＬ０（読み出されるメモリセルを以下「選択メモリセル」といい、これに接続されるワード線を「選択ワード線」という。）、及び選択メモリセルＭＣ０以外のメモリセルＭＣ１〜ＭＣiに接続されるワード線ＷＬ２〜ＷＬi（選択メモリセル以外のメモリセルを以下「非選択メモリセル」、これらに接続されるワード線を「非選択ワード線」という。）に電圧を印加する。なお非選択ワード線には電圧Ｖｒｅａｄを印加し、選択ワード線には後述する所定の電圧（以下「選択電圧」という。）を印加する。そしてこの後時刻ｔ４においてドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇを印加し、ドレイン側選択トランジスタのゲートをＯＮにする。即ち、このような動作により、ドレイン側選択トランジスタ、ソース側選択トランジスタ、非選択メモリセルのゲートがＯＮ状態となり、選択メモリセルに“０”のデータが格納されているか、“１”のデータが格納されているか、によってビット線の電圧の電圧変化が生じ、時刻ｔ４におけるビット線ＢＬ０における電圧の変化を判定することでデータを読み出すことができるようになる。

一方、本不揮発性半導体記憶装置がメモリセルユニットＭＵｊにおいてドレイン側選択トランジスタに隣接するメモリセルＭＣiを読み出す場合（この場合選択メモリセルがＭＣiとなり、選択ワード線がＷＬiとなる。）、上記と異なりソース側選択ゲート線とドレイン側選択ゲート線に電圧を印加する順番を逆とする。図５にこのタイミングチャートを示す。この場合においては、まず時刻ｔ１において、ドレイン側選択ゲート線ＳＧＤに電圧Ｖｓｇを印加する。次に時刻ｔ２において、ビット線ＢＬ０に電圧Ｖｂｌを印加する。そして時刻ｔ３において、選択ワード線ＷＬi、非選択ワード線ＷＬ０〜ＷＬi−１に電圧を印加する。なお、ここにおいても上記と同様、非選択ワード線には電圧Ｖｒｅａｄを印加し、選択ワード線には後述する所定の電圧を印加する。その後時刻ｔ４においてソース側選択ゲート線に電圧Ｖｓｇを印加し、ドレイン側選択トランジスタのゲートをＯＮにする。このようにして本半導体記憶装置は、時刻ｔ４におけるビット線ＢＬ０における電圧の変化を判定する。

以上の動作により、本不揮発性記憶装置は、選択メモリセルがドレイン側選択ゲート線又はソース側選択ゲート線と隣接する場合に、そのカップリングノイズを低減させることができる。具体的には、予め選択メモリセルが選択ゲート線に隣接する場合、その選択ゲート線を昇圧しておくことで選択メモリセルに対応するワード線が昇圧されたとしても、選択ゲート線からワード線へのカップリングノイズの発生を抑えることができ、正確に読み出し動作を行うことができる。なお、上記タイミング動作の効果についてよりわかりやすくするため、後述するチャネルからのカップリングノイズを考慮しない場合におけるタイミングチャートを図６、図７に示しておく。図６は、選択メモリセルがソース側選択トランジスタに隣接する場合（選択ワード線がＷＬ０）の例を、図７は選択メモリセルがドレイン側選択トランジスタに隣接する場合（選択ワード線がＷＬi）の例をそれぞれ示し、また図６、７に示すタイミングチャートでは、選択ワード線に印加される電圧は、Ｖｃｇｒｖとして同じくしてある。

なお、本不揮発性記憶装置において選択メモリセルに印加する選択電圧Ｖｃｇは、図４で示すようにソース側選択トランジスタのゲート線が先に昇圧される場合と、図５で示すようにドレイン側選択トランジスタのゲート線が先に昇圧される場合とによって印加する電圧の値が異なることも特徴の一つとしている。より具体的には、ドレイン側選択トランジスタに隣接するメモリセルを選択メモリセルとした場合、時刻ｔ３においてドレイン側選択ゲート線を先に昇圧させるが、そのＶｃｇはソース側選択ゲート線を先に昇圧させる場合よりもΔＶだけ低く（Ｖｃｇ＝Ｖｃｇｒｖ−ΔＶ）してある（なお、ソース側選択トランジスタに隣接するメモリセルを選択メモリとした場合はＶｃｇ＝Ｖｃｇｒｖのままとする。）。これは、ＢＬi以外の読み出しにより生じるチャネルからのカップリングノイズを低減するためのものであり、このようなカップリングノイズは、図４の時刻ｔ４で示されるような波形を示す。ここで仮に、選択ワード線ＷＬ０の電圧を選択電圧Ｖｃｇｒｖのままとすると（例えば図８参照）、ビット線にプリチャージした電圧Ｖｂｌがチャネルに充電され、これとのカップリングノイズで選択ワード線ＷＬ０の電位がオーバーシュートしてしまうのである。特にベリファイリード時には、メモリセルのしきい値電圧が低く見えてしまうので、しきい値電圧の分布が高い方へ広がってしまう。このため、電圧Ｖｃｇｒｖから予めΔＶだけ低くしておくことで、オーバーシュートした場合であっても、しきい値電圧よりも低くすることができる。これにより、しきい値分布が高いほうへ広がるのを抑制できる。これは特にしきい値電圧をより狭く制御することが必要な多値のＮＡＮＤ型不揮発性半導体記憶装置に有効である。またここで、ΔＶは常時一定であってもよいが、ΔＶを可変とすることは、読み取り動作毎にチャネルから受けるカップリングノイズに対して最適な選択電圧の補正が可能となる点においてより好適である。ここでΔＶを可変とする単位としては、読み出し動作毎に異ならせてもよいし、メモリセルユニット単位でもよいし、また、選択メモリセルの電気的な接続位置毎（ワード線の位置毎）であってもよく、これらの組み合わせでもよい。またここでΔＶの値としては不揮発性半導体装置の構成によって適宜調整が可能であり以下に限定されるわけではないがΔＶはＶｃｇｒｖより大きく、具体的には０Ｖより大きく２Ｖ以下であることが好ましく、より好ましくは０Ｖより大きく１Ｖ以下である。一方、図５で示すようにドレイン側選択トランジスタのゲート線を先に昇圧する場合は、このノイズが低圧化に働くことから選択電圧Ｖｃｇｒｖがオーバーシュートするおそれが少ないため、そのままの電圧を印加することができる。即ち、ソース側選択トランジスタのゲート線をドレイン側選択トランジスタのゲート線よりも先に昇圧する場合は、選択ワード線に印加する電圧を低くすること、具体的にはΔＶだけ低く設定することが望ましい。別の見方をすると、ドレイン側選択ゲート線が先に昇圧される場合において選択ワード線に印加される電圧は、ソース側選択ゲート線が先に昇圧された場合において選択ワード線に印加される電圧よりも高くすることが望ましい。このようにすることで、本実施形態に係る不揮発性半導体記憶装置は、選択メモリセルが選択トランジスタと隣接した場合におけるカップリングノイズ、ワード線における他のチャネルから生ずるカップリングノイズを低減し、正確な読み出し動作を実現することができ、より信頼性の高い不揮発性半導体装置を提供することができるようになる。なお、本実施形態に係る不揮発性半導体装置の構成をより分かりやすくするため、上述した選択ワード線とゲート線とのカップリング、チャネルからのカップリングを除いたタイミング図を図９、図１０に示す。なお図９は選択メモリセルがソース側選択トランジスタに隣接する場合（選択ワード線がＷＬ０）を示し、図１０は選択メモリセルがドレイン側トランジスタの場合（選択ワード線がＷＬi）を示している。

また上述の例については、選択メモリセルがドレイン側選択トランジスタに隣接する場合及びソース側選択トランジスタに隣接する場合について示しているが、選択メモリセルがドレイン側選択トランジスタ及びソース側選択トランジスタのいずれにも隣接しない場合は、選択ゲート線とワード線との間に生じるカップリングノイズが低減されているため、いずれのトランジスタを先に選択させてもよい。ただし、ワード線における他のチャネルから生ずるカップリングノイズをより低減するためには、例えばワード線がソース側選択トランジスタにより近い場合はソース側選択ゲート線の電圧を先に昇圧し、ドレイン側トランジスタにより近い場合はドレイン側選択ゲート線の電圧を先に昇圧する動作としておくことがより望ましい。より具体的に表現すると、選択メモリセルがＫ個直列に接続されている場合、直列に接続されたメモリセルのうちソース側選択トランジスタに近い側から１番目からＮ番目の場合にはソース側選択ゲート線の電圧を先に昇圧し、Ｎ＋１番目からＫ番目の場合にはドレイン側選択ゲート線の電圧を先に昇圧することが望ましい。ここでＫは２以上の整数であり、ＮはＫよりも小さな１以上の整数である。更に、この場合において整数Ｎの条件下の本不揮発性半導体記憶装置の断面構造では、ソース側選択トランジスタに近い側からＮ＋１番目のメモリセルからＫ番目のメモリセルまでドレイン側選択ゲート線のシャント線の下にあるとすることはより望ましい。このようにすることで、選択メモリセルがドレイン側選択ゲート線のシャント線の下にある場合はドレイン側選択ゲート線を先に昇圧し、それ以外の場合はソース側選択ゲート線を先に昇圧することができ、選択メモリセルが隣接する場合だけでなく、ゲート線に接続されるシャント線の昇圧から生ずるカップリングノイズについてもより低減させることが可能となる。

また、本実施形態に係る不揮発性半導体記憶装置はメモリカードに搭載することが可能である。この場合、この不揮発性半導体記憶装置をコントロールするコントローラ等の周辺回路や、パッド部等を設けることで実現できる。

以上、本発明は、不揮発性半導体記憶装置として産業上利用能性である。

実施形態における不揮発性半導体記憶装置の機能ブロックを示す図。 実施形態における不揮発性半導体記憶装置のメモリセルアレイの構成を示す図。 実施形態における不揮発性半導体記憶装置の部分断面図を示す図。 実施形態における不揮発性半導体記憶装置の読み出し動作におけるタイミングチャートを示す図。 実施形態における不揮発性半導体記憶装置の読み出し動作におけるタイミングチャートを示す図。 実施形態における不揮発性半導体記憶装置の読み出し動作において、チャネルからのカップリングノイズを考慮しない場合におけるタイミングチャートを示す図。 実施形態における不揮発性半導体記憶装置の読み出し動作において、チャネルからのカップリングノイズを考慮しない場合におけるタイミングチャートを示す図。 本実施形態における不揮発性半導体記憶装置の読み出し動作において、仮に、選択ワード線ＷＬ０の電圧を選択電圧Ｖｃｇｒｖのままとした場合におけるタイミングチャートを示す図。 実施形態における不揮発性半導体記憶装置の読み出し動作において、選択ワード線とゲート線とのカップリング、チャネルからのカップリングを除いた場合におけるタイミングチャートを示す図。 実施形態における不揮発性半導体記憶装置の読み出し動作において、選択ワード線とゲート線とのカップリング、チャネルからのカップリングを除いた場合におけるタイミングチャートを示す図。 従来の不揮発性半導体記憶装置におけるカップリングノイズが生じる場合のタイミングチャートを示す図。

符号の説明

１…不揮発性記憶装置、２…メモリセルアレイ、３…ワード線制御回路、４…ビット線制御回路、５…ゲート線制御回路、６…制御電圧発生回路、７…信号入力端子、８…データ入出力バッファ、９…データ入出力端子、ＭＣ０〜i…メモリセル、Ｓ１…ソース側選択トランジスタ、Ｓ２…ドレイン側選択トランジスタ、ＷＬ０〜i…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＭＢ０〜ｊ…メモリセルユニット、ＢＬ０〜ｊ…ビット線

Claims (4)

1. ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、
   該直列に接続された複数のメモリセルの一方の側に接続されるドレイン側選択トランジスタ、
   前記直列に接続された複数のメモリセルの前記ドレイン側選択トランジスタが接続される側とは反対の側に接続されるソース側選択トランジスタ、
   前記ドレイン側選択トランジスタのゲートに接続されるドレイン側選択ゲート線、
   前記ソース側選択トランジスタのゲートに接続されるソース側選択ゲート線、
   前記直列に接続される複数のメモリセルの各々に接続される複数のワード線、を有する不揮発性半導体記憶装置であって、
   前記ドレイン側選択トランジスタに隣接するメモリセルのデータが読み出される場合には、前記ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線を昇圧し、
   前記ソース側選択トランジスタに隣接するメモリセルのデータが読み出される場合には、前記ソース側選択ゲート線が昇圧された後に前記ドレイン側選択ゲート線を昇圧し、
   選択ワード線に印加される電圧は、前記ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線が昇圧された場合には、前記ソース側選択ゲート線が昇圧された後に前記ドレイン側選択ゲート線が昇圧された場合よりも高くすることを特徴とする不揮発性半導体記憶装置。
2. 前記ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線が昇圧された場合に前記選択ワード線に印加される電圧と、前記ソース側選択ゲート線が昇圧された後に前記ドレイン側選択ゲート線が昇圧された場合に前記選択ワード線に印加される電圧との差は、可変であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、
   該直列に接続された複数のメモリセルの一方の側に接続されるドレイン側選択トランジスタ、
   前記直列に接続された複数のメモリセルの前記ドレイン側選択トランジスタが接続され
   る側とは反対の側に接続されるソース側選択トランジスタ、
   前記ドレイン側選択トランジスタのゲートに接続されるドレイン側選択ゲート線、
   前記ソース側選択トランジスタのゲートに接続されるソース側選択ゲート線、
   前記直列に接続されるＫ個（Ｋは２以上の整数）のメモリセルの各々に接続される複数のワード線、を有する不揮発性半導体記憶装置であって、
   前記ソース側選択トランジスタに近い側から１番目からＮ番目（ＮはＫより小さい１以上の整数であって、Ｋの２分の１または２分の１より小である）のメモリセルのデータが読み出される場合にはソース側選択ゲート線の電圧を先に昇圧し、Ｎ＋１番目からＫ番目のメモリセルのデータが読み出される場合にはドレイン側選択ゲート線の電圧を先に昇圧し、
   選択ワード線に印加される電圧は、前記ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線が昇圧された場合には、前記ソース側選択ゲート線が昇圧された後に前記ドレイン側選択ゲート線が昇圧された場合よりも高くすることを特徴とする不揮発性半導体記憶装置。
4. ソースドレイン領域を共通する形で直列に接続された複数のメモリセル、該直列に接続された複数のメモリセルの一方の側に接続されるドレイン側選択トランジスタ、前記直列に接続された複数のメモリセルの前記ドレイン側選択トランジスタが接続される側とは反対の側に接続されるソース側選択トランジスタ、前記ドレイン側選択トランジスタのゲートに接続されるドレイン側選択ゲート線、前記ソース側選択トランジスタのゲートに接続されるソース側選択ゲート線、前記直列に接続される複数のメモリセルの各々に接続される複数のワード線、を有する不揮発性半導体記憶装置の動作方法であって、
   前記ドレイン側選択トランジスタに隣接するメモリセルのデータが読み出される場合には、前記ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線を昇圧し、
   前記ソース側選択トランジスタに隣接するメモリセルのデータが読み出される場合には、前記ソース側選択ゲート線が昇圧された後に前記ドレイン側選択ゲート線を昇圧し、
   選択ワード線に印加される電圧は、前記ドレイン側選択ゲート線が昇圧された後に前記ソース側選択ゲート線が昇圧された場合には、前記ソース側選択ゲート線が昇圧された後に前記ドレイン側選択ゲート線が昇圧された場合よりも高くすることを特徴とする不揮発性半導体記憶装置の動作方法。

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