KR100795634B1

KR100795634B1 - 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및메모리 카드

Info

Publication number: KR100795634B1
Application number: KR1020060111010A
Authority: KR
Inventors: 마꼬또 이와이; 요시히사 와따나베
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-11-11
Filing date: 2006-11-10
Publication date: 2008-01-17
Also published as: US20100177563A1; US7710779B2; KR20070050848A; US8213232B2; US20070133288A1; US20110299339A1; US8243517B2; US20090154241A1; US7529131B2

Abstract

불휘발성 반도체 기억 장치로서, 전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속한 메모리 셀 유닛, 복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선, 상기 메모리 셀 유닛의 일단의 상기 메모리 셀에 전기적으로 접속된 소스선, 상기 메모리 셀 유닛의 타단의 상기 메모리 셀에 전기적으로 접속된 비트선, 및 데이터 판독 동작에서, 상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선의 선택 타이밍을, 비선택 메모리 셀에 접속된 비선택 워드선의 비선택 타이밍에 대하여 어긋나게 하는 제어 신호 발생 회로를 포함한다.

선택, 비선택, 타이밍, 판독 동작, 기억 장치, 메모리 셀, 워드선, 비트선, 소스선

Description

불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및 메모리 카드{NONVOLATAIL SEMICONDUCTOR DEVICE, DATA READING METHOD THEREOF, AND MEMORY CARD}

도 1은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 기능 블록도.

도 2는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 회로도.

도 3은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치에서, 메모리 셀 어레이와, 상세한 워드선 제어 회로 및 제어 신호 발생 회로를 도시하는 기능 블록도.

도 4는 제1 실시 형태에 따른 불휘발성 반도체 장치의 판독 동작의 타이밍차트.

도 5는 제1 실시 형태에 따른 불휘발성 반도체 장치의 데이터 판독 동작에서, 선택 워드선의 승압의 타이밍을 비선택 워드선의 승압의 타이밍에 비해서 0.5μ초 지연시킨 경우의 시뮬레이션 결과를 도시하는 제1 파형도.

도 6은 제1 실시 형태에 따른 불휘발성 반도체 장치의 데이터 판독 동작에서, 선택 워드선의 승압의 타이밍을 비선택 워드선의 승압의 타이밍에 비해서 1.0 μ초 지연시킨 경우의 시뮬레이션 결과를 도시하는 제2 파형도.

도 7은 제1 실시 형태에 따른 불휘발성 반도체 장치의 데이터 판독 동작에서, 선택 워드선의 승압의 타이밍을 비선택 워드선의 승압의 타이밍에 비해서 1.5μ초 지연시킨 경우의 시뮬레이션 결과를 도시하는 제3 파형도.

도 8은, 비교예에 따른 불휘발성 반도체 장치의 데이터 판독 동작에서, 선택 워드선의 승압의 타이밍과 비선택 워드선의 승압의 타이밍을 동일하게 한 경우의 시뮬레이션 결과를 도시하는 파형도.

도 9는 제1 실시 형태에 따른 제어 신호 생성 회로의 선택 전압 전송 회로의 회로도.

도 10은 도 9에 도시하는 선택 전압 전송 회로의 동작을 설명하는 타이밍차트.

도 11은 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 주요부의 단면 구조도.

도 12는 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리 셀에 기억되는 데이터의 임계값 레벨을 도시하는 도면.

도 13은 제1 실시 형태에 따른 불휘발성 반도체 장치를 탑재한 메모리 카드의 시스템 구성도.

도 14는 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 제1 타이밍차트.

도 15는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설 명하는 제2 타이밍차트.

도 16은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 제3 타이밍차트.

도 17은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 제4 타이밍차트.

도 18은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 제5 타이밍차트.

도 19는 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 제6 타이밍차트.

도 20은 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 제7 타이밍차트.

도 21은 비교예에 따른 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 타이밍차트.

도 22는 제2 실시 형태에 따른 제어 신호 생성 회로의 회로 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : NAND형 불휘발성 반도체 기억 장치

2 : 메모리 셀 어레이

3 : 비트선 제어 회로

4 : 워드선 제어 회로

5 : 게이트선 제어 회로

6 : 제어 신호 발생 회로

7 : 신호 입력 단자

8 : 데이터 입출력 버퍼

9 : 데이터 입출력 단자

41 : 전압 전송 트랜지스터

42 : 컨트롤 게이트 드라이버

61 : 판독 전압 발생 장치

62 : 선택 전압 발생 회로

63 : 선택 전압 전송 회로

MU0, MU1, …, MUj : 메모리 셀 유닛

MC0, MC1…, MCi : 메모리 셀

S1 : 소스측 선택 트랜지스터

S2 : 드레인측 선택 트랜지스터

WL0, WL1, …, WLi : 워드선

SGS : 소스측 선택 게이트선

SGD : 드레인측 선택 게이트선

CELSRC : 셀 소스선

BL0, BL1 …, BLi : 비트선

Vread : 판독 전압

Vcgrv : 선택 전압

[특허 문헌 1] 일본 특개 평8-55488호 공보

[특허 문헌 2] 일본 특개 2000-173300호 공보

[특허 문헌 3] 일본 특개 2005-108404호 공보

본 출원은 일본에서 2005년 11월 11일에 출원된 일본 특허출원 번호 2005-327725 및 2005년 12월 7일에 출원된 일본 특허출원 번호 2005-354034를 기초로 우선권을 주장하는 것이며, 이 출원의 전체 내용은 본 출원에 원용된다.

본 발명은, 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및 메모리 카드에 관한 것으로, 특히 전기적 소거형 불휘발성 반도체 기억 장치, 그 데이터 판독 방법 및 전기적 소거형 불휘발성 반도체 기억 장치를 탑재한 메모리 카드에 관한 것이다.

최근에, 반도체 기억 장치 중에서도, 기입된 데이터를 불휘발적으로 유지하는 불휘발성 반도체 기억 장치가 보급되고 있다. 불휘발성 반도체 기억 장치에서는, NAND형의 메모리 셀 어레이를 가지는 전기적 소거형 불휘발성 반도체 기억 장치(이하, 간략하게 NAND형 불휘발성 반도체 기억 장치라고 함)가, 대기억 용량화에 적합하다.

NAND형 불휘발성 반도체 기억 장치의 메모리 셀 어레이에는 복수의 메모리 셀 유닛이 매트릭스 형상으로 배열되어 있다. 메모리 셀 유닛의 1개의 메모리 셀은, 전하 축적층, 제어 전극, 소스 영역 및 드레인 영역을 갖는 전계 효과 트랜지스터로 구성되어 있다. 메모리 셀 유닛은, 전기적으로 직렬 접속된 복수의 메모리 셀과, 이 복수의 메모리 셀의 일단의 메모리 셀의 드레인 영역에 접속된 드레인측 선택 트랜지스터와, 복수의 메모리 셀의 타단의 메모리 셀의 소스 영역에 접속된 소스측 선택 트랜지스터를 구비하고 있다.

메모리 셀 유닛에서, 상호 인접하는 메모리 셀의 소스 영역과 드레인 영역은 공유되어 있다. 복수의 메모리 셀의 각각의 제어 전극에는, 메모리 셀 어레이를 연장하는 워드선이 전기적으로 접속되어 있다. 또한, 메모리 셀 유닛의 일단의 메모리 셀의 드레인 영역에는 드레인측 선택 트랜지스터를 통과시켜서 비트선이 접속되어 있다. 드레인측 선택 트랜지스터의 게이트 전극에는 드레인측 선택 게이트선이 접속되어 있다. 메모리 셀 유닛의 타단의 메모리 셀의 소스 영역에는 소스측 선택 트랜지스터를 통과시켜서 소스선이 접속되어 있다. 소스측 선택 트랜지스터의 게이트 전극에는 소스측 선택 게이트선이 접속되어 있다. NAND형 불휘발성 반도체 기억 장치는 메모리 셀 어레이의 주변에 디코더, 데이터 기입 회로, 데이터 판독 회로 등이 배치되어 있다.

NAND형 불휘발성 반도체 기억 장치의 데이터 기입 동작에서는, 선택된(이하, 간략하게 「선택」이라고 함) 워드선, 선택 비트선, 선택 소스선, 선택 드레인측 선택 게이트선, 선택 소스측 선택 게이트선의 각각에 적절한 기입 전압, 제어 전압 등을 인가하는 것에 의해, 선택 메모리 셀에는 데이터를 기입할 수 있다. 또한, 비선택된(이하, 간략하게 「비선택」이라고 함) 워드선 등에 비기입 전압, 제어 전압 등을 인가하는 것에 의해, 비선택 메모리 셀에는 데이터는 기입되지 않는다.

또한, 데이터 기입 동작에 관한 기술은, 특허 문헌 1, 특허 문헌 2의 각각에 개시되어 있다.

또한, NAND형 불휘발성 반도체 기억 장치의 데이터 판독 동작은, 다음 순서에서 실행되고 있다. 우선, 선택 드레인측 선택 게이트선을 예를 들면 4V 정도로 승압하고, 선택 드레인측 선택 트랜지스터를 ON 상태로 한다. 다음으로, 선택 비트선에 예를 들면 1V 정도의 전압을 인가한다. 그리고, 선택 메모리 셀에 접속된 선택 워드선에 판독 전압을 인가한다. 한편, 선택 메모리 셀 이외의 비선택 메모리 셀에 접속된 비선택 워드선은 예를 들면 5V 정도 승압되어, 비선택 메모리 셀은 ON 상태로 한다. 이 후, 소스측 선택 게이트선은 예를 들면 4V 정도 승압되어, 소스측 선택 트랜지스터는 ON 상태로 한다. 그리고, 이 결과 발생하는, 선택 비트선의 전압 변화를 검출함으로써, 선택 메모리 셀에 "0"의 데이터가 기억되어 있는지, "1"의 데이터가 기억되어 있는지가 판정된다.

또한, 데이터 판독 동작에 관한 기술은, 특허 문헌 3에 개시되어 있다.

본 발명자 등은, 특히 NAND형 불휘발성 반도체 기억 장치의 데이터 판독 동작 등에 대해서 검토를 행한 바, 주로 2개의 노이즈의 발생에 의해 동작 성능의 향상이 방해되고 있는 사실을 발견하였다. 구체적으로 설명하면, 1개의 노이즈는, 선택 메모리 셀의 제어 전극(컨트롤 게이트 전극)에 접속된 선택 워드선에 전압을 인가한 경우, 메모리 셀 어레이의 외부에 있어서 이 선택 워드선에 접속된 선택 전압 발생 회로 측에 전하가 흐르는 언더슈트에 기인한다. 다른 1개의 노이즈는, 비선택 워드선이 판독 전압(비선택 전압)으로 승압될 때에 선택 워드선의 선택 전압에 발생하는 커플링 노이즈에 기초하는 오버슈트에 기인한다. 이들 노이즈는, NAND형 불휘발성 반도체 기억 장치의 판독 동작 상이나 기입 동작상의 오동작을 유발할 뿐만 아니라, 판독 동작 시간이나 기입 동작 시간의 증대로 연결된다.

본 발명자 등은, 이러한 관점에 기초하여 예의 검토를 행한 바, NAND형 불휘발성 반도체 기억 장치의 데이터 판독 동작에서, 메모리 셀 유닛의 메모리 셀의 선택 전압을 인가하는 타이밍에 대하여 메모리 셀에 기억된 데이터의 판독 전압을 인가하는 타이밍을 어긋나게 함으로써, 전술한 2개의 노이즈의 발생의 타이밍을 어긋나게 할 수 있어, 노이즈의 영향을 감소할 수 있는 것에 착상하여, 본 발명을 완성시켰다.

본 발명의 실시 형태에 따른 제1 특징은,

불휘발성 반도체 기억 장치에 있어서,

전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속한 메모리 셀 유닛,

복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선,

상기 메모리 셀 유닛의 일단의 상기 메모리 셀에 전기적으로 접속된 소스선,

상기 메모리 셀 유닛의 타단의 상기 메모리 셀에 전기적으로 접속된 비트선, 및

데이터 판독 동작에서, 상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선의 선택 타이밍을, 비선택 메모리 셀에 접속된 비선택 워드선의 비선택 타이밍에 대하여 어긋나게 하는 제어 신호 발생 회로를 포함한다.

본 발명의 실시 형태에 따른 제2 특징은,

상기 메모리 셀 유닛의 일단의 상기 메모리 셀에 전기적으로 접속된 비트선, 및

상기 메모리 셀 유닛의 타단의 상기 메모리 셀에 전기적으로 접속된 소스선

을 갖고 있는 불휘발성 반도체 기억 장치의 데이터 판독 방법으로서,

상기 메모리 셀 유닛의 비선택 메모리 셀에 접속된 비선택 워드선을 선택하고,

상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선을, 상기 비선택 워드선의 선택 타이밍에 대하여 어긋나게 하여 선택한다.

본 발명의 실시 형태에 따른 제3 특징은,

메모리 카드에 있어서,

제1 특징에 기재된 불휘발성 반도체 기억 장치,

상기 불휘발성 반도체 기억 장치의 동작을 제어하는 컨트롤러, 및

컨트롤러를 통해서 상기 불휘발성 반도체 기억 장치에 접속되어, 제어 신호의 입력, 전원의 입력, 및 데이터의 입출력을 행하는 패드부를 포함한다.

본 발명의 실시 형태에 따른 제4 특징은,

불휘발성 반도체 기억 장치에 있어서,

전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속하고, 이 일단의 상기 메모리 셀에 소스측 선택 트랜지스터가 전기적으로 접속되고, 이 타단에 드레인측 선택 트랜지스터가 전기적으로 접속된 메모리 셀 유닛,

상기 소스측 선택 트랜지스터에 전기적으로 접속된 소스선,

상기 드레인측 선택 트랜지스터에 전기적으로 접속된 비트선,

데이터 판독 동작에서, 선택 메모리 셀이 상기 소스측 선택 트랜지스터에 인접할 때, 상기 소스측 선택 트랜지스터를 온 동작한 후에 상기 드레인측 선택 트랜지스터를 온 동작하고, 상기 선택 메모리 셀이 상기 드레인측 선택 트랜지스터에 인접할 때, 상기 드레인측 선택 트랜지스터를 온 동작한 후에 상기 소스측 선택 트랜지스터를 온 동작시키는 게이트선 제어 회로, 및

데이터 판독 동작에서, 상기 소스측 선택 트랜지스터에 인접할 때와 상기 드레인측 선택 트랜지스터에 인접할 때에서 선택 메모리 셀에 접속된 선택 워드선에 인가하는 선택 전압을 바꾸는 제어 신호 발생 회로를 포함한다.

본 발명의 실시 형태에 따른 제5 특징은,

상기 소스측 선택 트랜지스터에 전기적으로 접속된 소스선, 및

상기 드레인측 선택 트랜지스터에 전기적으로 접속된 비트선

선택 메모리 셀이 상기 소스측 선택 트랜지스터에 인접할 때, 상기 소스측 선택 트랜지스터를 온 동작한 후에 상기 드레인측 선택 트랜지스터를 온 동작하고,

상기 선택 메모리 셀이 상기 드레인측 선택 트랜지스터에 인접할 때, 상기 드레인측 선택 트랜지스터를 온 동작한 후에 상기 소스측 선택 트랜지스터를 온 동작하고,

상기 소스측 선택 트랜지스터에 인접할 때와 상기 드레인측 선택 트랜지스터에 인접할 때에서 선택 메모리 셀에 접속된 선택 워드선에 인가하는 선택 전압을 바꾼다.

본 발명의 실시 형태에 따른 제6 특징은,

메모리 카드에 있어서,

제4 특징에 기재된 불휘발성 반도체 기억 장치,

상기 컨트롤러를 통해서 상기 불휘발성 반도체 기억 장치에 접속되어, 제어 신호의 입력, 전원의 입력, 및 데이터의 입출력을 행하는 패드부를 포함한다.

본 발명의 실시 형태에 따른 제7 특징은,

불휘발성 반도체 기억 장치에 있어서,

상기 소스측 선택 트랜지스터에 전기적으로 접속된 소스선,

데이터 판독 동작에서, 상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선의 선택 타이밍을, 비선택 메모리 셀에 접속된 비선택 워드선의 비선택 타이밍에 대하여 어긋나게 함과 함께, 상기 소스측 선택 트랜지스터에 인접할 때와 상기 드레인측 선택 트랜지스터에 인접할 때에서 선택 메모리 셀에 접속된 선택 워드선에 인가하는 선택 전압을 바꾸는 제어 신호 발생 회로를 포함한다.

<실시 형태>

(제1 실시 형태)

이하, 본 발명의 제1 실시 형태에 대해서 도면을 참조하면서 설명한다. 단, 본 발명은, 이제부터 설명하는 제1 실시 형태 이외에도 많은 서로 다른 양태에서 실시하는 것이 가능하고, 제1 실시 형태에 한정되는 것은 아니다. 또한, 제1 실시 형태 및 후술하는 제2 실시 형태에서, 동일 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

[NAND형 불휘발성 반도체 기억 장치의 시스템 구성]

도 1에 도시한 바와 같이 NAND형 불휘발성 반도체 기억 장치(1)는, 메모리 셀 어레이(2)와, 비트선 제어 회로(3)와, 워드선 제어 회로(4)와, 게이트선 제어 회로(5)와, 제어 신호 발생 회로(6)와, 데이터 입출력 버퍼(8)와, 신호 입력 단자(7)와, 데이터 입출력 단자(9)를 구비하고 있다. 메모리 셀 어레이(2)에는, 복수의 선택 게이트선과, 이 복수의 게이트선을 따라 배열되는 복수의 워드선과, 복수의 소스선과, 복수의 워드선, 복수의 선택 게이트선 및 복수의 소스선에 대하여 교차해서 배열되는 복수의 비트선과, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 비트선 제어 회로(3)는 메모리 셀 어레이(2)에 배열된 비트선을 제어한다. 워드선 제어 회로(4)는 메모리 셀 어레이(2)에 배열된 워드선을 제 어한다. 게이트선 제어 회로(5)는 메모리 셀 어레이(2)에 배열된 선택 게이트선을 제어한다. 제어 신호 발생 회로(6)는 워드선 제어 회로(3), 비트선 제어 회로(4) 및 게이트선 제어 회로(5) 등의 각각의 제어 신호를 생성한다. 이 제어 신호 발생 회로(6)는, 제어 신호의 생성의 기초로 되는 신호를 입력하는 신호 입력 단자(7)에 접속되어 있다. 비트선 제어 회로(3)에는 데이터 입출력 버퍼(8)가 접속되고, 이 데이터 입출력 버퍼(8)에는 데이터 입출력 단자(9)가 접속되어 있다. 또한, 제1 실시 형태 및 후술하는 제2 실시 형태에서, 비트선 제어 회로(3), 워드선 제어 회로(4), 게이트선 제어 회로(5), 제어 신호 발생 회로(6) 및 데이터 입출력 버퍼(8)는, 모두 메모리 셀 어레이(2)의 주변에 배치되어 있고, 여기에서는 간략하게 「주변 회로부」라고 정의한다.

메모리 셀 어레이(2)는 도 2에 도시한 바와 같이 복수의 메모리 셀 유닛 MU0, MU1, …, MUj를 병렬로 배치해서 구성되어 있다. 여기에서는, 메모리 셀 유닛의 일부 밖에 도시하지 않고 있지만, 실제로는 메모리 셀 유닛 MU0~MUj가 매트릭스 형상으로 더 배치되어 있다. 메모리 셀 유닛 MU0~MUj는, 모두, 복수의 메모리 셀 MC0, MC1…, MCi를 구비하고 있다. 메모리 셀 MC의 연결수는, 예를 들면 8개, 16개, 32개, …의 바이트 구성에 기초해 설정되어 있다. 1개의 메모리 셀 MC는, 전하 축적층(제1 실시 형태에서 플로팅 게이트 전극)과, 제어 전극(컨트롤 게이트 전극)과, 소스 영역 및 드레인 영역을 적어도 구비하고 있다. 복수의 메모리 셀 MC0∼MCi에서는, 상호 인접하는 1개의 메모리 셀의 소스 영역과 다른 1개의 메모리 셀의 드레인 영역을 일체적으로 구성하고, 쌍방의 영역이 공유되어 있다. 그리고, 메모리 셀 유닛 MU0∼MUj는, 모두, 이렇게 전기적으로 직렬로 접속된 복수의 메모리 셀 MC0∼MCi와, 그 일단(소스측)의 메모리 셀 MC0의 소스 영역에 드레인 영역이 전기적으로 접속된 소스측 선택 트랜지스터 S1과, 그 타단에 (드레인측)의 메모리 셀 MCi의 드레인 영역에 소스 영역이 접속된 드레인측 선택 트랜지스터 S2를 구비해서 구성되어 있다.

메모리 셀 MC0, MC1, …, MCi의 각각의 제어 전극에는 각각 워드선 WL0, WL1, …, WLi가 접속되어 있다. 메모리 셀 유닛 MU0∼MUj의 각각의 동일 위치에 배치된 메모리 셀 MC0에는 워드선 WL0가 접속되고, 동일 위치에 배치된 메모리 셀 MC1에는 워드선 WL1이 접속되고, 이하 마찬가지이다. 메모리 셀 유닛 MU0∼MUj의 각각의 소스측 선택 트랜지스터 S1의 게이트 전극에는 메모리 셀 어레이(2)에 공통인 소스측 선택 게이트선 SGS가 접속되어 있다. 마찬가지로, 드레인측 선택 트랜지스터 S2의 게이트 전극에는 메모리 셀 어레이(2)에 공통인 드레인측 선택 게이트선 SGD가 접속되어 있다. 또한, 메모리 셀 유닛 MU0∼MUj의 각각의 소스측 선택 트랜지스터 S1의 소스 영역에는 메모리 셀 어레이(2)에 공통인 셀 소스선 CELSRC이 접속되고, 드레인측 선택 트랜지스터 S2의 드레인 영역에는 메모리 셀 유닛 MU0∼MUj 마다 대응해서 배치된 비트선 BL0, BL1 …, BLi에 각각 접속되어 있다.

주변 회로부의 제어 신호 생성 회로(6)는, 도 3에 도시한 바와 같이, 판독 전압 Vread를 발생시키는 판독 전압 발생 장치(61)와, 선택 전압 Vcgrv를 발생시키는 선택 전압 발생 회로(62)와, 선택 워드선 WL에 어떤 전압을 부여할지를 결정하는 선택 전압 전송 회로(63)를 적어도 구비하고 있다. 한편, 도 3에 도시한 바와 같이 워드선 제어 회로(4)는, 메모리 셀 어레이(2)에 배열된 복수의 워드선 WL의 일단에 각각 접속된 복수의 전압 전송 트랜지스터(41)와, 이들 복수의 전압 전송 트랜지스터(41)에 각각 접속된 복수의 컨트롤 게이트 드라이버(이하, 간단히 「CG 드라이버」하고 함)(42)를 구비하고 있다. 각각의 CG 드라이버(42)는 판독 전압 발생 회로(61)와 선택 전압 발생 회로(62)에 접속되어 있다. 제어 신호 발생 회로(6) 및 워드선 제어 회로(4)에서는, 워드선 WL에 접속된 메모리 셀이 「선택」인가 「비선택」인가에 따라서, 「판독 전압 Vread」이나 「선택 전압 Vcgrv」 중 어느 하나를 선택할 수 있다. 복수의 전압 전송 트랜지스터(41)의 각각의 게이트 전극은 공통인 게이트선에 접속되어 있다. 이 게이트선에 소정값 이상의 전압(선택 전압)이 인가되면, 복수의 전압 전송 트랜지스터(41)가 일제히 ON 상태로 되고, 복수의 CG 드라이버(42)로부터 복수의 워드선 WL의 각각에 선택 전압이 인가된다.

제어 신호 발생 회로(6)의 선택 전압 전송 회로(63)에서는, 워드선 WL(실제로는 CG 드라이버(42))에 선택 전압을 인가하는 타이밍을 제어할 수 있다. 이 구체적인 동작 방법에 대해서는 후술한다. 이 선택 전압 전송 회로(63)는, 판독 동작에 있어서 사용됨과 함께, 기입 동작에 있어서도 선택 워드선 WL에 기입 전압을, 비선택 워드선 WL에 비기입 전압을 각각 CG 드라이버(42)를 통과시켜서 전송한다.

[데이터 판독 동작]

다음으로, 전술한 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작에 대해서, 도 4를 이용하여 설명한다. 도 4에 도시하는 타이밍차트는, 도 2에 도시하는 메모리 셀 유닛 MU0에 있어서 소스측 선택 트랜지스터 S1에 인접하는 메모 리 셀 MC0를 선택 메모리 셀로 하고, 이 메모리 셀 MC0에 기억된 데이터를 판독하는 타이밍차트이다. 메모리 셀 MC0 이외의 메모리 셀 MC1∼MCi는 비선택 메모리 셀이다.

제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작은, 우선 처음에 시각 t1에서, 소스측 선택 게이트선 SGS에 전압 Vsg을 인가하여, 소스측 선택 트랜지스터 S1를 ON으로 한다. 다음으로, 시각 t2에서, 비트선 BL0에 전압 Vbl을 인가한다. 그리고, 시각 t3에서, 선택 메모리 셀 MC0 이외의 비선택 메모리 셀 MC1~MCi에 접속되는 비선택 워드선 WL1~WLi에 판독 전압(비선택 전압) Vread를 인가한다. 그 후, 시각 t4에서, 선택 메모리 셀 MC0에 접속된 선택 워드선 WL0에 승압된 선택 전압 Vcgrv를 인가한다.

그리고, 그 후, 시각 t5에서, 드레인측 선택 게이트선 SGD에 전압 Vsg을 인가하여, 드레인측 선택 트랜지스터 S2을 ON으로 한다. 이들 일련의 동작에 의해, 드레인측 선택 트랜지스터 S2, 소스측 선택 트랜지스터 S1, 비선택 메모리 셀 MC0이 ON 상태로 되고, 선택 메모리 셀 MC0에 데이터 「0」이 기억되어 있는지, 데이터 「1」이 기억되어 있는지에 따라 선택 비트선 BL0에 전압 변화가 발생한다. 시각 t6에서, 선택 비트선 BL0의 전압의 변화를 판정함으로써 데이터 「1」 또는 데이터 「0」를 판독할 수 있다.

또한, 여기에서는, 소스측 선택 트랜지스터 S1에 인접하는 메모리 셀 MC0를 선택 메모리 셀로 하여 그 타이밍차트를 설명했지만, 제1 실시 형태는, 선택 워드선 WL의, 거기에 인접하는 비선택 워드선 WL과의 사이의 커플링 노이즈의 영향을 감소하고 있으므로, 메모리 셀 유닛 MCO의 선택 메모리 셀의 위치를 한정하는 것은 아니다.

[데이터 판독 동작의 이점]

제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)는, 그 데이터 판독 동작에서, 선택 워드선 WL0의 승압의 타이밍(선택 전압의 인가 타이밍)과 비선택 워드선 WL1~WLi의 승압의 타이밍(비선택 전압의 인가 타이밍)이 서로 다른 제어를 행한다. 즉, 선택 워드선 WL0의 승압의 타이밍이 가장 인접하는 비선택 워드선 WL1의 승압의 타이밍보다도 후로 되어 있다. 이것은 선택 메모리 셀 MC0에는 비선택 메모리 셀 MC1가 인접하고 있어, 선택 워드선 WL0의 승압의 타이밍과 비선택 워드선 WL1의 승압의 타이밍이 동일한 경우에는 그 사이에 커플링 노이즈가 발생하여, 선택 워드선 WL0의 전압이 비선택 워드선 WL1의 전압에 끌려서 오버슈트하게 되는 것을 피하기 위해서이다.

보다 구체적으로 설명하면, 선택 워드선 WL0의 승압의 타이밍과 비선택 워드선 WL1의 승압의 타이밍이 동일한 경우, 2개의 노이즈가 발생한다. 1개의 노이즈는, 선택 워드선 WL0와 선택 전압 발생 회로(62)(도 3 참조) 사이가 CG 드라이버(42)를 통하여 전기적으로 접속된 순간에 발생하는 노이즈이다. 선택 전압 발생 회로(62)의 부담은, 선택 워드선 WL0에 연결된 순간에, 이 선택 워드선 WL0를 충전하기 위해서 커진다. 충전 전압이 부하에 흘러서 선택 워드선 WL0의 전위가 언더슈트한다. 또한, 시간적 경과를 요하지만, 이 후에 선택 전압 발생 회로(62)는 계속적으로 선택 워드선 WL0의 부하를 계속해서 충전해, 선택 전압 Vcgrv(예를 들면, 2V 정도)에 수속시킬 수 있다. 다른 1개의 노이즈는, 비선택 워드선 WL0가 판독 전압 Vread으로 승압될 때에 선택 워드선 WL0의 전압에 부가되는 커플링 노이즈이다. 선택 워드선 WL0은 반드시 비선택 워드선 WL1가 인접하므로, 선택 워드선 WL0와 비선택 워드선 WL1 사이에 발생하는 커플링 노이즈에 의해, 선택 워드선 WL0의 전위가 비선택 워드선 WL1의 전위에 끌려서 오버슈트한다. 선택 워드선 WL0의 선택 전압 Vcgrv가 허용 범위를 초과해서 언더슈트나 오버슈트하면, 선택 전압 Vcgrv가 허용 범위 내에 수속할 때까지 차단 동작을 개시할 수 없으므로, 판독 동작 특히 베리파이 리드에 시간을 써버리게 되어, 데이터 판독 동작 시간이 증대한다.

이것에 대하여, 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 상술한 바와 같이, 비선택 워드선 WL1~WLi를 먼저 승압시키고, 계속해서 승압의 타이밍을 지연시켜서 선택 워드선 WL0를 승압시킴으로써, 선택 워드선 WL0의 선택 전위 Vcgrv가 언더슈트하는 타이밍을 지연시킬 수 있다. 또한, 비선택 워드선 WL1~WLi로부터의 커플링 노이즈의 영향을 받아서 선택 워드선 WL0의 선택 전위 Vcgrv가 오버슈트하는 피크와, 선택 워드선 WL0의 선택 전위 Vcgrv가 언더슈트하는 타이밍을 근접시킬 수 있고, 결과적으로 선택 워드선 WL0의 선택 전위 Vcgrv에 발생하는 노이즈를 감소시킬 수 있다.

제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작에서, 비선택 워드선 WL1∼WLi의 승압의 타이밍에 대하여 선택 워드선 WL0의 승압의 타이밍을 지연시키는 시간은, 승압 전압의 조건이나 워드선 WL 간격, 워드선 WL 폭 등의 레이아웃 조건 등에 따라 적절하게 조정이 가능해서, 상기 효과를 얻을 수 있는 한에 있어서 특별히 한정은 되지 않지만, 최저한, 0보다도 크다. 또한, 지연시키는 시간의 상한에 대해서는 마찬가지로 적절하게 조정이 가능하지만, 드레인측 선택 게이트선 SGD(도 4 참조)가 승압될 때까지 선택 워드선 WL이 선택 전압 Vcgrv로 설정되어 있을 필요가 있다. 따라서, 지연시키는 시간의 상한은, 드레인측 선택 게이트선 SGD가 선택될 때까지의 시간이다. 지연시키는 시간의 구체적인 수치로서는, 예를 들면 0μ초보다 크고 5μ초 이하인 것이 바람직하고, 더욱 상세하게는, 0.5μ초 이상 5μ초 이하, 1.0μ초 이상 5μ초 이하, 또는 1.5μ초 이상 5μ초 이하로 설정되는 것이 바람직하다. 또한, 이 지연시키는 시간의 동안(기간 t3∼t4)에 있어서 선택 메모리 셀 MC0의 제어 전극은, 전기적으로 플로팅 상태인 것이 바람직하고, 시각 t3 이전의 전압으로 유지되어 있다.

제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작에서, 노이즈를 저감할 수 있는 효과는, 도 5∼도 8에 도시하는 시뮬레이션 결과로부터 확인되어 있다.

도 5는 선택 워드선 WL을 승압하는 타이밍을 비선택 워드선 WL을 승압하는 타이밍으로부터 0.5μ초 지연된 경우, 도 6은 1.0μ초 지연된 경우, 도 7은 1.5μ초 지연된 경우에 각각 선택 워드선 WL 및 비선택 워드선 WL의 전압 변화를 도시한다. 도 8은 선택 워드선 WL을 승압하는 타이밍과 비선택 워드선 WL을 승압하는 타이밍을 동일하게 한 경우에 선택 워드선 WL 및 비선택 워드선 WL의 전압 변화를 도시한다.

우선, 도 8에 도시한 바와 같이 비선택 워드선 WL의 승압의 타이밍과 선택 워드선 WL의 승압의 타이밍이 동일한 경우에는, 비선택 워드선 WL이 전압 Vdd로부터 비선택 전압 Vread로 상승함과 동시에, 선택 워드선 WL이 전압 Vss로부터 선택 전압 Vcgrv로 상승한다. 여기에서는, 선택 전압 Vcgrv는 2V로 설정되어 있다. 선택 워드선 WL의 승압 피크에서, 도 8에서, 파선 동그라미 표시를 붙인 것처럼, 선택 워드선 WL과 비선택 워드선 WL 간에 발생하는 커플링 용량에 의해 선택 워드선 WL에 인가된 선택 전압 Vcgrv가 끌려져, 선택 전압 Vcgrv가 오버슈트한다. 또한, 도 8에서, 비선택 워드선 WL의 전압 파형은 복수 도시되어 있다. 이 복수의 전압 파형은, 비선택 워드선 WL은 메모리 셀 어레이(2) 위에 배치된 위치에 따라 커플링 용량이 서로 다르므로, 최소, 중간, 최대의 각각의 커플링 용량이 부가된 비선택 워드선 WL 각각의 전압 파형이다.

이것에 대하여, 도 5에 도시한 바와 같이 선택 워드선 WL을 승압하는 타이밍을 비선택 워드선 WL을 승압하는 타이밍에 비해서 0.5μ초 지연시키는 것에 의해, 선택 전압 Vcgrv의 오버슈트를 감소시킬 수 있다. 또한, 도 6에 도시한 바와 같이 선택 워드선 WL을 승압하는 타이밍을 비선택 워드선 WL을 승압하는 타이밍에 비해서 1.0μ초 지연시키는 것에 의해, 선택 전압 Vcgrv의 오버슈트를 감소시킬 수 있다. 또한, 도 7에 도시한 바와 같이 선택 워드선 WL을 승압하는 타이밍을 비선택 워드선 WL을 승압하는 타이밍에 비해서 1.5μ초 지연된 경우에는, 0.5μ초 및 1.0μ초 지연된 경우에 비해서, 선택 전압 Vcgrv의 오버슈트를 보다 한층 저감할 수 있다. 이 승압의 타이밍을 1.5μ초 지연시킨 경우에는, 선택 워드선 WL에 부가되는 커플링 노이즈를 실질적으로 제로로 할 수 있다. 따라서, 선택 워드선 WL의 셋 업 시간을 단축할 수가 있어, 데이터 판독 동작 속도 및 데이터 기입 동작 속도의 고속화를 실현할 수 있다.

또한, 도 5 내지 도 8에 도시하는 비선택 워드선 WL의 전압 파형은, 일단, 전압 Vss로부터 전압 Vdd로 승압하고, 그 후에 비선택 전압 Vread로 승압한 예이지만, 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 비선택 워드선 WL을 전압 Vss로부터 비선택 전압 Vread로 단숨에 승압한 경우라도 마찬가지의 효과를 얻을 수 있다.

[선택 전압 발생 회로의 구성]

다음으로, 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작을 실현하는 구체적인 회로 구성을 설명한다. 전술한 도 3에 도시하는 제어 신호 발생 회로(6)의 선택 전압 전송 회로(63)는, 도 9에 간략화해서 도시한 바와 같이, 프로그램용 스위칭 소자(HVNE)(631)와, 이 프로그램용 스위칭 소자(631)를 제어하는 레벨 시프터(632)와, Vss 방전 회로(633)와, 이 Vss 방전 회로(633)를 제어하는 2 입력 NOR 회로(634)를 적어도 구비하고 있다.

프로그램용 스위칭 소자(631)는 예를 들면 n채널 트랜지스터로 구성되어 있다. 프로그램용 스위칭 소자(631)의 일단은 선택 전압 발생 회로(62)에 접속되고, 타단은 CG 드라이버(42) 및 Vss 방전 회로(633)에 접속되어 있다. 게이트 전극은 시프트 레지스터(632)에 접속되어 있다. 시프트 레지스터에는, 워드선 WL을 선택한 경우에 프로그램용 스위칭 소자(631)의 도통 제어를 행하는 CGSVCGRV-V 신호와, 워드선 WL을 비선택한 경우에 프로그램용 스위칭 소자(631)의 도통 제어를 행하는 VREDH 신호가 입력된다. 2 입력 NOR 회로(634)에는, CGSVCGRV-V 신호와, 워드선 WL을 플로팅 상태에 제어하는 CGSFRO-V 신호가 입력된다. Vss 방전 회로(633)는 n채널 트랜지스터 LVNE, p채널 트랜지스터 HVND 및 p채널 트랜지스터 HVNB을 구비하고, 이들 트랜지스터는 CG 드라이버(42)와 전압 Vss와의 사이에 전기적으로 직렬로 접속되어 있다.

이 선택 전압 전송 회로(63)에서는, 전압 전송 트랜지스터(41)(도 3 참조)가 ON 상태로 되고, 시각 t3에 있어서 비선택 워드선 WL을 승압한 후, 시각 t3로부터 시각 t4의 기간(및 시각 t6 이후)에 있어서 워드선 WL을 플로팅 상태로 할 수 있다. 또한, 선택 전압 전송 회로(63)에서는, 시각 t4로부터 시각 t6의 기간에서 워드선 WL에 선택 전압을 공급할 수 있다.

여기에서, 도 9에 도시하는 선택 전압 전송 회로(63)의 동작을 설명한다. 2 입력 NOR 회로(634)에 입력되는 CGSVCGRV-V 신호 및 CGSFLO-V 신호의 신호 파형(전압 파형), 및 선택 워드선 WL의 전압 파형, 특히 시각 t3~시각 t5 부근의 전압 파형은 도 10에 도시한다. 선택 전압 전송 회로(63)의 2 입력 NOR 회로(634)에 입력되는 CGSVCGRV-V 신호 및 CGSFLO-V 신호는, 시각 t3에 도달하기 전에, 모두 전압 Vss 레벨(로우 레벨)이다. 이때, Vss방전 회로(633)의 n채널 트랜지스터 LVNE은 온 상태이며, 선택 워드선 WL0은 전압 Vss로 설정된다.

다음으로, 시각 t3로부터 시각 t4의 기간에서, CGSVCGRV-V 신호는 전압 Vss 레벨을 유지한 상태인 채로, CGSFLO-V 신호는 전압 Vss레벨로부터 전압 Vdd 레벨(하이 레벨)로 상승한다. 이때, 전압 Vss를 전송하는 Vss 방전 회로(633)의 n채널 트랜지스터 LVNE은 오프 상태로 되고, 또한 선택 전압을 전송하는 프로그램용 스위칭 소자(HVNE)(631)도 오프 상태로 되므로, 선택 워드선 WL은, 전원 공급이 끊어져, 플로팅 상태로 된다.

다음으로, 시각 t5에서, CGSVCGRV-V 신호가 전압 Vss로부터 전압 Vdd로 상승하고, CGSFLO-V 신호가 전압 Vdd로부터 전압 Vss로 하강한다. 이 결과, Vss 방전 회로(633)의 n채널 트랜지스터 LVNE 트랜지스터는 오프 상태를 유지하고, Vss 방전 회로(633)로부터의 전압 Vss의 공급이 끊어진 상태로 된다. 한편, 프로그램용 트랜지스터(631)는 온 상태로 되기 때문에, 선택 워드선 WL0에는 선택 전압 Vcgrv를 공급할 수 있다.

[메모리 셀 어레이의 구체적인 단면 구조]

NAND형 불휘발성 반도체 기억 장치(1)의 메모리 셀 어레이(2)에 배열된 메모리 유닛 MU의 구체적인 단면 구조를 도 11에 도시한다. 도 11은, 1개의 메모리 유닛 MU를 소스측 선택 트랜지스터 S1과 드레인측 선택 트랜지스터 S2의 양방을 통해 메모리 셀 MC의 채널 길이 방향과 일치하는 단면에 있어서 절단한 단면도이다. NAND형 불휘발성 반도체 기억 장치(1)는 기판(101)을 베이스로 구축되어 있다. 기판(101)에는 예를 들면 실리콘 단결정 기판을 실용적으로 사용할 수 있다.

복수의 메모리 셀 MC0~MCi는, 모두, 기판(101)(혹은 그 주면부에 형성된 웰 영역(p형 반도체 영역))과, 기판(101) 상의 제1 게이트 절연막(102)과, 제1 게이트 절연막(102) 상의 전하 축적층(플로팅 게이트 전극)(103)과, 전하 축적층(103) 상의 제2 게이트 절연막(104)과, 제2 게이트 절연막(104) 상의 제어 전극(컨트롤 게 이트 전극)(105)과, 소스 영역 및 드레인 영역(106)을 구비하고 있다. 제1 게이트 절연막(102)은 터널 절연막이다. 전하 축적층(103)에는 예를 들면 실리콘 다결정막을 실용적으로 사용할 수 있다. 제어 전극(105)에는, 실리콘 다결정막, 고융점 금속 실리사이드 막, 고융점 금속막 중의 어느 하나의 단층막, 또는 실리콘 다결정막 위에 고융점 금속 실리사이드 막 혹은 고융점 금속막을 적층한 복합막을 실용적으로 사용할 수 있다. 제어 전극(105)은, 워드선 WL과 동일층 또한 동일 재료로 형성되고 있어, 워드선 WL에 일체로 형성되어 있다. 소스 영역 및 드레인 영역(106)은, 기판(101)의 주면부에 형성되고, 제1 실시 형태에서 n형 반도체 영역이다.

소스측 선택 트랜지스터 S1, 드레인측 선택 트랜지스터 S2는 메모리 셀 MU 와 마찬가지로, 기판(101)과, 기판(101) 상의 게이트 절연막(122)과, 게이트 절연막(122) 상의 게이트 전극(123)과, 소스 영역 및 드레인 영역(126)을 구비하고 있다. 게이트 전극(123)은, 메모리 셀 MC의 전하 축적층(103)과 동일층 또한 동일 재료에 의해 형성된 하층과, 제어 전극(105)과 동일층 또한 동일 재료에 의해 형성된 상층을 전기적으로 단락시켜 구성되어 있다. 소스 영역 및 드레인 영역(126)은, 메모리 셀 MC의 소스 영역 및 드레인 영역(106)과, 제조 프로세스상, 동일 제조 공정에 의해 형성되어 있다.

소스선측 선택 트랜지스터 S1의 소스 영역(126)에는 셀 소스선(CELSRC)(131S)이 전기적으로 접속되어 있다. 셀 소스선(131S)에는 고융점 금속막 예를 들면 텅스텐 막을 실용적으로 사용할 수 있다. 소스측 선택 트랜지스터 S1의 게이트 전극(123)에는, 메모리 셀 유닛 MU를 가로질러, 소스선(131S)에 대하여 대부분이 평행하게 연장하는 소스측 션트 배선(131SS)이 전기적으로 접속되어 있다. 소스측 션트 배선(131SS)은, 소스측 선택 게이트선 SGS를 구성하고, 셀 소스선(131S)과 동일층 또한 동일 재료에 의해 형성되어 있다.

드레인선측 선택 트랜지스터 S2의 드레인 영역(126)에는 중계 배선(131B)을 통과시켜서 비트선(BL)(132)이 전기적으로 접속되어 있다. 비트선(132)에는 저저항 배선 재료 예를 들면 구리막 혹은 알루미늄 합금막을 실용적으로 사용할 수 있다. 중계 배선(131B)은 셀 소스선(131S)과 동일층 또한 동일 재료에 의해 형성되어 있다. 드레인측 선택 트랜지스터 S2의 게이트 전극(123)에는, 메모리 셀 유닛 MU를 가로질러, 소스선(131S)에 대하여 대부분이 평행하게 연장하는 드레인측 션트 배선(131DS)이 전기적으로 접속되어 있다. 드레인측 션트 배선(131DS)은, 드레인측 선택 게이트선(SGD)를 구성하고, 셀 소스선(131S)과 동일층 또한 동일 재료에 의해 형성되어 있다.

또한, 도 11에는 간략화해서 도시하고 있지만, 메모리 셀 MC, 소스측 선택 트랜지스터 S1, 드레인측 선택 트랜지스터 S2, 셀 소스선(131S), 비트선(132) 등은 패시베이션막에 의해 피복되어 있다.

[메모리 셀 어레이의 데이터 유지 특성]

제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 메모리 셀 MC는, 도 12에 도시한 바와 같이 4개의 임계값 전압 레벨을 갖는다. 즉, 메모리 셀 MC에는, 데이터 「11」, 「10」, 「00」, 「01」의 합계 4치의 데이터를 기억할 수 있다.

또한, 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서, 메모리 셀 MC는, 4치의 데이터를 기억하는 것에 한정되는 것은 아니고, 「1」, 「0」의 2치의 데이터를 기억해도 되고, 3치 또는 5치 이상의 다치의 데이터를 기억해도 된다.

[메모리 카드의 시스템 구성]

전술한 도 1에 도시하는 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 1칩에 탑재한 반도체 디바이스로서, 또는 이 반도체 디바이스를 배선 기판 상에 1개 또는 복수 실장한 메모리 모듈로서 구축할 수가 있고, 또한 도 13에 도시한 바와 같이, 메모리 카드(200)로서 구축할 수 있다. 메모리 카드(200)는, 카드 기판에 실장된 1개의(또는 복수의) NAND형 불휘발성 반도체 기억 장치(1)와, 그것을 제어하는 컨트롤러(201)와, 패드부(202)를 구비하고 있다. 패드부(202)는, NAND형 불휘발성 반도체 기억 장치(1)와 메모리 카드(200)의 외부 기기(도시생략) 사이를 접속하고, 제어 신호의 입력이나 전원의 입력, 또는 데이터의 입출력을 행한다.

이렇게 구성되는 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작 또는 데이터 기입 동작에서는, 비선택 워드선 WL의 승압의 타이밍에 대하여, 선택 워드선의 승압의 타이밍을 지연시켰으므로, 선택 워드선 WL에 발생하는 커플링 노이즈를 감소시킬 수 있다. 이 결과, 동작상의 오동작을 방지할 수 있으므로, NAND형 불휘발성 반도체 기억 장치(1)의 동작상의 신뢰성을 향상할 수 있다.

또한, NAND형 불휘발성 반도체 기억 장치(1)의 동작상의 신뢰성을 향상할 수 있으므로, 이 NAND형 불휘발성 반도체 기억 장치(1)를 탑재하는 메모리 카드(200)의 동작상의 신뢰성을 향상할 수 있다.

(제2 실시 형태)

본 발명의 제2 실시 형태는, 전술한 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서, 메모리 유닛 MU의 선택 메모리 셀 MC의 위치에 따라서 소스측 선택 트랜지스터 S1, 드레인측 선택 트랜지스터 S2의 각각의 동작 순서를 바꾼 예를 설명하는 것이다. 또한, 제2 실시 형태는, 메모리 유닛 MU의 선택 메모리 셀 MC의 위치에 따라서 워드선의 승압 전압 레벨을 바꾼 예를 설명하는 것이다.

또한, 제2 실시 형태에서, 제1 실시 형태에서 설명한 구성 요소와 동일 구성 요소에는 동일 부호를 붙이고, 동일 구성 요소의 설명은 필요한 경우를 제외하고 중복하므로 생략한다.

전술한 도 2에 도시되는 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 메모리 셀 어레이(2)에 있어서 소스측 선택 트랜지스터 S1에 인접하는 메모리 셀 MC0를 선택했을 때, 소스측 선택 게이트선 SGS의 승압에 수반하여, 선택 워드선 WL0는, 도 21에 파선으로 둘러싸서 도시한 바와 같이, 커플링 노이즈를 받는다. 도 21은, 드레인측 선택 게이트선 SGD, 선택 워드선 WL0, 비선택 워드선 WL1∼WLi, 소스측 선택 게이트선 SGS, 선택 비트선 BL0의 각각의 타이밍차트(전압 파형)를 도시한다.

선택 메모리 셀 MC0가 소스측 선택 게이트선 SGS에 1개의 메모리 셀 MC도 개재시키지 않고 인접해 있기 때문에, 시각 t4에 있어서 소스측 선택 게이트선 SGS를 승압하면, 선택 워드선 WL0의 승압 레벨(전압 레벨)은 커플링 노이즈를 받아서 오버슈트한다. 특히 이 시각 t4에 있어서는 드레인측 선택 트랜지스터 S2도 온 상태이기 때문에, 선택 메모리 셀 MC0가 커플링 노이즈를 받아서 도통하면, 판독하는 데이터가 「1」인 경우에는, 선택 비트선 BL0의 방전이 발생한다. 선택 워드선 WL0에 오버슈트 분의 높은 전압이 인가된 상태에서, 비트선 BL의 방전이 개시되므로, 선택 메모리 셀 MC의 임계값 전압이 의도한 값보다도 낮게 보인다. 이러한 경향은, 한층 더한 미세 가공화에 의한 워드선 등의 배선 간격의 협소화에 의해 보다 한층 현저해진다.

또한, NAND형 불휘발성 반도체 기억 장치(1)에서, 메모리 셀 유닛은 복수의 메모리 셀 MC를 전기적으로 직렬로 접속하고 있다. 이 복수의 메모리 셀 MC의 각각의 채널 영역은, 데이터 판독 동작에서, 선택 비트선 BL에 차지된 전하가 셀 소스선 CELSRC에 흐르는 전류 경로이다. 선택 워드선 WL0의 선택 전압은 이러한 전류 경로와의 사이에 발생하는 커플링 노이즈의 영향도 받는다.

본 발명자 등은, 예의 검토를 행한 결과, NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작에서, 메모리 셀 유닛 MU의 선택 메모리 셀의 배열 위치에 따라서, 메모리 셀 유닛 MU의 일단의 소스측 선택 트랜지스터 S1, 타단의 드레인측 선택 트랜지스터 S2 중의 어느 한쪽을 다른 쪽보다도 먼저 온 동작시킴으로써, 소스측 선택 트랜지스터 S1의 소스측 게이트선 SGS 또는 드레인측 선택 트랜지 스터 S2의 드레인측 게이트선 SGD와 선택 워드선 WL과의 사이의 커플링 노이즈를 감소시킬 수 있는 것에 상도하고, 본 발명을 완성시켰다. 또한, 본 발명자 등은, 선택 트랜지스터 S1, S2의 온 동작의 순서에 따라서 선택 워드선 WL에 인가하는 전압을 보정함으로써, 메모리 셀 유닛 MU의 채널 영역을 연결한 전류 경로와의 사이에 발생하는, 선택 워드선의 선택 전압에 발생하는 커플링 노이즈를 감소시킬 수 있는 것에 상도하고, 본 발명을 완성시켰다.

[NAND형 불휘발성 반도체 기억 장치의 구성]

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 시스템 구성은 전술한 도 1에 도시하는 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 시스템 구성과 기본적으로는 동일하다. 또한, NAND형 불휘발성 반도체 기억 장치(1)의 메모리 셀 어레이(2)의 회로 구성은 전술한 도 2에 도시하는 메모리 셀 어레이(2)의 회로 구성과 동일하고, 메모리 셀 유닛 MU의 단면 구조는 전술한 도 11에 도시하는 메모리 셀 유닛 MU의 단면 구조와 동일하다.

여기에서, 전술한 도 11에 도시하는 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서, 메모리 셀 MC의 전하 축적층(103)과 제어 전극(105)(워드선 WL) 사이, 기판(101)(채널 영역)과 전하 축적층(103) 사이에, 각각, 데이터 기입 특성을 향상하기 위해 용량을 확보할 필요가 있다. 한편, 배선의 미세화의 필요성으로부터, 소스측 선택 게이트선 SGS 사이, 드레인측 선택 게이트선 SGD 사이, 워드선 WL 사이, 소스측 선택 게이트선 SGS와 워드선 WL 사이, 드레인측 선택 게이트선 SGD와 워드선 WL 사이의 각각의 이격 거리를 작게 좁게 할 필요가 있다. 이 때문에, 특히 소스선측 선택 게이트선 SGS와 워드선 WL 사이, 드레인측 선택 게이트선 SGD와 워드선 WL 사이에서, 커플링 노이즈의 영향이 커진다.

또한, NAND형 불휘발성 반도체 기억 장치(1)에서는, 소스측 선택 게이트선 SGS에는 소스측 션트 배선(131SS)가 접속되고, 드레인측 선택 게이트선 SGD에는 드레인측 션트 배선(131DS)가 접속되어 있다. 이들 소스측 션트 배선(131SS) 및 드레인측 션트 배선(131DS)은 워드선 WL 위에 중복해서 배치되어 있으므로, 결과적으로 소스측 선택 게이트선 SGS, 드레인측 선택 게이트선 SGD의 각각과 워드선 WL 사이에도 커플링 노이즈가 발생한다. 보다 구체적으로 설명하면, 드레인측 션트 배선(131DS)은 동일 메모리 블록에 배치된 드레인측 선택 게이트선 SGD에 접속되고, 소스측 션트 배선(131SS)은 인접 메모리 블록에 배치된 소스측 선택 게이트선 SGS에 접속되어 있다. 이 때문에, 드레인측 선택 게이트선 SGD를 소스측 선택 게이트선 SGS 후에 충전하는 경우, 선택 메모리 셀 MC가 드레인측 션트 배선(131DS) 밑에 배치되어 있으면, 드레인측 션트 배선(131DS)으로부터의 커플링 노이즈를 받는다.

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 데이터 판독 동작에서, 이러한 커플링 노이즈의 영향을 감소할 수 있다.

[데이터 판독 동작]

다음으로, 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작을, 전술한 도 2에 도시하는 회로도를 참조하면서, 도 4를 이용하여 설명한다. 도 4에 도시하는 타이밍차트는, 도 2에 도시하는 메모리 셀 유닛 MU0에 있어서 소스측 선택 트랜지스터 S1에 인접하는 메모리 셀 MC0에 기억된 데이터를 판독하는 타이밍차트이다.

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)는, 우선 시각 t1에서, 소스측 선택 게이트선 SGS에 전압 Vsg을 인가한다. 다음으로, 시각 t2에서, 선택 비트선 BL0에 전압 Vbl을 인가한다. 그리고, 시각 t3에서, 선택 메모리 셀 MC0에 접속된 선택 워드선 WL0 및 선택 메모리 셀 MC0 이외의 비선택 메모리 셀 MC1~MCi에 접속된 비선택 워드선 WL1~WLi에 전압을 인가한다. 비선택 워드선 WL1~WLi에는 비선택 전압 Vread를 인가하고, 선택 워드선 WL0에는 선택 전압 Vcg(=Vcgrv-ΔV)을 인가한다. 이 후, 시각 t4에서, 드레인측 선택 게이트선 SGD에 전압 Vsg을 인가하고, 드레인측 선택 트랜지스터 S2을 온 상태로 한다. 즉, 이들 일련의 데이터 판독 동작에 의해, 드레인측 선택 트랜지스터 S2, 소스측 선택 트랜지스터 S1, 비선택 메모리 셀 MC1~MCi가 온 상태로 되고, 선택 메모리 셀 MC0에 데이터 「0」가 저장되어 있는지, 데이터「1」가 저장되어 있는지에 따라 선택 비트선 BL0에 전압 변화가 발생한다. 시각 t4에서, 이 선택 비트선 BL0의 전압 변화를 판정함으로써, 데이터를 판독할 수 있다.

한편, 전술한 도 2에 도시하는 메모리 셀 유닛 MU0에서, 드레인측 선택 트랜지스터 S2에 인접하는 메모리 셀 MCi에 기억된 데이터를 판독하는 경우, 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)는, 소스측 선택 게이트선 SGS에 전압을 인가하는 타이밍과 드레인측 선택 게이트선 SGD에 전압을 인가하는 타이밍을 반대의 순서로 한다. 이 데이터의 판독 동작의 타이밍차트를 도 5에 도시한다. 우선 시각 t1에서, 드레인측 선택 게이트선 SGD에 전압 Vsg을 인가한다. 다음으 로, 시각 t2에서, 선택 비트선 BL0에 전압 Vbl을 인가한다. 그리고, 시각 t3에서, 선택 워드선 WLi, 비선택 워드선 WL0~WLi-1에 전압을 인가한다. 비선택 워드선 WL 0~WLi-1에는 비선택 전압 Vread를 인가한다. 선택 워드선 WLi에는 선택 전압 Vcg(=Vcgrv)을 인가한다. 그 후, 시각 t4에서, 소스측 선택 게이트선 SGS에 전압 Vsg을 인가하고, 소스측 선택 트랜지스터 S1을 온 상태로 한다. 이들 일련의 데이터 판독 동작에 의해, 시각 t4에서, 선택 비트선 BL0의 전압 변화를 판정한다.

이상의 일련의 데이터 판독 동작을 행함으로써, 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 선택 메모리 셀 MC0가 소스측 선택 게이트선 SGS에 인접하는 경우, 선택 워드선 WL0와 소스측 선택 게이트선 SGS 사이에 발생하는 커플링 노이즈를 감소시킬 수가 있고, 선택 메모리 셀 MCi가 드레인측 선택 게이트선 SGD에 인접하는 경우에, 선택 워드선 WLi와 드레인측 선택 게이트선 SGD 사이에 발생하는 커플링 노이즈를 감소시킬 수 있다. 구체적으로는, 소스선측 선택 게이트선 SGS에 인접하는 선택 메모리 셀 MC0의 데이터의 판독 동작을 행할 경우, 소스측 선택 게이트선 SGS를 미리 승압해 두는 것에 의해, 선택 메모리 셀 MC0에 대응하는 선택 워드선 WL0가 승압되었다고 해도, 소스측 선택 게이트선 SGS와의 사이에 있어서 선택 워드선 WL0에 발생하는 커플링 노이즈를 감소시킬 수 있다. 이 커플링 노이즈를 감소시킨 후에, 드레인측 선택 게이트선 SGD를 승압하고, 선택 비트선 BL0의 전압 변화를 판정할 수 있다. 또한, 드레인선측 선택 게이트선 SGD에 인접하는 선택 메모리 셀 MCi의 데이터의 판독 동작을 행하는 경우, 드레인측 선택 게이트선 SGD를 미리 승압해 두는 것에 의해, 선택 메모리 셀 MCi에 대응 하는 선택 워드선 WLi가 승압되었다고 해도, 드레인측 선택 게이트선 SGD와의 사이에 있어서 선택 워드선 WLi에 발생하는 커플링 노이즈를 감소시킬 수 있다. 이 커플링 노이즈를 감소시킨 후, 소스측 선택 게이트선 SGS를 승압하고, 선택 비트선 BL0의 전압 변화를 판정할 수 있다. 따라서, 선택 메모리 셀 MC0, MCi에 기억된 데이터를 정확하게 판독할 수 있다.

여기에서, 선택 메모리 셀 MC가 속하는 메모리 셀 유닛 MU에서, 선택 메모리 셀 MC가 채널 영역과의 사이에 발생하는 커플링 노이즈의 영향을 받지 않는 상태의 타이밍차트에 대해서 설명한다. 도 16에 도시하는 타이밍차트는, 소스측 선택 트랜지스터 S1(소스측 선택 게이트선 SGS)에 인접하는 선택 메모리 셀 MC(선택 워드선 WL0)에 기억된 데이터의 판독 동작을 도시하는 타이밍차트이다. 도 17에 도시하는 타이밍차트는, 드레인측 선택 트랜지스터 S2(드레인측 선택 게이트선 SGD)에 인접하는 선택 메모리 셀 MC1(선택 워드선이 WLi)에 기억된 데이터의 판독 동작을 도시하는 타이밍차트이다. 또한, 이들 타이밍차트에서, 선택 워드선 WL0, WLi에는, 각각, 동일한 선택 전압 Vcgrv가 인가되어 있다.

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 도 14에 도시하는 소스측 선택 트랜지스터 S1에 접속된 소스측 선택 게이트선 SGS가 먼저 승압된 경우에 선택 메모리 셀 MC0에 접속된 선택 워드선 WL0에 인가되는 선택 전압 Vcg과, 도 15에서 도시하는 드레인측 선택 트랜지스터 S2에 접속된 드레인측 선택 게이트선 SGD가 먼저 승압된 경우에 선택 메모리 셀 MCi에 접속된 선택 워드선 WLi에 인가되는 선택 전압 Vcg과의 전압값이 상이하다.

보다 구체적으로 설명하면, 소스측 선택 트랜지스터 S1에 인접하는 선택 메모리 셀 MC0에 기억된 데이터를 판독하는 경우, 도 14에 도시한 바와 같이 시각 t3에 있어서 선택 워드선 WL0를 승압하는데, 이 승압에 사용되는 선택 전압 Vcg는, 도 16에 도시하는 선택 전압 Vcgrv에 비해서 미소 전압 ΔV만큼 낮다(Vcg=Vcgrv--ΔV). 한편, 드레인측 선택 트랜지스터 S2에 인접하는 선택 메모리 셀 MCi에 기억된 데이터를 판독하는 경우, 도 15에 도시한 바와 같이 시각 t3에 있어서 선택 워드선 WLi를 승압하는데, 이 승압에 사용되는 선택 전압 Vcg는, 도 17에 도시하는 선택 전압 Vcgrv와 동일 전위이다(Vcg=Vcgrv).

선택 전압 Vcg의 전압값을 바꾸는 이유, 특히 소스측 선택 트랜지스터 S1에 인접하는 선택 메모리 셀 MC0에 기억된 데이터의 판독 동작에 있어서 선택 전압 Vcg을 미소 전압 ΔV만큼 낮게 설정하는 이유는, 선택 메모리 셀 유닛 MU0의 채널 영역(전류 경로)과의 사이에 발생하여 선택 워드선 WL0에 부가되는 커플링 노이즈를 감소하기 위해서이다. 이러한 커플링 노이즈는, 도 14에 도시한 바와 같이 시각 t4을 초과하면 선택 워드선 WL0의 전압 파형에 나타난다. 여기에서, 만약, 도 16에 도시한 바와 같이 선택 워드선 WL0에 선택 전압 Vcgrv를 그대로 인가하면, 시각 t2에 있어서 선택 비트선 BL0에 프리차지한 프리차지 전압 Vbl이, 시각 t4에 있어서 드레인측 선택 트랜지스터 S2의 온 동작에 의해 선택 메모리 셀 유닛 MU0의 채널 영역에 흘러서, 채널 영역이 충전된다. 이 채널 영역과 선택 워드선 WL0 사이에 발생하는 커플링 용량에 기초하여, 커플링 노이즈가 선택 워드선 WL0의 선택 전위 Vcgrv에 부가되어, 도 18에 도시한 바와 같이 선택 전위 Vcgrv에 오버슈트가 발생한다. 특히, 베리파이 리드 동작에서, 오버슈트에 의해 메모리 셀 MC의 임계값 전압이 낮게 보이므로, 임계값 전압의 분포는 높은 쪽으로 넓어진다. 이 때문에, 선택 전압 Vcg는 선택 전압 Vcgrv로부터 미소 전압 ΔV 만큼 미리 낮게 설정함으로써, 가령 오버슈트한 경우에도, 임계값 전압보다도 선택 전압 Vcg을 낮게 할 수 있다. 이 결과, 임계값 전압의 분포가 높은 쪽으로 넓어지는 것을 억제할 수 있다. 이것은, 메모리 셀 MC의 임계값 전압을 좁게 제어하는 것이 필요한, 전술한 도 12에 도시하는 다치의 데이터를 기억할 수 있는 NAND형 불휘발성 반도체 기억 장치(1)에 유효하다.

여기에서, 미소 전압 ΔV는 항상 일정하다. 또한, 미소 전압 ΔV는 가변에 하여도 된다. 미소 전압 ΔV가 가변인 경우, 채널 영역과의 사이에 발생하여 선택 메모리 셀 MC에 부가되는 커플링 노이즈에 대하여, 데이터의 판독 동작마다 최적인 선택 전압 Vcg로 보정할 수 있다. 여기에서, 미소 전압 ΔV의 가변 단위는, 데이터의 판독 동작마다 대신에, 메모리 셀 유닛 MU마다, 메모리 셀 유닛 MC 내의 선택 메모리 셀의 배열 위치마다 중의 어느 것이어도 된다. 또한, 미소 전압 ΔV의 가변 단위는 이들 중 적어도 2 이상을 조합한 단위이어도 된다.

미소 전압 ΔV의 값은, NAND형 불휘발성 반도체 기억 장치(1)의 시스템 구성에 따라 적절하게 조정가능해서, 이하에 설명하는 값에 한정되나 것은 아니지만, 선택 전압 Vcgrv보다 크게 구체적으로는 0V보다 크고, 2V 이하이다. 보다 바람직하게는, 미소 전압 ΔV의 값은, 0V보다 크고 1V 이하이다.

한편, 드레인측 선택 트랜지스터 S2에 접속된 드레인측 선택 게이트선 SGD를 선택 메모리 셀 MCi에 접속된 선택 워드선 WLi의 승압의 타이밍보다도 먼저 승압하는 경우에는, 채널 영역과의 사이에 발생하는 커플링 노이즈가 언더슈트로 기능하기 때문에, 선택 전압 Vcg는 선택 전압 Vcgrv를 그대로 사용한다. 여기에서, 도 17에, 드레인측 선택 게이트선 SGD와의 사이에 발생하여 선택 워드선 WLi에 부가되는 커플링 노이즈를 감소한 타이밍차트를 도시한다. 도 19에, 선택 워드선 WLi에 선택 전압 Vcgrv로부터 미소 전압 ΔV을 뺀 선택 전압 Vcg을 인가한 경우의 타이밍차트를 도시한다.

즉, 소스측 선택 트랜지스터 S1에 접속된 소스측 선택 게이트선 SGS를 드레인측 선택 트랜지스터 S2에 접속된 드레인측 선택 게이트선 SGD보다도 먼저 승압하는 경우에는, 선택 워드선 WL0에 인가하는 선택 전압 Vcg는 낮게 설정한다. 구체적으로는, 선택 전압 Vcgrv로부터 미소 전압 ΔV를 뺀 낮은 선택 전압 Vcg이 사용된다. 다른 견해로서는, 드레인측 선택 게이트선 SGD를 소스측 선택 게이트선 SGS보다도 먼저 승압하는 경우에는, 선택 워드선 WLi에 인가하는 선택 전압 Vcg는, 선택 워드선 WL0에 인가하는 선택 전압 Vcg에 비해서 높게 설정한다.

[데이터 판독 동작의 이점]

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)는, 그 데이터 판독 동작에서, 선택 메모리 셀 MC0가 소스측 선택 트랜지스터 S1에 인접하는 경우에, 소스측 선택 게이트선 SGS와의 사이에 발생하여 선택 워드선 WL0에 부가되는 커플링 노이즈를 감소시킬 수 있다. 또한, 선택 메모리 셀 MC0가 소스측 선택 트랜지스터 S1에 인접하는 경우에, 선택 메모리 셀 유닛 MU0의 채널 영역과의 사이에 발생하여 선택 워드선 WL0에 부가되는 커플링 노이즈를 감소시킬 수 있다.

또한, 선택 메모리 셀 MCi가 드레인측 선택 트랜지스터 S2에 인접하는 경우에, 드레인측 선택 게이트선 SGD와의 사이에 발생하여 선택 워드선 WLi에 부가되는 커플링 노이즈를 감소시킬 수 있다. 또한, 선택 메모리 셀 MCi가 드레인측 선택 트랜지스터 S2에 인접하는 경우에, 선택 메모리 셀 유닛 MUi의 채널 영역과의 사이에 발생하여 선택 워드선 WLi에 부가되는 커플링 노이즈의 악영향은 받지 않는다. 따라서, 정확한 데이터의 판독 동작을 실현할 수가 있어, NAND형 불휘발성 반도체 기억 장치(1)의 동작상의 신뢰성을 향상할 수 있다.

또한, 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 소스측 선택 트랜지스터 S1에 인접하는 선택 메모리 셀 MC0에 기억된 데이터의 판독 동작 및 드레인측 선택 트랜지스터 S2에 인접하는 선택 메모리 셀 MCi에 기억된 데이터의 판독 동작에 대해서 설명하고 있다. 소스측 선택 트랜지스터 S1에 메모리 셀 MC0를 통해서 배치된 메모리 셀 MC1로부터, 드레인측 선택 트랜지스터 S2에 메모리 셀 MCi를 통해서 배치된 메모리 셀 MCi-1까지 중의 어느 하나가 선택된 경우, 이들 메모리 셀 MC1∼MCi-1의 워드선 WL1~WLi-1은, 소스측 선택 게이트선 SGS, 드레인측 선택 게이트선 SGD 중 어디에도 인접하지 않고 있으므로, 선택 워드선 WL1∼WLi-1에 부가되는 커플링 노이즈는 작다. 따라서, 메모리 셀 MC1∼MCi-1중 어느 하나가 선택되고, 그 기억된 데이터를 판독하는 경우, 소스측 선택 트랜지스터 S1, 드레인측 선택 트랜지스터 S2는 어느 것을 먼저 온 동작시켜도 된다.

단, 선택 메모리 셀 유닛 MU의 채널 영역과의 사이에 발생하는 선택 워드선 WL에 부가되는 커플링 노이즈는 고려할 필요가 있고, 이 커플링 노이즈를 감소시킬 필요가 있다. 예를 들면, 선택 메모리 셀 MC가 드레인측 선택 트랜지스터 S2에 비해서 소스측 선택 트랜지스터 S1에 가까울 경우, 소스측 선택 게이트선 SGS를 먼저 승압한다. 반대로, 선택 메모리 셀 MC가 소스측 선택 트랜지스터 S1에 비해서 드레인측 선택 트랜지스터 S2에 가까울 경우 드레인측 선택 게이트선 SGD를 먼저 승압한다.

구체적으로 표현하면, 1개의 메모리 셀 유닛 MU 내에 있어서 합계 k개의 메모리 셀 MC가 직렬로 접속되어 있는 경우, 직렬로 접속된 메모리 셀 MC중 소스측 선택 트랜지스터 S1에 가까운 측의 1번째로부터 n번째까지의 메모리 셀 MC0~MCn-1중 어느 하나가 선택되면, 소스측 선택 게이트선 SGS를 먼저 승압하고, 드레인측 선택 게이트선 SGD를 나중에 승압한다. 또한, 직렬로 접속된 메모리 셀 MC중 n+1번째로부터 드레인측 선택 트랜지스터 S2에 가까운 k번째까지의 메모리 셀 MCn~MCk-1중 어느 하나가 선택되면, 드레인측 선택 게이트선 SGD를 먼저 승압하고, 소스측 선택 게이트선 SGS를 나중에 승압한다. 여기에서, 「k」는 2 이상의 정수이며, 「k-1」은 메모리 셀 MC의 최종단에 붙인 부호「i」에 상당한다. 또한, 「n」는 「k」보다도 작은 0 이상의 정수이다.

또한, 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 전술한 도 11에 그 단면 구조를 도시한 바와 같이, 메모리 셀 유닛 MU의 메모리 셀 MC0~MCn-1 위에 소스측 션트 배선(131SS)가 배치되고, 메모리 셀 MCn~MCk-1(MCn~MCi) 위에 드레인측 션트 배선(131DS)가 배치되어 있다. 즉, 메모리 셀 MC0~MCn-1중 어느 하나가 선택되면, 선택된 워드선 WL0~WLn-1중 어느 하나에 소스측 션트 배선(131SS)과의 사이에 발생하는 커플링 노이즈가 부가되게 되므로, 데이터 판독 동작에 있어서 소스측 게이트선 SGS를 먼저 승압하는 것이 유효하다. 마찬가지로, 메모리 셀 MCn~MCi 중 어느 하나가 선택되면, 선택된 워드선 WLn~WLi 중 어느 하나에 드레인측 션트 배선(131DS)과의 사이에 발생하는 커플링 노이즈가 부가되게 되므로, 데이터 판독 동작에 있어서 드레인측 게이트선 SGD를 먼저 승압하는 것이 유효하다.

[선택 전압 발생 회로의 구성]

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서, 전술한 도 3에 도시하는 제어 신호 발생 회로(6)의 선택 전압 발생 회로(62)는, 데이터 판독 동작에서, 선택 워드선 WL0~WLn-1중 어느 하나에 인가하는 선택 전압 Vcg(=Vcgrv-ΔV), 선택 워드선 WLn~WLi중 어느 하나에 인가하는 선택 전압 Vcg(=Vcgrv)의 각각을 생성한다. 선택 전압 발생 회로(62)는, 도 22에 도시한 바와 같이 전압값 선택 회로(621)와, 전압 출력 회로(622)를 적어도 구비하고 있다.

전압값 선택 회로(621)는, ROMFUSE 설정값 신호의 입력에 기초하여, 선택 워드선 WL에 인가하는 전압값을 결정하는 전압값 결정 신호 FSVCG을 전압 출력 회로(622)에 출력한다. ROMFUSE 설정값 신호에는, 선택되는 메모리 셀 MC(선택되는 워드선 WL)가 소스측 선택 트랜지스터 S1측인지, 드레인측 선택 트랜지스터 S2측인지의 정보가 포함된다.

전압 출력 회로(622)는, 전압값 결정 신호 FSVCG의 입력에 기초하여, 선택 워드선 WL에 인가하는 선택 전압 Vcg(=Vcgrv―ΔV) 또는 선택 전압 Vcg(=Vcgrv)을 생성하고, 이 선택 전압 Vcg을 선택 전압 전송 회로(63)에 출력한다. 전압 출력 회로(622)는 기본적으로는 저항 분할 회로로 구성되어 있고, 전압값 결정 신호 FSVCG에 기초해 분할 위치를 적절하게 변경함으로써, 다양한 선택 전압 Vcg을 생성할 수 있다.

[메모리 카드에의 응용]

제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)에서는, 전술한 도 13에 도시하는 메모리 카드(200)를 구축할 수 있다. 제2 실시 형태에 따른 메모리 카드(200)는, 기본적으로 도 13에 도시하는 메모리 카드(200)와 동일 구성이며, NAND형 불휘발성 반도체 기억 장치(1)를 교체한 것뿐이다.

이와 같이 구성되는 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)의 데이터 판독 동작 또는 데이터 기입 동작에서는, 메모리 셀 유닛 MU의 선택 메모리 셀 MC의 배치 위치에 따라서, 소스측 선택 트랜지스터 S1, 드레인측 선택 트랜지스터 S2의 각각의 동작 순서를 바꾸었으므로, 소스측 선택 게이트선 SGS 또는 드레인측 선택 게이트선 SGD 사이에 발생하여 선택 워드선 WL에 부가되는 커플링 노이즈를 감소시킬 수 있다. 또한, 메모리 셀 유닛 MU의 채널 영역(전류 경로)과의 사이에 발생하여 선택 워드선 WL에 부가되는 커플링 노이즈를 감소시킬 수 있다. 이 결과, 동작상의 오동작을 방지할 수 있으므로, NAND형 불휘발성 반도체 기억 장치(1)의 동작상의 신뢰성을 향상할 수 있다.

(기타의 실시 형태)

본 발명은, 전술한 제1 실시 형태, 제2 실시 형태의 각각에 따른 NAND형 불휘발성 반도체 기억 장치(1)에 한정되는 것은 아니다. 예를 들면, 본 발명은, 제1 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)와 제2 실시 형태에 따른 NAND형 불휘발성 반도체 기억 장치(1)를 조합한 NAND형 불휘발성 반도체 기억 장치로 할 수 있다. 즉, NAND형 불휘발성 반도체 기억 장치에서, 선택 워드선 WL의 승압의 타이밍과 비선택 워드선 WL의 승압의 타이밍을 어긋나게 함과 함께, 소스측 선택 트랜지스터 S1과 드레인측 선택 트랜지스터 S2와의 동작 순서를 교체할 수 있다.

본 발명에 따르면, 불휘발성 반도체 기억 장치의 데이터 판독 동작 또는 데이터 기입 동작에서는, 비선택 워드선 WL의 승압의 타이밍에 대하여, 선택 워드선의 승압의 타이밍을 지연시켰으므로, 선택 워드선 WL에 발생하는 커플링 노이즈를 감소시킬 수 있다. 이 결과, 동작상의 오동작을 방지할 수 있으므로, NAND형 불휘발성 반도체 기억 장치의 동작상의 신뢰성을 향상할 수 있다.

또한, 불휘발성 반도체 기억 장치의 동작상의 신뢰성을 향상할 수 있으므로, 이 NAND형 불휘발성 반도체 기억 장치를 탑재하는 메모리 카드의 동작상의 신뢰성을 향상할 수 있다.

Claims

전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속한 메모리 셀 유닛과,

복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선과,

상기 메모리 셀 유닛의 일단의 상기 메모리 셀에 전기적으로 접속된 소스선과,

상기 메모리 셀 유닛의 타단의 상기 메모리 셀에 전기적으로 접속된 비트선과,

데이터 판독 동작에서, 상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선의 선택 타이밍을, 비선택 메모리 셀에 접속된 비선택 워드선의 비선택 타이밍에 대하여 어긋나게 하는 제어 신호 발생 회로

를 포함하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 제어 신호 발생 회로는, 상기 선택 워드선의 선택 전압 및 상기 비선택 워드선의 비선택 전압을 생성하는 선택 전압 발생 회로와, 상기 선택 전압 또는 상기 비선택 전압을 타이밍을 어긋나게 하여 선택 워드선 또는 비선택 워드선에 전송하는 선택 전압 전송 회로를 구비하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 제어 신호 발생 회로는, 상기 비선택 워드선의 비선택 타이밍에 대하여, 상기 선택 워드선의 선택 타이밍을 늦게 제어하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 제어 신호 발생 회로는, 상기 비선택 워드선의 비선택 타이밍으로부터 상기 선택 워드선의 선택 타이밍까지의 동안에서, 상기 선택 워드선을 전기적으로 플로팅 상태로 유지하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 제어 신호 발생 회로는, 상기 비선택 워드선의 비선택 타이밍에 대하여, 상기 선택 워드선의 선택 타이밍을 0.5μ초 이상 늦게 제어하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 제어 신호 발생 회로는, 상기 비선택 워드선의 비선택 타이밍에 대하여, 상기 선택 워드선의 선택 타이밍을 0.5μ초 이상 늦게 제어하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 제어 신호 발생 회로는, 상기 비선택 워드선의 비선택 타이밍에 대하여, 상기 선택 워드선의 선택 타이밍을 1.0μ초 이상 늦게 제어하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 제어 신호 발생 회로는, 상기 비선택 워드선의 비선택 타이밍에 대하여, 상기 선택 워드선의 선택 타이밍을 1.0μ초 이상 늦게 제어하는 불휘발성 반도체 기억 장치.
전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속한 메모리 셀 유닛과,

복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선과,

상기 메모리 셀 유닛의 일단의 상기 메모리 셀에 전기적으로 접속된 비트선과,

상기 메모리 셀 유닛의 타단의 상기 메모리 셀에 전기적으로 접속된 소스선

을 갖고 있는 불휘발성 반도체 기억 장치의 데이터 판독 방법으로서,

상기 메모리 셀 유닛의 비선택 메모리 셀에 접속된 비선택 워드선을 선택하고,

상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선을, 상기 비선택 워드선의 선택 타이밍에 대하여 어긋나게 하여 선택하는

불휘발성 반도체 기억 장치의 데이터 판독 방법.
제9항에 있어서,

상기 비선택 워드선을 선택한 후에, 상기 선택 워드선을 선택하는 불휘발성 반도체 기억 장치의 데이터 판독 방법.
제1항의 불휘발성 반도체 기억 장치와,

상기 불휘발성 반도체 기억 장치의 동작을 제어하는 컨트롤러와,

상기 컨트롤러를 통해서 상기 불휘발성 반도체 기억 장치에 접속되어, 제어 신호의 입력, 전원의 입력, 및 데이터의 입출력을 행하는 패드부

를 포함하는 메모리 카드.
전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속하고, 그 일단의 상기 메모리 셀에 소스측 선택 트랜지스터가 전기적으로 접속되고, 그 타단에 드레인측 선택 트랜지스터가 전기적으로 접속된 메모리 셀 유닛과,

복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선과,

상기 소스측 선택 트랜지스터에 전기적으로 접속된 소스선과,

상기 드레인측 선택 트랜지스터에 전기적으로 접속된 비트선과,

데이터 판독 동작에서, 선택 메모리 셀이 상기 소스측 선택 트랜지스터에 인접할 때, 상기 소스측 선택 트랜지스터를 온 동작한 후에 상기 드레인측 선택 트랜지스터를 온 동작하고, 상기 선택 메모리 셀이 상기 드레인측 선택 트랜지스터에 인접할 때, 상기 드레인측 선택 트랜지스터를 온 동작한 후에 상기 소스측 선택 트랜지스터를 온 동작시키는 게이트선 제어 회로와,

데이터 판독 동작에서, 상기 소스측 선택 트랜지스터에 인접할 때와 상기 드레인측 선택 트랜지스터에 인접할 때에서 선택 메모리 셀에 접속된 선택 워드선에 인가하는 선택 전압을 바꾸는 제어 신호 발생 회로

를 포함하는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 제어 신호 발생 회로는, 상기 소스측 선택 트랜지스터에 인접하는 상기 선택 워드선에 인가되는 상기 선택 전압을, 상기 드레인측 선택 트랜지스터에 인접하는 상기 선택 워드선에 인가되는 상기 선택 전압에 비해서 낮게 설정하는 불휘발성 반도체 기억 장치.
제13항에 있어서,

상기 제어 신호 발생 회로는, 상기 소스측 선택 트랜지스터에 인접하는 상기 선택 워드선에 인가되는 상기 선택 전압과, 상기 드레인측 선택 트랜지스터에 인접 하는 상기 선택 워드선에 인가되는 상기 선택 전압 사이의 전압차를 가변 제어하는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 게이트선 제어 회로는, 합계 k(k은 2 이상의 정수)개의 상기 메모리 셀이 접속되는 상기 메모리 셀 유닛에서, 상기 소스측 선택 트랜지스터에 인접하는 1번째로부터 상기 드레인측 선택 트랜지스터를 향하는 n(n은 k보다 작은 0 이상의 정수)번째까지의 1개의 상기 메모리 셀이 선택된 때, 상기 소스측 선택 트랜지스터를 온 동작한 후에 상기 드레인측 선택 트랜지스터를 온 동작하고, n+1 번째로부터 상기 드레인측 선택 트랜지스터에 인접하는 k번째까지의 1개의 상기 메모리 셀이 선택된 때, 상기 드레인측 선택 트랜지스터를 온 동작한 후에 상기 소스측 선택 트랜지스터를 온 동작하는 제어를 행하는 불휘발성 반도체 기억 장치.
전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속하고, 그 일단의 상기 메모리 셀에 소스측 선택 트랜지스터가 전기적으로 접속되고, 그 타단에 드레인측 선택 트랜지스터가 전기적으로 접속된 메모리 셀 유닛과,

복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선과,

상기 소스측 선택 트랜지스터에 전기적으로 접속된 소스선과,

상기 드레인측 선택 트랜지스터에 전기적으로 접속된 비트선

을 갖고 있는 불휘발성 반도체 기억 장치의 데이터 판독 방법으로서,

선택 메모리 셀이 상기 소스측 선택 트랜지스터에 인접할 때, 상기 소스측 선택 트랜지스터를 온 동작한 후에 상기 드레인측 선택 트랜지스터를 온 동작하고,

상기 선택 메모리 셀이 상기 드레인측 선택 트랜지스터에 인접할 때, 상기 드레인측 선택 트랜지스터를 온 동작한 후에 상기 소스측 선택 트랜지스터를 온 동작하고,

상기 소스측 선택 트랜지스터에 인접할 때와 상기 드레인측 선택 트랜지스터에 인접할 때에서 선택 메모리 셀에 접속된 선택 워드선에 인가하는 선택 전압을 바꾸는

불휘발성 반도체 기억 장치의 데이터 판독 방법
제12항의 불휘발성 반도체 기억 장치와,

상기 불휘발성 반도체 기억 장치의 동작을 제어하는 컨트롤러와,

상기 컨트롤러를 통해서 상기 불휘발성 반도체 기억 장치에 접속되어, 제어 신호의 입력, 전원의 입력, 및 데이터의 입출력을 행하는 패드부

를 포함하는 메모리 카드.
전하 축적층과 제어 전극을 갖는 메모리 셀을 전기적으로 직렬로 복수 접속하고, 그 일단의 상기 메모리 셀에 소스측 선택 트랜지스터가 전기적으로 접속되고, 그 타단에 드레인측 선택 트랜지스터가 전기적으로 접속된 메모리 셀 유닛과,

복수의 상기 메모리 셀의 제어 전극에 각각 전기적으로 접속된 복수의 워드선과,

상기 소스측 선택 트랜지스터에 전기적으로 접속된 소스선과,

상기 드레인측 선택 트랜지스터에 전기적으로 접속된 비트선과,

데이터 판독 동작에서, 선택 메모리 셀이 상기 소스측 선택 트랜지스터에 인접할 때, 상기 소스측 선택 트랜지스터를 온 동작한 후에 상기 드레인측 선택 트랜지스터를 온 동작하고, 상기 선택 메모리 셀이 상기 드레인측 선택 트랜지스터에 인접할 때, 상기 드레인측 선택 트랜지스터를 온 동작한 후에 상기 소스측 선택 트랜지스터를 온 동작시키는 게이트선 제어 회로와,

데이터 판독 동작에서, 상기 메모리 셀 유닛의 선택 메모리 셀에 접속된 선택 워드선의 선택 타이밍을, 비선택 메모리 셀에 접속된 비선택 워드선의 비선택 타이밍에 대하여 어긋나게 함과 함께, 상기 소스측 선택 트랜지스터에 인접할 때와 상기 드레인측 선택 트랜지스터에 인접할 때에서 선택 메모리 셀에 접속된 선택 워드선에 인가하는 선택 전압을 바꾸는 제어 신호 발생 회로

를 포함하는 불휘발성 반도체 기억 장치.