JP3215397B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、特に電気的にデータの書き換えが可能
な不揮発性半導体記憶装置に係るものである。 【０００２】 【従来の技術】一般に、この種の半導体記憶装置、いわ
ゆるＥＥＰＲＯＭのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い１００オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書き換えを行なっている。図
１４は、このようなメモリセルを構成するセルトランジ
スタのシンボル図で、制御ゲート電圧をＶCG、ドレイン
電圧をＶD 、ソース電圧をＶS 、およびドレイン電流を
ＩD とすると、制御ゲート電圧ＶCGに対するドレイン電
流ＩD は図１５に示すような特性を示す。図１５におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“０”と“１”を記憶する。 【０００３】図１６は、上記図１４に示したセルトラン
ジスタをマトリックス状に配列して構成したＥＥＰＲＯ
Ｍの回路構成例を示しており、現在市販されているＥＥ
ＰＲＯＭはこのような回路構成が多い。図示する如く、
各セルトランジスタＣＴには選択用のＭＯＳトランジス
タＳＴが直列接続され、１つのメモリセル14が２つのト
ランジスタＣＴ，ＳＴで構成されている。 【０００４】上記のような構成において、セルトランジ
スタＣＴの浮遊ゲートに電子を注入する場合には、選択
用トランジスタＳＴのゲートおよびセルトランジスタＣ
Ｔの制御ゲートに高電圧ＶG ，ＶCGを印加するととも
に、列線15を０Ｖに設定する。一方、電子を放出する時
には、選択用トランジスタＳＴのゲートと列線15を高電
圧に設定するとともに、セルトランジスタＣＴの制御ゲ
ートを０Ｖに設定する。これによって、セルトランジス
タＣＴのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。 【０００５】図１７（ａ）は、上記図１６に示した回路
における一点鎖線で囲んだ領域16のパターン平面図で、
この図１７（ａ）のＡ−Ａ´線に沿った断面構成を図１
７（ｂ）に示す。図１７（ａ），（ｂ）において、前記
図１６に対応する部分には同じ符号を付しており、17は
セルトランジスタＣＴのソース領域、18はセルトランジ
スタＣＴのドレイン且つ選択用トランジスタＳＴのソー
ス領域、19は選択用トランジスタＳＴのドレイン領域、
20はセルトランジスタＣＴの浮遊ゲート、21はセルトラ
ンジスタＣＴの制御ゲート、22は選択用トランジスタＳ
Ｔのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタＳＴのとのコンタクト部である。 【０００６】しかし、上述したような構成では、１つの
メモリセルを２個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、１つのメモリセルを１個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるＵＶＥＰＲＯＭが注目されている。Ｕ
ＶＥＰＲＯＭは、１つのメモリセルを１個のトランジス
タのみで形成しているので、同じ面積のチップであれば
ＥＥＰＲＯＭの２倍の容量が得られ、同じメモリ規模
（容量）であればチップサイズを小さくできるため、Ｅ
ＥＰＲＯＭよりも普及率が高い。しかしながら、ＵＶＥ
ＰＲＯＭは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記ＥＥＰＲＯＭは、トンネル
効果を利用して浮遊ゲートからの電子の放出，注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、５Ｖの単一電源で使
用できるという利点がある。また、ＵＶＥＰＲＯＭは、
チップ全体のメモリセルを同時に消去しなければならな
いのに対して、上記ＥＥＰＲＯＭは、メモリセルアレイ
の構成方法によっては、メモリセル１つずつでのデータ
の書き換えが出来るという利点もある。 【０００７】このように、ＥＥＰＲＯＭとＵＶＥＰＲＯ
Ｍには一長一短があるが、もしＥＥＰＲＯＭのメモリサ
イズが小さくできＵＶＥＰＲＯＭ並のサイズになって低
コスト化できれば、５Ｖの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。 【０００８】 【発明が解決しようとする課題】上述したように、従来
のＥＥＰＲＯＭは単一電源で動作できるという利点があ
り、メモリセルを１つずつデータの書き換えを行えると
いう利点があるにもかかわらず、ＵＶＥＰＲＯＭよりも
メモリセルサイズが大きくなりコスト高となるという問
題があった。 【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電気的にデータ
の書き換えが可能でありながらメモリセルサイズを小さ
くできるとともに低コスト化が図れる半導体記憶装置を
提供することである。 【００１０】 【課題を解決するための手段】すなわち、この発明の半
導体記憶装置は、複数のブロックを有するメモリセルア
レイを備えた半導体記憶装置であって、上記複数のブロ
ックはそれぞれ、ソース、ドレイン、浮遊ゲート及び制
御ゲートを有するセルトランジスタを備え、上記浮遊ゲ
ートに蓄積された電荷によって電気的にデータデータの
書き換えが可能な複数行のＥＥＰＲＯＭセルと、上記Ｅ
ＥＰＲＯＭセル行の中の１つのＥＥＰＲＯＭセルの制御
ゲートにそれぞれ接続される行線手段と、上記ＥＥＰＲ
ＯＭセルのアドレスを指定するために、上記行線手段に
作用するように結合されたアドレス指定手段と、データ
読み出し時とデータプログラム時にブロックを選択する
ために、上記アドレス指定手段に作用するように結合さ
れたブロック選択手段とを含み、上記ブロック選択手段
による上記ブロックの選択時、上記複数のブロックのう
ちの非選択ブロックは、上記選択されたブロックの動作
による影響を受けず、上記選択ブロックに接続されない
上記行線手段の全ては、データ読み出し時またはデータ
プログラム時に０Ｖに設定されることを特徴としてい
る。 【００１１】上記半導体記憶装置において、前記ブロッ
ク選択手段は、各々がソース、ドレイン及びゲートを有
する複数のブロック選択トランジスタを含むことを特徴
とする。 【００１２】上記半導体記憶装置において、前記ブロッ
ク選択手段は、前記複数のブロック選択トランジスタの
ゲートにそれぞれ接続されるブロック選択線を更に具備
することを特徴とする。 【００１３】上記半導体記憶装置において、前記アドレ
ス指定手段は、各ブロック中のブロック選択トランジス
タのドレインにそれぞれ接続される複数の列線を更に具
備し、前記ブロック選択トランジスタ及び上記列線を介
して前記ＥＥＰＲＯＭセルに供給された第２の所定の信
号の電位は、前記ブロック選択トランジスタのゲートへ
供給される前記ブロック選択線上の第１の所定の信号の
電位より低いことを特徴とする。 【００１４】上記半導体記憶装置において、少なくとも
１つのブロックに含まれる前記ＥＥＰＲＯＭセルに記憶
されたデータは、同時に初期化されることを特徴とす
る。 【００１５】上記半導体記憶装置において、前記ＥＥＰ
ＲＯＭセルに記憶されたデータが初期化されるとき、選
択されたブロック中の前記ＥＥＰＲＯＭセルに記憶され
たデータは、同時に初期化されることを特徴とする。 【００１６】上記半導体記憶装置において、外部から供
給されたデータをラッチするデータラッチ手段を更に具
備し、選択されたブロック中の前記ＥＥＰＲＯＭセル
は、上記データラッチ手段にラッチされたデータに対応
するデータに従ってプログラムされることを特徴とす
る。 【００１７】また、この発明の半導体記憶装置は、複数
のブロックを有するアレイ手段を備えた半導体記憶装置
であって、上記複数のブロックはそれぞれ、ソース、ド
レイン、浮遊ゲート及び制御ゲートを有するセルトラン
ジスタを備え、上記浮遊ゲートに蓄積された電荷によっ
て電気的にデータの書き換えが可能な複数行のＥＥＰＲ
ＯＭセルと、上記ＥＥＰＲＯＭセル行の中の１つの上記
ＥＥＰＲＯＭセルの制御ゲートにそれぞれ接続される複
数の行線手段と、ソース、ドレイン及びゲートを有する
複数のブロック選択トランジスタと、各々が上記複数の
ブロック中の１つのブロック選択トランジスタのドレイ
ンに接続され、上記ブロック選択トランジスタのソース
・ドレイン電流通路を介してＥＥＰＲＯＭセルに信号を
供給する複数の列線手段と、第１の所定の信号が供給さ
れ、この第１の所定の信号が上記ブロック選択トランジ
スタのソース・ドレイン電流通路を介して上記ＥＥＰＲ
ＯＭセルに第２の所定の信号が供給されるよう制御する
上記複数のブロック選択トランジスタのゲートにそれぞ
れ接続されたブロック線選択手段とを含み、上記アレイ
手段の１つのブロック中の上記ブロック選択線手段に第
１の信号を供給し、上記第１の信号が供給される上記ブ
ロック線選択手段以外の全ての上記ブロック線選択手段
は、第２の信号が供給され、上記第２の信号を受けるブ
ロックは、上記第１の信号を受けるブロックの動作によ
る影響を受けず、データ読み出し時とデータプログラム
時に上記複数のブロックの中の１つのブロックが選択さ
れることを特徴としている。 【００１８】上記半導体記憶装置において、前記第２の
信号が供給される前記ブロック選択線手段に対応する前
記複数の行線手段は、０Ｖに設定されることを特徴とす
る。 【００１９】また、上記半導体記憶装置において、外部
から供給されたデータをラッチするデータラッチ手段を
更に具備し、選択されたブロック中の前記ＥＥＰＲＯＭ
セルは、上記データラッチ手段にラッチされたデータに
対応するデータに従ってプログラムされることを特徴と
する。 【００２０】上記のような構成によれば、電気的にデー
タの書き換えが可能でありながらメモリセルサイズを小
さくできるとともに低コスト化が図れる半導体記憶装置
が得られる。 【００２１】 【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１はメモリセル部とそ
の周辺回路部とを示すもので、データ入力回路25の出力
Ｄは、一端が高電圧電源Ｖp に接続されたＮチャネル型
ＭＯＳトランジスタ26のゲートに供給される。このトラ
ンジスタ26の他端と接地点（基準電位）間には選択用ト
ランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ4
が直列接続される。上記選択用トランジスタＳＴのゲー
トにはセルトランジスタＣＴ1 〜ＣＴ4を選択するため
の信号Ｘ1 が供給され、上記セルトランジスタＣＴ1 〜
ＣＴ4 の制御ゲートにはそれぞれ、これらのセルトラン
ジスタＣＴ1 〜ＣＴ4 を選択するための信号Ｗ1 〜Ｗ4
が供給される。上記トランジスタ26と選択用トランジス
タＳＴとの接続点（ノードＮ1 ）には、読出し時に
“１”レベル、プログラム時に“０”レベルとなる信号
Ｒで導通制御されるＮチャネル型ＭＯＳトランジスタ27
の一端が接続され、このトランジスタ27の他端にはデー
タ検出回路28の入力端が接続される。また、このデータ
検出回路28の入力端側ノードＮ2 と電源Ｖ間には、ゲー
トがこのノードＮ2 に接続されたＰチャネル型のＭＯＳ
トランジスタ29が読出し時の負荷として接続されて成
る。 【００２２】なお、ここでは便宜上選択用トランジスタ
ＳＴとセルトランジスタＣＴ1 〜ＣＴ4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、１つのメモリセルで４ビット（直列接続された
セルトランジスタの数に対応するビット数）のデータを
記憶するものであり、従来の４つのメモリセルと等価な
ものである。 【００２３】次に、上記のような構成において動作を説
明する。図２は、上記図１の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Ｒを
“０”レベルに設定してトランジスタ27をオフ状態と
し、時刻ｔ0 において信号Ｘ1およびＷ1 〜Ｗ4 を高電
圧レベルに設定し、従来と同様にして後述する図４及び
図５に示すセルトランジスタの薄い酸化膜（膜厚１００
オングストローム程度）33を介して、セルトランジスタ
ＣＴ1 〜ＣＴ4 の浮遊ゲートに電子を注入する。次の時
刻ｔ1 〜ｔ4 のタイミングで上記信号Ｗ4 〜Ｗ1 を順次
０Ｖに設定する。これらの信号Ｗ1 〜Ｗ4 を０Ｖに設定
した時、データ入力回路25から出力されるデータＤが
“１”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Ｖp からこのトランジスタ26および選択
用トランジスタＳＴを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図２では信号Ｗ3 お
よびＷ1 を０Ｖに設定した時に、データＤが“１”レベ
ルとなっているので（時刻ｔ2 〜ｔ3 ，時刻ｔ4 〜ｔ5
）、セルトランジスタＣＴ3 およびセルトランジスタ
ＣＴ1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに０Ｖ、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであって、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタＣＴ4 は、時刻ｔ1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。 【００２４】時刻ｔ0 〜ｔ1 間において、セルトランジ
スタＣＴ1 〜ＣＴ4 の浮遊ゲートに注入された電子は、
時刻ｔ1 〜ｔ2 間、時刻ｔ2 〜ｔ3 間、時刻ｔ3 〜ｔ4
間、及び時刻ｔ4 〜ｔ5 間にデータＤが“１”レベルか
“０”レベルかに応じてセルトランジスタＣＴ1 〜ＣＴ
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。 【００２５】時刻ｔ1 〜ｔ2 間のタイミングでは、信号
Ｘ1 およびＷ1 〜Ｗ3 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ
3 はオンする。この時、信号Ｗ4 は０Ｖに設定され、更
にデータＤは“０”レベルであるので、トランジスタ26
はオフしており、セルトランジスタＣＴ4 には高電圧は
印加されないので、このセルトランジスタＣＴ4 の浮遊
ゲートに注入された電子は放出されない。 【００２６】時刻ｔ2 〜ｔ3 間のタイミングでは、信号
Ｘ1 およびＷ1 ，Ｗ2 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 ，ＣＴ
2 はオンする。この時、信号Ｗ3 は０Ｖに設定され、更
にデータＤは“１”レベルであるので、トランジスタ26
がオンし、セルトランジスタＣＴ3 に高電圧が印加され
る。この時、セルトランジスタＣＴ3 の制御ゲートに
は、０Ｖが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタＣＴ3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタＣＴ
4 との間には上記セルトランジスタＣＴ3が存在してい
るので、セルトランジスタＣＴ4 に高電圧が加わること
はなく、セルトランジスタＣＴ3 に対してのみプログラ
ムが行なわれる。 【００２７】時刻ｔ3 〜ｔ4 間のタイミングでは、信号
Ｘ1 およびＷ1 が高電圧レベル、信号Ｗ2 〜Ｗ4 が０Ｖ
に設定される。この時、データＤは“０”レベルである
ので、トランジスタ26はオフし、セルトランジスタＣＴ
2 には高電圧は印加されないので、このセルトランジス
タＣＴ2 の浮遊ゲートに注入された電子は放出されな
い。 【００２８】時刻ｔ4 〜ｔ5 間のタイミングでは、信号
Ｘ1 が高電圧レベル、信号Ｗ1 〜Ｗ4 が０Ｖに設定さ
れ、選択トランジスタＳＴはオンしている。この時、デ
ータＤは“１”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタＣＴ1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタＣＴ1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタＣＴ2 〜ＣＴ4 との間には、上記
セルトランジスタＣＴ1 が存在しているので、セルトラ
ンジスタＣＴ2 〜ＣＴ4 に高電圧が加わることはなく、
セルトランジスタＣＴ1 に対してのみプログラムが行な
われる。 【００２９】一方、データの読出し時には、信号Ｒおよ
びＸ1 を“１”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを０Ｖに設定する。この
時、他のセルトランジスタのゲートは“１”レベルに設
定する。図３のタイミングチャートは、セルトランジス
タＣＴ4 〜ＣＴ1 から順次データを読出す場合のもの
で、時刻ｔ0 ，ｔ1 間にセルトランジスタＣＴ4 から、
時刻ｔ1 ，ｔ2 間にセルトランジスタＣＴ3 から、時刻
ｔ2 ，ｔ3 間にセルトランジスタＣＴ2 から、時刻ｔ3
，ｔ4 間にセルトランジスタＣＴ1 からそれぞれデー
タを読出す。今、信号Ｗ1 を０Ｖに、信号Ｗ2 〜Ｗ4 を
“１”レベルに設定したとすると、セルトランジスタＣ
Ｔ1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタＣＴ1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号Ｗ1 が０Ｖでもオンする。他
のセルトランジスタＣＴ2 〜ＣＴ4 の制御ゲートは
“１”レベルであるのでオン状態である。よって、全て
のセルトランジスタＣＴ1 〜ＣＴ4 がオン状態となり、
ノードＮ2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタＣＴ1 からデータを読出
す。また、信号Ｗ2 が０ＶとなってセルトランジスタＣ
Ｔ2 が選択された場合は、このセルトランジスタＣＴ2
には電子が注入されたままであるので、制御ゲートが０
Ｖであればオフ状態となる。よって、ノードＮ2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタＣＴ1 〜ＣＴ4 の閾値電圧は、その制御
ゲートが“１”レベルになった時にオン状態となるよう
に設定する必要がある。 【００３０】図４（ａ）〜（ｃ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を１００オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。（ａ）図はパターン
平面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面
図、（ｃ）図は（ａ）図のＣ−Ｃ´線に沿った断面図
で、30はＰ型シリコン基板、31，32はＮ＋ 型のソー
ス，ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、
35は制御ゲートである。 【００３１】図５（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を１００オ
ングストローム程度の薄い酸化膜33で形成している。図
５において前記図４と同一部分には同じ符号を付してお
り、（ａ）図はパターン平面図、（ｂ）図は（ａ）図の
Ｃ−Ｃ´線に沿った断面図である。 【００３２】図６（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。（ａ）図はパターン平
面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“１”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、Ｎ
− 型の不純物領域36によってソース，ドレイン領域3
1，32間がつながっているため電流が流れる。このよう
な構成のセルトランジスタからのデータの読出しは、制
御ゲートに“０”レベルの電位が印加された時、浮遊ゲ
ートに電子が注入されているか否かで生ずる電流量の違
いを検出することによって行なう。 【００３３】図７は、前述したメモリセルをマトリック
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図７において、37は行デコーダ、38は
第１の列デコーダ、39は第２の列デコーダであり、デー
タ入出力線ＩＯ1 〜ＩＯ8 にはそれぞれ前記図１におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号Ｘ1 ，Ｘ2 ，…、信号Ｗ11，Ｗ12，…，Ｗ1
n、信号Ｗ21，Ｗ22，…，Ｗ2nを出力してメモリセルア
レイの行方向を選択するものである。また、上記列デコ
ーダ38は、信号Ｙ1 ，Ｙ2 ，…，Ｙm を出力して列選択
ＭＯＳトランジスタＱ1 〜Ｑm を選択的に導通制御する
ことによりメモリセルブロックＢ1 〜Ｂmの中の１つに
データ入出力線ＩＯ1 〜ＩＯ8 を介してプログラムする
データを供給、あるいは読出しデータを導出するための
ものである。一方、上記列デコーダ39は、信号Ｚ2 〜Ｚ
m を出力してディプレッション型のアレイ分割ＭＯＳト
ランジスタＱＤ2 〜ＱＤm を選択的に導通制御すること
によりプログラム時にメモリセルブロックＢ1 〜Ｂm を
順次指定するためのものである。 【００３４】上記のような構成において、プログラムは
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図８はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックＢm の信号
線Ｘ1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号Ｘ1 ，Ｙm ，Ｚ2 〜Ｚm
として高電圧を印加する。この状態で、まず信号Ｗ11〜
Ｗ1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号Ｗ1nからＷ11に向
かって順次“０”レベルに設定して行く。この際、制御
ゲートが“０”レベルの状態でプログラムデータがデー
タ入出力線ＩＯ1 〜ＩＯ8 、列選択トランジスタＱm 、
および選択用トランジスタＳＴm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。 【００３５】図９は、読み出し時のタイミングチャート
を示しており、選択するメモリセルに対応した信号Ｘ，
Ｙが“１”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号Ｗ11〜Ｗ1nの中の１
つが“０”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“１”レベルとなる。これによって、
前記図１の場合と同様にデータが読出される。 【００３６】図１０は、上記信号Ｗ11〜Ｗ1nのレベルを
真理値表にまとめたもので、入力されるデータＩが
“１”レベルの時信号Ｗ11〜Ｗ1nは全て“１”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データＩが“０”レベルでＲが“０”レベル
の時は個々にプログラムが行なわれ、Ｒが“１”レベル
の時はデータが読み出される。 【００３７】図１１は、読出し時の各信号Ｘ1 ，Ｘ2 ，
Ｗ11〜Ｗ14、およびＷ21〜Ｗ24の真理値表を３つのアド
レスＡ0 〜Ａ2 の場合について示している。なお、この
例では、読出し時、例えばＸ1 ＝０ならば信号Ｗ11〜Ｗ
14を全て“０”レベルにしたが、これはＸ1 ＝１の時と
同じようにＷ11〜Ｗ14の内の１つを“０”レベルにして
も良い。 【００３８】図１２は、この発明の他の実施の形態を示
すもので、前記図１におけるセルトランジスタＣＴ4 と
接地点間にプログラム時に“０”レベル、読出し時に
“１”レベルとなる信号φで導通制御されるＮチャネル
型のＭＯＳトランジスタ40を設けたものである。図１２
において、前記図１と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。このような構成によれ
ば、プログラム時にドレインに高電圧が印加された時、
セルトランジスタＣＴ1 〜ＣＴ4 からのリーク電流があ
ったとしてもこのリーク電流をトランジスタ40で遮断で
きるので、ドレイン電位の低下を防いでプログラム特性
の悪化を防止できる。なお、このトランジスタ40は複数
のセルブロックで共用しても良い。 【００３９】図１３は、前記図１の回路をマトリックス
状に形成する際の他の構成例を示している。この回路
は、前記図７のメモリセルブロックＢ1 〜Ｂm の１つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号Ｘ1 ，Ｘ2 ，…で制御され
るＭＯＳトランジスタＱＴ1 ，ＱＴ2 ，…を設け、これ
らのトランジスタＱＴ1 ，ＱＴ2 ，…を介して信号を入
力しているので、信号Ｗ11，Ｗ12，…と対応するメモリ
ブロックへ入力されるところの信号Ｚ2 ，Ｚ3 ，…，Ｚ
m 等と論理を取って対応するメモリブロックへ入力され
る信号Ｗ1n1 ，…，Ｗ121 ，Ｗ111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの２層配線を用い、信号
Ｗ111 ，Ｗ121 ，…，Ｗ1n1 を２層目のアルミ配線で配
線すれば、信号Ｗ111 ，Ｗ121 ，…，Ｗ1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。 【００４０】また、各列線毎にラッチ回路を設けてお
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、１行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり０Ｖにしたり
すれば、１行分の全列線のメモリセルを全てプログラム
出来るので、前記図７に示したアレイ分割ＭＯＳトラン
ジスタＱＤ2 〜ＱＤm を省略することが出来る。 【００４１】 【発明の効果】以上説明したようにこの発明によれば、
電気的にデータの書き換えが可能でありながらメモリセ
ルサイズを小さくできるとともに低コスト化が図れる半
導体記憶装置が得られる。
に関するもので、特に電気的にデータの書き換えが可能
な不揮発性半導体記憶装置に係るものである。 【０００２】 【従来の技術】一般に、この種の半導体記憶装置、いわ
ゆるＥＥＰＲＯＭのメモリセルにあっては、ゲート酸化
膜よりもはるかに薄い１００オングストローム程度の酸
化膜を介して浮遊ゲートに電子を注入したり、放出した
りすることによりデータの書き換えを行なっている。図
１４は、このようなメモリセルを構成するセルトランジ
スタのシンボル図で、制御ゲート電圧をＶCG、ドレイン
電圧をＶD 、ソース電圧をＶS 、およびドレイン電流を
ＩD とすると、制御ゲート電圧ＶCGに対するドレイン電
流ＩD は図１５に示すような特性を示す。図１５におい
て、曲線11はイニシャル状態の特性、曲線12は浮遊ゲー
トに電子を注入した時の特性であり、電子の注入により
閾値電圧が上昇している。また、曲線13は浮遊ゲートか
ら電子を放出した状態の特性であり、電子の放出により
閾値電圧が低下して負になっている。このようなセルト
ランジスタを用いたメモリセルでは、上記曲線12と13の
特性を利用してデータの“０”と“１”を記憶する。 【０００３】図１６は、上記図１４に示したセルトラン
ジスタをマトリックス状に配列して構成したＥＥＰＲＯ
Ｍの回路構成例を示しており、現在市販されているＥＥ
ＰＲＯＭはこのような回路構成が多い。図示する如く、
各セルトランジスタＣＴには選択用のＭＯＳトランジス
タＳＴが直列接続され、１つのメモリセル14が２つのト
ランジスタＣＴ，ＳＴで構成されている。 【０００４】上記のような構成において、セルトランジ
スタＣＴの浮遊ゲートに電子を注入する場合には、選択
用トランジスタＳＴのゲートおよびセルトランジスタＣ
Ｔの制御ゲートに高電圧ＶG ，ＶCGを印加するととも
に、列線15を０Ｖに設定する。一方、電子を放出する時
には、選択用トランジスタＳＴのゲートと列線15を高電
圧に設定するとともに、セルトランジスタＣＴの制御ゲ
ートを０Ｖに設定する。これによって、セルトランジス
タＣＴのドレインに高電圧が印加され、浮遊ゲートから
ドレインに電子が放出される。 【０００５】図１７（ａ）は、上記図１６に示した回路
における一点鎖線で囲んだ領域16のパターン平面図で、
この図１７（ａ）のＡ−Ａ´線に沿った断面構成を図１
７（ｂ）に示す。図１７（ａ），（ｂ）において、前記
図１６に対応する部分には同じ符号を付しており、17は
セルトランジスタＣＴのソース領域、18はセルトランジ
スタＣＴのドレイン且つ選択用トランジスタＳＴのソー
ス領域、19は選択用トランジスタＳＴのドレイン領域、
20はセルトランジスタＣＴの浮遊ゲート、21はセルトラ
ンジスタＣＴの制御ゲート、22は選択用トランジスタＳ
Ｔのゲート、23は薄い酸化膜部、24は列線15と選択用ト
ランジスタＳＴのとのコンタクト部である。 【０００６】しかし、上述したような構成では、１つの
メモリセルを２個のトランジスタで形成しているため、
メモリセルサイズが大きくなり、チップコストも高くな
る欠点がある。このため、１つのメモリセルを１個のト
ランジスタで形成できる紫外線消去型不揮発性半導体記
憶装置、いわゆるＵＶＥＰＲＯＭが注目されている。Ｕ
ＶＥＰＲＯＭは、１つのメモリセルを１個のトランジス
タのみで形成しているので、同じ面積のチップであれば
ＥＥＰＲＯＭの２倍の容量が得られ、同じメモリ規模
（容量）であればチップサイズを小さくできるため、Ｅ
ＥＰＲＯＭよりも普及率が高い。しかしながら、ＵＶＥ
ＰＲＯＭは、メモリセルへ電子を注入する際はチャネル
に電流を流し、ドレイン近傍でホットエレクトロンを発
生させてこれを浮遊ゲートに注入するので大電流が必要
である。このため、外部にプログラムのための電源が必
要となる。これに対し、上記ＥＥＰＲＯＭは、トンネル
効果を利用して浮遊ゲートからの電子の放出，注入を行
なうので、チップ内に設けた昇圧回路からの高電圧でデ
ータの書込みが行なえる。従って、５Ｖの単一電源で使
用できるという利点がある。また、ＵＶＥＰＲＯＭは、
チップ全体のメモリセルを同時に消去しなければならな
いのに対して、上記ＥＥＰＲＯＭは、メモリセルアレイ
の構成方法によっては、メモリセル１つずつでのデータ
の書き換えが出来るという利点もある。 【０００７】このように、ＥＥＰＲＯＭとＵＶＥＰＲＯ
Ｍには一長一短があるが、もしＥＥＰＲＯＭのメモリサ
イズが小さくできＵＶＥＰＲＯＭ並のサイズになって低
コスト化できれば、５Ｖの単一電源で使用できるのでユ
ーザーに取っては利用し易いといえる。 【０００８】 【発明が解決しようとする課題】上述したように、従来
のＥＥＰＲＯＭは単一電源で動作できるという利点があ
り、メモリセルを１つずつデータの書き換えを行えると
いう利点があるにもかかわらず、ＵＶＥＰＲＯＭよりも
メモリセルサイズが大きくなりコスト高となるという問
題があった。 【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電気的にデータ
の書き換えが可能でありながらメモリセルサイズを小さ
くできるとともに低コスト化が図れる半導体記憶装置を
提供することである。 【００１０】 【課題を解決するための手段】すなわち、この発明の半
導体記憶装置は、複数のブロックを有するメモリセルア
レイを備えた半導体記憶装置であって、上記複数のブロ
ックはそれぞれ、ソース、ドレイン、浮遊ゲート及び制
御ゲートを有するセルトランジスタを備え、上記浮遊ゲ
ートに蓄積された電荷によって電気的にデータデータの
書き換えが可能な複数行のＥＥＰＲＯＭセルと、上記Ｅ
ＥＰＲＯＭセル行の中の１つのＥＥＰＲＯＭセルの制御
ゲートにそれぞれ接続される行線手段と、上記ＥＥＰＲ
ＯＭセルのアドレスを指定するために、上記行線手段に
作用するように結合されたアドレス指定手段と、データ
読み出し時とデータプログラム時にブロックを選択する
ために、上記アドレス指定手段に作用するように結合さ
れたブロック選択手段とを含み、上記ブロック選択手段
による上記ブロックの選択時、上記複数のブロックのう
ちの非選択ブロックは、上記選択されたブロックの動作
による影響を受けず、上記選択ブロックに接続されない
上記行線手段の全ては、データ読み出し時またはデータ
プログラム時に０Ｖに設定されることを特徴としてい
る。 【００１１】上記半導体記憶装置において、前記ブロッ
ク選択手段は、各々がソース、ドレイン及びゲートを有
する複数のブロック選択トランジスタを含むことを特徴
とする。 【００１２】上記半導体記憶装置において、前記ブロッ
ク選択手段は、前記複数のブロック選択トランジスタの
ゲートにそれぞれ接続されるブロック選択線を更に具備
することを特徴とする。 【００１３】上記半導体記憶装置において、前記アドレ
ス指定手段は、各ブロック中のブロック選択トランジス
タのドレインにそれぞれ接続される複数の列線を更に具
備し、前記ブロック選択トランジスタ及び上記列線を介
して前記ＥＥＰＲＯＭセルに供給された第２の所定の信
号の電位は、前記ブロック選択トランジスタのゲートへ
供給される前記ブロック選択線上の第１の所定の信号の
電位より低いことを特徴とする。 【００１４】上記半導体記憶装置において、少なくとも
１つのブロックに含まれる前記ＥＥＰＲＯＭセルに記憶
されたデータは、同時に初期化されることを特徴とす
る。 【００１５】上記半導体記憶装置において、前記ＥＥＰ
ＲＯＭセルに記憶されたデータが初期化されるとき、選
択されたブロック中の前記ＥＥＰＲＯＭセルに記憶され
たデータは、同時に初期化されることを特徴とする。 【００１６】上記半導体記憶装置において、外部から供
給されたデータをラッチするデータラッチ手段を更に具
備し、選択されたブロック中の前記ＥＥＰＲＯＭセル
は、上記データラッチ手段にラッチされたデータに対応
するデータに従ってプログラムされることを特徴とす
る。 【００１７】また、この発明の半導体記憶装置は、複数
のブロックを有するアレイ手段を備えた半導体記憶装置
であって、上記複数のブロックはそれぞれ、ソース、ド
レイン、浮遊ゲート及び制御ゲートを有するセルトラン
ジスタを備え、上記浮遊ゲートに蓄積された電荷によっ
て電気的にデータの書き換えが可能な複数行のＥＥＰＲ
ＯＭセルと、上記ＥＥＰＲＯＭセル行の中の１つの上記
ＥＥＰＲＯＭセルの制御ゲートにそれぞれ接続される複
数の行線手段と、ソース、ドレイン及びゲートを有する
複数のブロック選択トランジスタと、各々が上記複数の
ブロック中の１つのブロック選択トランジスタのドレイ
ンに接続され、上記ブロック選択トランジスタのソース
・ドレイン電流通路を介してＥＥＰＲＯＭセルに信号を
供給する複数の列線手段と、第１の所定の信号が供給さ
れ、この第１の所定の信号が上記ブロック選択トランジ
スタのソース・ドレイン電流通路を介して上記ＥＥＰＲ
ＯＭセルに第２の所定の信号が供給されるよう制御する
上記複数のブロック選択トランジスタのゲートにそれぞ
れ接続されたブロック線選択手段とを含み、上記アレイ
手段の１つのブロック中の上記ブロック選択線手段に第
１の信号を供給し、上記第１の信号が供給される上記ブ
ロック線選択手段以外の全ての上記ブロック線選択手段
は、第２の信号が供給され、上記第２の信号を受けるブ
ロックは、上記第１の信号を受けるブロックの動作によ
る影響を受けず、データ読み出し時とデータプログラム
時に上記複数のブロックの中の１つのブロックが選択さ
れることを特徴としている。 【００１８】上記半導体記憶装置において、前記第２の
信号が供給される前記ブロック選択線手段に対応する前
記複数の行線手段は、０Ｖに設定されることを特徴とす
る。 【００１９】また、上記半導体記憶装置において、外部
から供給されたデータをラッチするデータラッチ手段を
更に具備し、選択されたブロック中の前記ＥＥＰＲＯＭ
セルは、上記データラッチ手段にラッチされたデータに
対応するデータに従ってプログラムされることを特徴と
する。 【００２０】上記のような構成によれば、電気的にデー
タの書き換えが可能でありながらメモリセルサイズを小
さくできるとともに低コスト化が図れる半導体記憶装置
が得られる。 【００２１】 【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１はメモリセル部とそ
の周辺回路部とを示すもので、データ入力回路25の出力
Ｄは、一端が高電圧電源Ｖp に接続されたＮチャネル型
ＭＯＳトランジスタ26のゲートに供給される。このトラ
ンジスタ26の他端と接地点（基準電位）間には選択用ト
ランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ4
が直列接続される。上記選択用トランジスタＳＴのゲー
トにはセルトランジスタＣＴ1 〜ＣＴ4を選択するため
の信号Ｘ1 が供給され、上記セルトランジスタＣＴ1 〜
ＣＴ4 の制御ゲートにはそれぞれ、これらのセルトラン
ジスタＣＴ1 〜ＣＴ4 を選択するための信号Ｗ1 〜Ｗ4
が供給される。上記トランジスタ26と選択用トランジス
タＳＴとの接続点（ノードＮ1 ）には、読出し時に
“１”レベル、プログラム時に“０”レベルとなる信号
Ｒで導通制御されるＮチャネル型ＭＯＳトランジスタ27
の一端が接続され、このトランジスタ27の他端にはデー
タ検出回路28の入力端が接続される。また、このデータ
検出回路28の入力端側ノードＮ2 と電源Ｖ間には、ゲー
トがこのノードＮ2 に接続されたＰチャネル型のＭＯＳ
トランジスタ29が読出し時の負荷として接続されて成
る。 【００２２】なお、ここでは便宜上選択用トランジスタ
ＳＴとセルトランジスタＣＴ1 〜ＣＴ4 との組合わせを
メモリセルと称するが、このメモリセルは一般のものと
異なり、１つのメモリセルで４ビット（直列接続された
セルトランジスタの数に対応するビット数）のデータを
記憶するものであり、従来の４つのメモリセルと等価な
ものである。 【００２３】次に、上記のような構成において動作を説
明する。図２は、上記図１の回路におけるプログラム時
の各信号のタイミングチャートである。まず、信号Ｒを
“０”レベルに設定してトランジスタ27をオフ状態と
し、時刻ｔ0 において信号Ｘ1およびＷ1 〜Ｗ4 を高電
圧レベルに設定し、従来と同様にして後述する図４及び
図５に示すセルトランジスタの薄い酸化膜（膜厚１００
オングストローム程度）33を介して、セルトランジスタ
ＣＴ1 〜ＣＴ4 の浮遊ゲートに電子を注入する。次の時
刻ｔ1 〜ｔ4 のタイミングで上記信号Ｗ4 〜Ｗ1 を順次
０Ｖに設定する。これらの信号Ｗ1 〜Ｗ4 を０Ｖに設定
した時、データ入力回路25から出力されるデータＤが
“１”レベルであればトランジスタ26がオン状態とな
り、高電圧電源Ｖp からこのトランジスタ26および選択
用トランジスタＳＴを介して対応するセルトランジスタ
のドレインに高電圧が印加され、トンネル効果によって
浮遊ゲートから電子が放出される。図２では信号Ｗ3 お
よびＷ1 を０Ｖに設定した時に、データＤが“１”レベ
ルとなっているので（時刻ｔ2 〜ｔ3 ，時刻ｔ4 〜ｔ5
）、セルトランジスタＣＴ3 およびセルトランジスタ
ＣＴ1 の浮遊ゲートに注入された電子が放出される。こ
こで重要なのは、制御ゲートに０Ｖ、ドレインに高電圧
を印加することではなく、トンネル効果が起こる領域の
電界の強さであって、各セルトランジスタに選択的にト
ンネル効果が生ずる電界を印加することで、各セルトラ
ンジスタに選択的にデータをプログラムする。例えば、
セルトランジスタＣＴ4 は、時刻ｔ1 以降において、ト
ンネル効果が起こる領域ではトンネル効果が生ずる電界
とはならないので、浮遊ゲートの電子の授受は行われな
い。 【００２４】時刻ｔ0 〜ｔ1 間において、セルトランジ
スタＣＴ1 〜ＣＴ4 の浮遊ゲートに注入された電子は、
時刻ｔ1 〜ｔ2 間、時刻ｔ2 〜ｔ3 間、時刻ｔ3 〜ｔ4
間、及び時刻ｔ4 〜ｔ5 間にデータＤが“１”レベルか
“０”レベルかに応じてセルトランジスタＣＴ1 〜ＣＴ
4 の浮遊ゲートから電子を放出するか否かによってプロ
グラムが行われる。 【００２５】時刻ｔ1 〜ｔ2 間のタイミングでは、信号
Ｘ1 およびＷ1 〜Ｗ3 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 〜ＣＴ
3 はオンする。この時、信号Ｗ4 は０Ｖに設定され、更
にデータＤは“０”レベルであるので、トランジスタ26
はオフしており、セルトランジスタＣＴ4 には高電圧は
印加されないので、このセルトランジスタＣＴ4 の浮遊
ゲートに注入された電子は放出されない。 【００２６】時刻ｔ2 〜ｔ3 間のタイミングでは、信号
Ｘ1 およびＷ1 ，Ｗ2 が高電圧レベルに設定され、選択
トランジスタＳＴおよびセルトランジスタＣＴ1 ，ＣＴ
2 はオンする。この時、信号Ｗ3 は０Ｖに設定され、更
にデータＤは“１”レベルであるので、トランジスタ26
がオンし、セルトランジスタＣＴ3 に高電圧が印加され
る。この時、セルトランジスタＣＴ3 の制御ゲートに
は、０Ｖが印加されているので、薄い絶縁膜に加わる電
界が大きくなってトンネル効果が起こり、このセルトラ
ンジスタＣＴ3 の浮遊ゲートに注入された電子が放出さ
れる。この際、トランジスタ26とセルトランジスタＣＴ
4 との間には上記セルトランジスタＣＴ3が存在してい
るので、セルトランジスタＣＴ4 に高電圧が加わること
はなく、セルトランジスタＣＴ3 に対してのみプログラ
ムが行なわれる。 【００２７】時刻ｔ3 〜ｔ4 間のタイミングでは、信号
Ｘ1 およびＷ1 が高電圧レベル、信号Ｗ2 〜Ｗ4 が０Ｖ
に設定される。この時、データＤは“０”レベルである
ので、トランジスタ26はオフし、セルトランジスタＣＴ
2 には高電圧は印加されないので、このセルトランジス
タＣＴ2 の浮遊ゲートに注入された電子は放出されな
い。 【００２８】時刻ｔ4 〜ｔ5 間のタイミングでは、信号
Ｘ1 が高電圧レベル、信号Ｗ1 〜Ｗ4 が０Ｖに設定さ
れ、選択トランジスタＳＴはオンしている。この時、デ
ータＤは“１”レベルであるので、トランジスタ26はオ
ンし、セルトランジスタＣＴ1に高電圧が印加されるの
で、薄い絶縁膜に加わる電界が大きくなってトンネル効
果が起こり、このセルトランジスタＣＴ1 の浮遊ゲート
に注入された電子が放出される。この際、トランジスタ
26とセルトランジスタＣＴ2 〜ＣＴ4 との間には、上記
セルトランジスタＣＴ1 が存在しているので、セルトラ
ンジスタＣＴ2 〜ＣＴ4 に高電圧が加わることはなく、
セルトランジスタＣＴ1 に対してのみプログラムが行な
われる。 【００２９】一方、データの読出し時には、信号Ｒおよ
びＸ1 を“１”レベルに設定するとともに、読出したい
セルトランジスタの制御ゲートを０Ｖに設定する。この
時、他のセルトランジスタのゲートは“１”レベルに設
定する。図３のタイミングチャートは、セルトランジス
タＣＴ4 〜ＣＴ1 から順次データを読出す場合のもの
で、時刻ｔ0 ，ｔ1 間にセルトランジスタＣＴ4 から、
時刻ｔ1 ，ｔ2 間にセルトランジスタＣＴ3 から、時刻
ｔ2 ，ｔ3 間にセルトランジスタＣＴ2 から、時刻ｔ3
，ｔ4 間にセルトランジスタＣＴ1 からそれぞれデー
タを読出す。今、信号Ｗ1 を０Ｖに、信号Ｗ2 〜Ｗ4 を
“１”レベルに設定したとすると、セルトランジスタＣ
Ｔ1 からデータが読出される。前述したようにプログラ
ムを行なったものとすると、セルトランジスタＣＴ1 の
浮遊ゲートからは電子が放出されているため、その閾値
電圧は負になっており信号Ｗ1 が０Ｖでもオンする。他
のセルトランジスタＣＴ2 〜ＣＴ4 の制御ゲートは
“１”レベルであるのでオン状態である。よって、全て
のセルトランジスタＣＴ1 〜ＣＴ4 がオン状態となり、
ノードＮ2 の電位が低下する。これをデータ検出回路28
で検出してセルトランジスタＣＴ1 からデータを読出
す。また、信号Ｗ2 が０ＶとなってセルトランジスタＣ
Ｔ2 が選択された場合は、このセルトランジスタＣＴ2
には電子が注入されたままであるので、制御ゲートが０
Ｖであればオフ状態となる。よって、ノードＮ2はトラ
ンジスタ29によって充電され、これをデータ検出回路28
によって検出する。なお、電子が注入された状態でのセ
ルトランジスタＣＴ1 〜ＣＴ4 の閾値電圧は、その制御
ゲートが“１”レベルになった時にオン状態となるよう
に設定する必要がある。 【００３０】図４（ａ）〜（ｃ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適したトランジスタ
の構成例を示すもので、チャネル領域上の絶縁膜の一部
を１００オングストローム程度の薄い酸化膜で形成して
セルサイズを縮小したものである。（ａ）図はパターン
平面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面
図、（ｃ）図は（ａ）図のＣ−Ｃ´線に沿った断面図
で、30はＰ型シリコン基板、31，32はＮ＋ 型のソー
ス，ドレイン領域、33は薄い酸化膜、34は浮遊ゲート、
35は制御ゲートである。 【００３１】図５（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した他の構成例を
示すもので、チャネル領域上の全部の絶縁膜を１００オ
ングストローム程度の薄い酸化膜33で形成している。図
５において前記図４と同一部分には同じ符号を付してお
り、（ａ）図はパターン平面図、（ｂ）図は（ａ）図の
Ｃ−Ｃ´線に沿った断面図である。 【００３２】図６（ａ），（ｂ）は、前記図１における
セルトランジスタＣＴ1 〜ＣＴ4 に適した更に他の構成
例を示すもので、チャネル領域の一部がディプレッショ
ン型トランジスタになっている。（ａ）図はパターン平
面図、（ｂ）図は（ａ）図のＢ−Ｂ´線に沿った断面図
である。このような構成では、電子の注入量が多すぎて
制御ゲートに“１”レベルの信号が供給されてもセルト
ランジスタがオンしない閾値電圧になった場合でも、Ｎ
− 型の不純物領域36によってソース，ドレイン領域3
1，32間がつながっているため電流が流れる。このよう
な構成のセルトランジスタからのデータの読出しは、制
御ゲートに“０”レベルの電位が印加された時、浮遊ゲ
ートに電子が注入されているか否かで生ずる電流量の違
いを検出することによって行なう。 【００３３】図７は、前述したメモリセルをマトリック
ス状に配置して構成した不揮発性半導体記憶装置の構成
例を示している。図７において、37は行デコーダ、38は
第１の列デコーダ、39は第２の列デコーダであり、デー
タ入出力線ＩＯ1 〜ＩＯ8 にはそれぞれ前記図１におけ
る一点鎖線で囲んだ回路が接続される。上記行デコーダ
37は、信号Ｘ1 ，Ｘ2 ，…、信号Ｗ11，Ｗ12，…，Ｗ1
n、信号Ｗ21，Ｗ22，…，Ｗ2nを出力してメモリセルア
レイの行方向を選択するものである。また、上記列デコ
ーダ38は、信号Ｙ1 ，Ｙ2 ，…，Ｙm を出力して列選択
ＭＯＳトランジスタＱ1 〜Ｑm を選択的に導通制御する
ことによりメモリセルブロックＢ1 〜Ｂmの中の１つに
データ入出力線ＩＯ1 〜ＩＯ8 を介してプログラムする
データを供給、あるいは読出しデータを導出するための
ものである。一方、上記列デコーダ39は、信号Ｚ2 〜Ｚ
m を出力してディプレッション型のアレイ分割ＭＯＳト
ランジスタＱＤ2 〜ＱＤm を選択的に導通制御すること
によりプログラム時にメモリセルブロックＢ1 〜Ｂm を
順次指定するためのものである。 【００３４】上記のような構成において、プログラムは
行デコーダ27から遠い位置のメモリセルから行なわれ
る。図８はこのプログラム時の各信号のタイミングチャ
ートである。すなわち、メモリセルブロックＢm の信号
線Ｘ1 に接続されたメモリセルからプログラムされる。
このプログラムの際には、信号Ｘ1 ，Ｙm ，Ｚ2 〜Ｚm
として高電圧を印加する。この状態で、まず信号Ｗ11〜
Ｗ1nを高電圧に設定して全てのセルトランジスタの浮遊
ゲートに電子を注入する。次に、信号Ｗ1nからＷ11に向
かって順次“０”レベルに設定して行く。この際、制御
ゲートが“０”レベルの状態でプログラムデータがデー
タ入出力線ＩＯ1 〜ＩＯ8 、列選択トランジスタＱm 、
および選択用トランジスタＳＴm をそれぞれ介してドレ
インに高電圧が印加された時のみ電子が放出され、個々
のセルトランジスタにデータがプログラムされる。 【００３５】図９は、読み出し時のタイミングチャート
を示しており、選択するメモリセルに対応した信号Ｘ，
Ｙが“１”レベルとなる。また、選択したメモリセルの
各セルトランジスタに対応する信号Ｗ11〜Ｗ1nの中の１
つが“０”レベルとなり、非選択のセルトランジスタの
制御ゲートは全て“１”レベルとなる。これによって、
前記図１の場合と同様にデータが読出される。 【００３６】図１０は、上記信号Ｗ11〜Ｗ1nのレベルを
真理値表にまとめたもので、入力されるデータＩが
“１”レベルの時信号Ｗ11〜Ｗ1nは全て“１”レベルと
なってセルトランジスタの浮遊ゲートに電子が注入され
る。また、データＩが“０”レベルでＲが“０”レベル
の時は個々にプログラムが行なわれ、Ｒが“１”レベル
の時はデータが読み出される。 【００３７】図１１は、読出し時の各信号Ｘ1 ，Ｘ2 ，
Ｗ11〜Ｗ14、およびＷ21〜Ｗ24の真理値表を３つのアド
レスＡ0 〜Ａ2 の場合について示している。なお、この
例では、読出し時、例えばＸ1 ＝０ならば信号Ｗ11〜Ｗ
14を全て“０”レベルにしたが、これはＸ1 ＝１の時と
同じようにＷ11〜Ｗ14の内の１つを“０”レベルにして
も良い。 【００３８】図１２は、この発明の他の実施の形態を示
すもので、前記図１におけるセルトランジスタＣＴ4 と
接地点間にプログラム時に“０”レベル、読出し時に
“１”レベルとなる信号φで導通制御されるＮチャネル
型のＭＯＳトランジスタ40を設けたものである。図１２
において、前記図１と同一構成部分には同じ符号を付し
てその詳細な説明は省略する。このような構成によれ
ば、プログラム時にドレインに高電圧が印加された時、
セルトランジスタＣＴ1 〜ＣＴ4 からのリーク電流があ
ったとしてもこのリーク電流をトランジスタ40で遮断で
きるので、ドレイン電位の低下を防いでプログラム特性
の悪化を防止できる。なお、このトランジスタ40は複数
のセルブロックで共用しても良い。 【００３９】図１３は、前記図１の回路をマトリックス
状に形成する際の他の構成例を示している。この回路
は、前記図７のメモリセルブロックＢ1 〜Ｂm の１つの
ブロックに対応しており、このような構成ではセルトラ
ンジスタの制御ゲートに信号Ｘ1 ，Ｘ2 ，…で制御され
るＭＯＳトランジスタＱＴ1 ，ＱＴ2 ，…を設け、これ
らのトランジスタＱＴ1 ，ＱＴ2 ，…を介して信号を入
力しているので、信号Ｗ11，Ｗ12，…と対応するメモリ
ブロックへ入力されるところの信号Ｚ2 ，Ｚ3 ，…，Ｚ
m 等と論理を取って対応するメモリブロックへ入力され
る信号Ｗ1n1 ，…，Ｗ121 ，Ｗ111 が高電圧になるよう
にしてやれば、どのメモリブロックからでも自由にプロ
グラムできる。この際、アルミの２層配線を用い、信号
Ｗ111 ，Ｗ121 ，…，Ｗ1n1 を２層目のアルミ配線で配
線すれば、信号Ｗ111 ，Ｗ121 ，…，Ｗ1n1 の配線を増
やしたことによるチップサイズの増加は少なくて済む。 【００４０】また、各列線毎にラッチ回路を設けてお
き、これらのラッチ回路に書込むべきデータをラッチす
るようにし、１行分のメモリセルのラッチされたデータ
に基づいて各列線の電位を高電位にしたり０Ｖにしたり
すれば、１行分の全列線のメモリセルを全てプログラム
出来るので、前記図７に示したアレイ分割ＭＯＳトラン
ジスタＱＤ2 〜ＱＤm を省略することが出来る。 【００４１】 【発明の効果】以上説明したようにこの発明によれば、
電気的にデータの書き換えが可能でありながらメモリセ
ルサイズを小さくできるとともに低コスト化が図れる半
導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係わる半導体記憶装
置について説明するための図。 【図２】上記図１の回路の動作を説明するためのタイミ
ングチャート。 【図３】上記図１の回路の動作を説明するためのタイミ
ングチャート。 【図４】上記図１の回路におけるセルトランジスタの構
成例を示す図。 【図５】上記図１の回路におけるセルトランジスタの構
成例を示す図。 【図６】上記図１の回路におけるセルトランジスタの構
成例を示す図。 【図７】上記図１のセルトランジスタをマトリックス状
に配置して形成したメモリの構成例を示す図。 【図８】上記図７の回路の動作を説明するためのタイミ
ングチャート。 【図９】上記図７の回路の動作を説明するためのタイミ
ングチャート。 【図１０】上記図７の回路における各信号のレベルを示
す図。 【図１１】上記図７の回路における各信号のレベルを示
す図。 【図１２】この発明の他の実施の形態について説明する
ための図。 【図１３】この発明の他の実施の形態について説明する
ための図。 【図１４】セルトランジスタのシンボルを示す図。 【図１５】上記図１４に示したセルトランジスタの制御
ゲート電圧−ドレイン電流特性を示す図。 【図１６】上記図１４のセルトランジスタを用いて構成
したＥＥＰＲＯＭの回路構成例を示す図。 【図１７】上記図１６の回路のパターン構成例を示す
図。 【符号の説明】 ＳＴ…選択用トランジスタ、ＣＴ1 〜ＣＴ4 …セルトラ
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、38…第１の列デコーダ、39…第２
の列デコーダ、ＩＯ1 〜ＩＯ8 …データ入出力線、Ｑ1
〜Ｑm …列選択トランジスタ、ＱＤ2 〜ＱＤm …アレイ
分割トランジスタ、ＱＴ1 ，ＱＴ2 ，…トランジスタ、
Ｂ1 〜Ｂm …メモリセルブロック（メモリセルアレ
イ）、Ｘ1 ，Ｘ2 ，…，Ｙ1 〜Ｙm ，Ｗ11〜Ｗ1n，Ｗ21
〜Ｗ2n，Ｗ111 〜Ｗ1n1 …信号。
置について説明するための図。 【図２】上記図１の回路の動作を説明するためのタイミ
ングチャート。 【図３】上記図１の回路の動作を説明するためのタイミ
ングチャート。 【図４】上記図１の回路におけるセルトランジスタの構
成例を示す図。 【図５】上記図１の回路におけるセルトランジスタの構
成例を示す図。 【図６】上記図１の回路におけるセルトランジスタの構
成例を示す図。 【図７】上記図１のセルトランジスタをマトリックス状
に配置して形成したメモリの構成例を示す図。 【図８】上記図７の回路の動作を説明するためのタイミ
ングチャート。 【図９】上記図７の回路の動作を説明するためのタイミ
ングチャート。 【図１０】上記図７の回路における各信号のレベルを示
す図。 【図１１】上記図７の回路における各信号のレベルを示
す図。 【図１２】この発明の他の実施の形態について説明する
ための図。 【図１３】この発明の他の実施の形態について説明する
ための図。 【図１４】セルトランジスタのシンボルを示す図。 【図１５】上記図１４に示したセルトランジスタの制御
ゲート電圧−ドレイン電流特性を示す図。 【図１６】上記図１４のセルトランジスタを用いて構成
したＥＥＰＲＯＭの回路構成例を示す図。 【図１７】上記図１６の回路のパターン構成例を示す
図。 【符号の説明】 ＳＴ…選択用トランジスタ、ＣＴ1 〜ＣＴ4 …セルトラ
ンジスタ、40…プログラム時に遮断されるトランジス
タ、37…行デコーダ、38…第１の列デコーダ、39…第２
の列デコーダ、ＩＯ1 〜ＩＯ8 …データ入出力線、Ｑ1
〜Ｑm …列選択トランジスタ、ＱＤ2 〜ＱＤm …アレイ
分割トランジスタ、ＱＴ1 ，ＱＴ2 ，…トランジスタ、
Ｂ1 〜Ｂm …メモリセルブロック（メモリセルアレ
イ）、Ｘ1 ，Ｘ2 ，…，Ｙ1 〜Ｙm ，Ｗ11〜Ｗ1n，Ｗ21
〜Ｗ2n，Ｗ111 〜Ｗ1n1 …信号。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６３６Ａ
Ｈ０１Ｌ 27/10 ４３４
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
G11C 16/02
G11C 16/04
H01L 21/8247
H01L 27/10 481
H01L 27/115
Claims (1)
- (57)【特許請求の範囲】 １．複数のブロックを有するメモリセルアレイを備えた
半導体記憶装置であって、 上記複数のブロックはそれぞれ、 ソース、ドレイン、浮遊ゲート及び制御ゲートを有する
セルトランジスタを備え、上記浮遊ゲートに蓄積された
電荷によって電気的にデータの書き換えが可能な複数行
のＥＥＰＲＯＭセルと、 上記ＥＥＰＲＯＭセル行の中の１つのＥＥＰＲＯＭセル
の制御ゲートにそれぞれ接続される行線手段と、 上記ＥＥＰＲＯＭセルのアドレスを指定するために、上
記行線手段に作用するように結合されたアドレス指定手
段と、 データ読み出し時とデータプログラム時にブロックを選
択するために、上記アドレス指定手段に作用するように
結合されたブロック選択手段とを含み、 上記ブロック選択手段による上記ブロックの選択時、上
記複数のブロックのうちの非選択ブロックは、上記選択
されたブロックの動作による影響を受けず、 上記選択ブロックに接続されない上記行線手段の全て
は、データ読み出し時またはデータプログラム時に０Ｖ
に設定されることを特徴とする半導体記憶装置。 ２．前記ブロック選択手段は、各々がソース、ドレイン
及びゲートを有する複数のブロック選択トランジスタを
含むことを特徴とする請求項１に記載の半導体記憶装
置。 ３．前記ブロック選択手段は、前記複数のブロック選択
トランジスタのゲートにそれぞれ接続されるブロック選
択線を更に具備することを特徴とする請求項２に記載の
半導体記憶装置。 ４．前記アドレス指定手段は、各ブロック中のブロック
選択トランジスタのドレインにそれぞれ接続される複数
の列線を更に具備し、前記ブロック選択トランジスタ及
び上記列線を介して前記ＥＥＰＲＯＭセルに供給された
第２の所定の信号の電位は、前記ブロック選択トランジ
スタのゲートへ供給される前記ブロック選択線上の第１
の所定の信号の電位より低いことを特徴とする請求項３
に記載の半導体記憶装置。 ５．少なくとも１つのブロックに含まれる前記ＥＥＰＲ
ＯＭセルに記憶されたデータは、同時に初期化されるこ
とを特徴とする請求項４に記載の半導体記憶装置。 ６．前記ＥＥＰＲＯＭセルに記憶されたデータが初期化
されるとき、選択されたブロック中の前記ＥＥＰＲＯＭ
セルに記憶されたデータは、同時に初期化されることを
特徴とする請求項４に記載の半導体記憶装置。 ７．外部から供給されたデータをラッチするデータラッ
チ手段を更に具備し、選択されたブロック中の前記ＥＥ
ＰＲＯＭセルは、上記データラッチ手段にラッチされた
データに対応するデータに従ってプログラムされること
を特徴とする請求項１乃至６いずれか１つの項に記載の
半導体記憶装置。 ８．複数のブロックを有するアレイ手段を備えた半導体
記憶装置であって、 上記複数のブロックはそれぞれ、 ソース、ドレイン、浮遊ゲート及び制御ゲートを有する
セルトランジスタを備え、上記浮遊ゲートに蓄積された
電荷によって電気的にデータの書き換えが可能な複数行
のＥＥＰＲＯＭセルと、 上記ＥＥＰＲＯＭセル行の中の１つの上記ＥＥＰＲＯＭ
セルの制御ゲートにそれぞれ接続される複数の行線手段
と、 ソース、ドレイン及びゲートを有する複数のブロック選
択トランジスタと、 各々が上記複数のブロック中の１つのブロック選択トラ
ンジスタのドレインに接続され、上記ブロック選択トラ
ンジスタのソース・ドレイン電流通路を介してＥＥＰＲ
ＯＭセルに信号を供給する複数の列線手段と、 第１の所定の信号が供給され、この第１の所定の信号が
上記ブロック選択トランジスタのソース・ドレイン電流
通路を介して上記ＥＥＰＲＯＭセルに第２の所定の信号
が供給されるよう制御する上記複数のブロック選択トラ
ンジスタのゲートにそれぞれ接続されたブロック線選択
手段とを含み、 上記アレイ手段の１つのブロック中の上記ブロック選択
線手段に第１の信号を供給し、 上記第１の信号が供給される上記ブロック線選択手段以
外の全ての上記ブロック線選択手段は、第２の信号が供
給され、上記第２の信号を受けるブロックは、上記第１
の信号を受けるブロックの動作による影響を受けず、 データ読み出し時とデータプログラム時に上記複数のブ
ロックの中の１つのブロックが選択されることを特徴と
する半導体記憶装置。 ９．前記第２の信号が供給される前記ブロック選択線手
段に対応する前記複数の行線手段は、０Ｖに設定される
ことを特徴とする請求項８に記載の半導体記憶装置。 １０．外部から供給されたデータをラッチするデータラ
ッチ手段を更に具備し、選択されたブロック中の前記Ｅ
ＥＰＲＯＭセルは、上記データラッチ手段にラッチされ
たデータに対応するデータに従ってプログラムされるこ
とを特徴とする請求項８または９に記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291141A JP3215397B2 (ja) | 2000-09-25 | 2000-09-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000291141A JP3215397B2 (ja) | 2000-09-25 | 2000-09-25 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08727297A Division JP3499706B2 (ja) | 1997-03-24 | 1997-03-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001084786A JP2001084786A (ja) | 2001-03-30 |
| JP3215397B2 true JP3215397B2 (ja) | 2001-10-02 |
Family
ID=18774270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291141A Expired - Lifetime JP3215397B2 (ja) | 2000-09-25 | 2000-09-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3215397B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7529131B2 (en) | 2005-11-11 | 2009-05-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory, method for reading out thereof, and memory card |
| JP5364336B2 (ja) | 2008-11-04 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置 |
| KR102355580B1 (ko) | 2015-03-02 | 2022-01-28 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 |
-
2000
- 2000-09-25 JP JP2000291141A patent/JP3215397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001084786A (ja) | 2001-03-30 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |