KR19980082672A - 가변적인 페이지 크기를 지원하는 어드레스 변환장치 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
가변적인 페이지 크기를 지원하는 어드레스 변환장치.
2. 발명이 해결하려고 하는 기술적 과제
동일한 하드웨어 구성을 사용하여 다양한 페이지 모드를 지원하는 어드레스 변환장치를 제공하고자 함.
3. 발명의 해결방법의 요지
태그 메모리와, 디코더와 데이타 메모리와, 페이지 모드 신호를 디코딩하는 페이지 모드 디코더와, 디코딩된 페이지 모드 선택신호에 따라 입력된 선형 어드레스 중 해당되는 특정부분의 비트들을 선택하여 태그 메모리로 제공하는 태그 인터페이스부와, 페이지 모드 신호에 따라 엔트리를 구분하는 선형 어드레스 중 특정 부분의 비트들을 선택하여 상기 디코더로 제공하는 디코더 인터페이스부, 및 디코딩된 페이지 모드 선택신호에 따라 입력된 물리적 어드레스 중 해당되는 특정 부분의 비트들을 선택하여 데이타 메모리로 제공하는 데이타 인터페이스부를 구비함.
4. 발명의 중요한 용도
마이크로프로세서의 어드레스 변환장치에 이용됨.

Description

가변적인 페이지 크기를 지원하는 어드레스 변환장치
본 발명은 가변적인 페이지 크기를 지원하는 어드레스 변환장치에 관한 것으로, 특히 페이지 모드에 따라 입력된 어드레스를 선택하여 어드레스변환을 수행하도록 함으로써, 동일한 하드웨어 구성을 사용하여 다양한 페이지 모드를 지원할 수 있는 어드레스 변환장치에 관한 것이다.
메모리 관리 유닛(MMU: Memory Management Unit)에서 세그먼트를 페이지(page) 단위로 분할하여 관리하는 경우에 있어서, 어드레스 변환장치는 4K의 페이지 크기(page size)를 지원하기 위해 선형 어드레스(linear address) 32 비트(bits) 중 상위 20 비트(bits)를 페이지(page)를 구분하는데 사용하여 20 비트(bits)의 물리적 어드레스(physical address)를 생성하고, 1M의 페이지 크기를 지원하기 위해 선형 어드레스 32비트 중 상위 12 비트를 페이지를 구분하는데 사용하여 12 비트의 물리적 어드레스를 생성한다. 또한, 어드레스 변환장치는 2M의 페이지 크기를 지원하기 위해 선형 어드레스 32 비트 중 상위 11 비트를 페이지를 구분하는데 사용하여 11 비트의 물리적 어드레스를 생성하며, 4M의 페이지 크기를 지원하기 위해 선형 어드레스 32비트 중 상위 10 비트를 페이지를 구분하는데 사용하여 10 비트의 물리적 어드레스를 생성한다.
도 1 은 메모리 관리 유닛에서 상기와 같은 페이지 크기를 지원하기 위한 종래의 어드레스 변환장치의 블럭 구성도를 나타낸다.
도면에서 알 수 있는 바와 같이 종래의 마이크로프로세서(micro-processor)에서는 4K의 페이지 크기, 1M의 페이지 크기, 2M의 페이지 크기, 4M의 페이지 크기를 지원하기 위해 각각에 대응하는 변환색인버퍼(TLB: Translation Look a side Buffer)(12 내지 15)를 구비한다.
그리고, 페이지 유닛 제어부(11)는 입력된 32비트의 선형 어드레스 중 페이지 모드에 해당하는 선형 어드레스를 선택하여 해당되는 변환색인버퍼로 제공하고, 물리적 어드레스 선택부(16)로 2비트의 페이지 크기 선택신호를 인가한다.
물리적 어드레스 선택부(16)는 각각의 변환색인버퍼(TLB)로부터 입력되는 물리적 어드레스들 중 페이지 유닛 제어부(11)로부터 인가되는 페이지 크기 선택신호에 따라 하나를 선택하여 물리적 어드레스를 제공한다.
상기와 같은 종래의 어드레스 변환장치는 메모리 관리 유닛에서 만들어지는 32 비트의 선형 어드레스가 4개의 변환색인버퍼의 입력으로 연결되기 때문에 라우팅 부하(routing load)와 게이트 부하(gate load)가 커지게 될 뿐만 아니라 각각의 변환색인버퍼로부터 출력되는 물리적 어드레스 중에서 하나를 선택하기 위한 선택부가 필요하다. 이로 인해 종래의 어드레스 변환장치는 고속으로 어드레스 변환을 수행하는데 제한 점이 되며, 또한 각각의 변환색인버퍼를 구비하여 하나의 칩으로 구현시 많은 공간을 차지하는 문제점이 있었다.
따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 동일한 하드웨어 구성을 이용하여 페이지 모드에 따라 입력된 선형 어드레스 중 일부를 선택하여 어드레스 변환을 수행하도록 함으로써, 다양한 페이지 모드를 지원할 수 있을 뿐만 아니라 선형 어드레스의 입력 부하(input load)가 줄어들어 고속으로 어드레스 변환을 수행할 수 있는 어드레스 변환장치를 제공하는데 그 목적이 있다.
도 1 은 종래의 어드레스 변환장치의 블럭 구성도,
도 2 는 본 발명에 따른 어드레스 변환장치의 블럭 구성도,
도 3 은 본 발명에 따른 페이지 모드 디코더의 상세 회로도,
도 4 는 본 발명에 따른 태그 인터페이스부의 상세 회로도,
도 5 는 본 발명에 따른 데이타 인터페이스부의 상세 회로도,
도 6 은 본 발명에 따른 디코더 인터페이스부의 상세 회로도.
*도면의 주요 부분에 대한 부호의 설명
21 : 페이지 모드 디코더
22 : 태그 인터페이스부
23 : 디코더 인터페이스부
24 : 데이타 인터페이스부
25 : 디코더
26 : 태그 메모리
27 : 데이타 메모리
상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력된 선형 어드레스를 저장한 후, 검색 타이밍에서 외부로부터 선형 어드레스가 입력되면 이미 저장된 상기 선형 어드레스와 비교하여 그 결과를 출력하는 태그 메모리와, 상기 선형 어드레스에 대응하는 물리적 어드레스를 외부로부터 입력받아 저장하고, 상기 태그 메모리로부터 인에이블된 비교결과신호를 입력받으면 해당되는 저장된 상기 물리적 어드레스를 출력하는 데이타 메모리와, 외부로부터 엔트리를 구별하기 위한 일부분의 선형 어드레스와 제어신호를 입력받아 이를 디코딩하여 상기 데이타 메모리 및 태그 메모리의 워드라인을 인에이블시키는 디코더를 구비한 어드레스 변환장치에 있어서, 디코딩된 페이지 모드 신호에 따라 외부로부터 입력된 선형 어드레스 중 특정부분의 비트를 선택하고, 나머지 비트는 동일한 의사 데이타로 변환시켜 생성한 선형 어드레스를 상기 태그 메모리로 제공하는 태그 인터페이스수단; 외부로부터 입력된 페이지 모드 신호에 따라 엔트리를 구분하기 위해 입력된 선형 어드레스 중 특정 부분의 비트를 선택하여 상기 디코더로 제공하는 디코더 인터페이스수단; 및 상기 디코딩된 페이지 모드 신호에 따라 외부로부터 입력된 물리적 어드레스 중 특정부분의 비트를 선택하고, 나머지 비트는 동일한 의사 데이타로 변환시켜 생성한 물리적 어드레스를 상기 데이타 메모리로 제공하는 데이타 인터페이스수단을 구비한 것을 특징으로 한다.
마이크로프로세서에서 4K의 페이지 크기를 지원하는 경우에 있어서, 32 비트의 선형 어드레스(linear address) 중 하위 12 비트는 페이지 크기를 표현하는 변위(displacement)이고, 상위 20비트는 페이지를 구분하는데 사용된다. 여기서, 어드레스 변환장치가 선형 어드레스 상위 20비트를 20비트의 물리적 어드레스로 변환하기 위해서는 어드레스 변환장치내의 태그(tag) 메모리는 17 비트의 선형 어드레스를 입력받으며(여기서, 선형 어드레스 3비트는 8 엔트리(entry)를 구별하기 위한 디코딩 색인(index0 값으로 사용됨), 데이타 메모리는 상위 20 비트의 선형 어드레스를 입력받는다.
이와 동일한 원리로 마이크로프로세서에서 1M의 페이지 크기를 지원하는 경우에 있어서, 어드레스 변환장치내의 태그(tag) 메모리는 9 비트의 선형 어드레스를 입력받으며(여기서, 선형 어드레스 12비트 중 3비트는 8 엔트리(entry)를 구별하기 위한 디코딩 색인(index0 값으로 사용됨), 데이타 메모리는 상위 12 비트의 선형 어드레스를 입력받는다.
마찬가지로 마이크로프로세서에서 2M의 페이지 크기를 지원하는 경우에 있어서, 어드레스 변환장치내의 태그(tag) 메모리는 8 비트의 선형 어드레스를 입력받으며(여기서, 선형 어드레스 11비트 중 3비트는 8 엔트리(entry)를 구별하기 위한 디코딩 색인(index0 값으로 사용됨), 데이타 메모리는 상위 11 비트의 선형 어드레스를 입력받는다.
그리고, 마이크로프로세서에서 4M의 페이지 크기를 지원하는 경우에 있어서, 어드레스 변환장치내의 태그(tag) 메모리는 7 비트의 선형 어드레스를 입력받으며(여기서, 선형 어드레스 10비트 중 3비트는 8 엔트리(entry)를 구별하기 위한 디코딩 색인(index0 값으로 사용됨), 데이타 메모리는 상위 10 비트의 선형 어드레스를 입력받는다.
본 발명의 어드레스 변환장치는 4K의 페이지 크기를 지원할 수 있는 구조로 구성하며, 이를 통해 1M, 2M 4M의 페이지 크기를 지원할 수 있도록 한다. 이러한 본 발명의 구성에서 1M, 2M 4M의 페이지 크기를 지원하도록 어드레스 변환을 수행하면 데이타의 길이 차이로 사용되지 않는 비트 라인들이 발생하게 되는데, 본 발명에서는 이러한 비트 라인들은 논리 0으로 만들어 4K의 페이지 크기 모드로 동작할 때와 같은 데이타 길이를 유지하여 사용하며, 경우에 따라서는 이러한 비트 라인들을 논리 1로 만들어 사용할 수도 있다.
이하, 첨부된 도 2 내지 도 6 을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 어드레스 변환장치의 블럭 구성도로서, 도면에서 21은 페이지 모드 디코더, 22는 태그 인터페이스부, 23은 디코더 인터페이스부, 24는 데이타 인터페이스부, 25는 디코더, 26은 태그 메모리, 27은 데이타 메모리를 각각 나타낸다.
도 2 에 나타낸 본 발명의 실시예에서는 8 엔트리(Entry) 4 웨이(Way)를 지원하는 경우를 나타내었다.
본 발명의 어드레스 변환장치는 태그 메모리(26)와, 디코더(25)와 데이타 메모리(27)와, 페이지 모드 신호를 디코딩하여 디코딩된 페이지 모드 선택신호를 제공하는 페이지 모드 디코더(21)와, 디코딩된 페이지 모드 선택신호에 따라 페이지를 구분하기 위해 입력된 선형 어드레스 중 일부분을 선택하여 태그 메모리(26)로 제공하는 태그 인터페이스부(22)와, 외부로부터 입력된 페이지 모드 신호에 따라 엔트리를 구분하기 위해 입력된 선형 어드레스 중 특정 부분을 선택하여 상기 디코더(25)로 제공하는 디코더 인터페이스부(23), 및 디코딩된 페이지 모드 선택신호에 따라 페이지를 구분하기 위해 입력된 물리적 어드레스 중 일부분을 선택하여 데이타 메모리(27)로 제공하는 데이타 인터페이스부(24)를 구비한다.
상기와 같은 구성을 갖는 어드레스 변환장치의 동작을 살펴보면 다음과 같다.
페이지 모드 디코더(21)는 메모리 관리 유닛(MMU)의 제어부에 의해 결정된 페이지 모드 신호를 디코딩하여 4K 페이지 크기, 1M 페이지 크기, 2M 페이지 크기, 4M 페이지 크기 중 한 모드를 선택하는 기능을 수행한다. 여기서, 페이지 모드 디코더(21)는 구현 방법에 따라 메모리 관리 유닛(MMU) 제어부에서 디코딩된 신호를 각각의 인터페이스부(22,23,24)에 직접 제공하도록 구성함으로써, 필요하지 않을 수도 있다.
태그 인터페이스부(22)는 선형 어드레스의 상위 17비트를 입력받아 페이지 모드 디코더(21)로부터 입력된 모드가 4K 페이지 크기의 동작 모드인 경우에 입력된 선형 어드레스의 17비트를 그대로 태그 메모리(26)로 제공하며, 페이지 모드 디코더(21)로부터 입력된 모드가 1M 페이지 크기의 동작 모드인 경우에 입력된 선형 어드레스의 17 비트 중 상위 9 비트는 그대로 태그 메모리(26)로 제공하고, 하위 8비트는 모두 0으로 하여 제공한다. 또한, 페이지 모드 디코더(21)로부터 입력된 모드가 2M 페이지 크기의 동작 모드인 경우에 태그 인터페이스부(22)는 상위 8비트는 그대로 태그 메모리(26)로 제공하고, 하위 9비트는 0으로 하여 태그 메모리(26)로 제공하며, 4M 페이지 크기의 동작 모드인 경우에 상위 7비트는 그대로 태그 메모리(26)로 제공하고, 하위 10비트는 모두 0으로 하여 태그 메모리(26)로 제공한다.
데이타 인터페이스부(24)는 데이타 메모리(27)에 물리적 어드레스를 쓸 때, 페이지 크기에 맞는 데이타(물리적 어드레스) 길이를 제공하며, 그 동작은 태그 인터페이스부(22)와 동일하다. 즉, 페이지 모드 디코더(21)로부터 입력된 모드가 4K 페이지 크기의 동작 모드인 경우에 데이타 인터페이스부(24)는 입력된 물리적 어드레스 20비트를 그대로 데이타 메모리(27)로 제공하며, 페이지 모드 디코더(21)로부터 입력된 모드가 1M 페이지 크기의 동작 모드인 경우에는 입력된 물리적 어드레스 20비트 중 상위 12 비트는 그대로, 하위 8비트는 모두 0으로 하여 데이타 메모리(27)로 제공한다. 또한, 페이지 모드 디코더(21)로부터 입력된 모드가 2M 페이지 크기의 동작 모드인 경우에 데이타 인터페이스부(24)는 상위 11비트는 그대로, 하위 9비트는 0으로 하여 데이타 메모리(27)로 제공하며, 4M 페이지 크기의 동작 모드인 경우에는 상위 10비트는 그대로, 하위 10비트는 모두 0으로 하여 데이타 메모리(27)로 제공한다.
디코더 인터페이스부(23)는 8엔트리(Entry)로 구현하기 위해서는 3비트의 어드레스가 필요하므로, 외부로부터 입력되는 페이지 모드 신호에 따라 외부로부터 입력되는 상위 20비트의 선형 어드레스 중 디코딩할 3비트의 어드레스를 선택하여 디코더(25)로 제공한다. 즉, 디코더 인터페이스부(23)는 외부로부터 입력된 페이지 크기 모드가 4K 페이지 크기의 동작 모드인 경우에 인가된 20비트의 선형 어드레스 중 하위 3비트(선형 어드레스[2:0])를 디코더(25)로 제공하며, 1M 페이지 크기의 동작 모드인 경우에는 입력된 20비트의 선형 어드레스 중 선형 어드레스[10:8]의 3비트를 디코더(25)로 제공한다. 또한 동작 모드가 2M 페이지 크기의 동작 모드인 경우에는 입력된 20비트의 선형 어드레스 중 선형 어드레스[11:9]의 3비트를 디코더(25)로 제공하며, 4M 페이지 크기의 동작 모드인 경우에는 입력된 20비트의 선형 어드레스 중 선형 어드레스[12:10]의 3비트를 디코더(25)로 제공한다.
태그 메모리(26)는 디코딩에 사용하고 남은 상위 선형 어드레스를 저장하고, 검색 동작(search operation) 모드에서 이미 저장 어드레스 중 현재의 검색 어드레스와 동일한 값이 있는지 비교하고, 그 비교 결과로 웨이 히트신호(way_hit)를 출력한다. 태그 메모리(26)는 상기와 같이 종래의 기능과 동일하며, 본 발명에서는 페이지 크기의 변화로 인한 저장 어드레스와 비교할 입력 어드레스의 크기에 변화가 있어도 이를 무시하고, 가장 큰 크기인 17비트(4K 페이지 크기 모드인 경우 17비트 임.)의 동작 모드를 수행할 수 있도록 구성하며, 이를 통해 1M(9비트 사용), 2M(8비트 사용), 4M(7비트 사용) 페이지 크기 모드를 동시에 지원하도록 한다.
데이타 메모리(27)는 선형 어드레스에 해당하는 물리적 어드레스를 저장하며, 검색 동작(search operation) 모드에서 디코더(25)의 디코딩 결과와 태그 메모리(26)의 비교 결과에 따라 해당되는 물리적 어드레스를 외부로 전달하는 기능을 수행한다. 본 발명의 데이타 메모리(27)도 태그 메모리(26)와 마찬가지로 입출력 데이타 크기를 가장 큰 크기인 20비트(4K 페이지 크기 모드인 경우 20비트 임.)의 동작 모드를 수행할 수 있도록 구성하며, 이를 통해 1M(12비트 사용), 2M(11비트 사용), 4M(10비트 사용) 페이지 크기 모드를 동시에 지원하도록 한다.
디코더(25)는 어드레스 변환장치에서 지원하는 엔트리(entry)수에 필요한 만큼의 선형 어드레스의 하위 비트를 입력받아 디코딩하여 태그 메모리(26)와 데이타 메모리(27)의 해당 워드 라인을 인에이블 시키는 기능을 수행한다.
도 2 의 일실시예에서는 8 엔트리(entry)를 지원하는 어드레스 변환장치로 가정하여 설명하므로 3비트의 선형 어드레스가 필요하다. 디코더(25)의 동작을 설명하면 디코더(25)는 쓰기 인에이블 신호가 인에이블(enable)되면 입력된 3비트 선형 어드레스의 디코딩 결과인 8 개의 디코딩된 신호와 웨이(Way)를 선택하기 위한 쓰기_웨이 신호[3:0]에 따라 32 개의 워드 라인 중 해당되는 하나의 워드 라인을 활성화시켜 태그 메모리(26)와 데이타 메모리(27)로 제공한다. 그리고, 쓰기 인에이블 신호가 디스에이블(disable)되면, 입력된 3비트 선형 어드레스의 디코딩 결과인 8 개의 디코딩된 신호를 연속적으로 4번 복사(copy)하여 32 개의 워드 라인을 선택하기 위한 신호를 생성하고, 이중 4개의 워드 라인을 활성화(active)시켜 태그 메모리(26)와 데이타 메모리(27)로 제공한다.
도 3 은 본 발명에 따른 페이지 모드 디코더(21)의 상세 회로도를 나타낸다.
페이지 모드 디코더(21)는 외부로부터 2비트의 페이지 모드 신호를 입력받아 입력된 페이지 모드 신호에 따라 모드4K_b, 모드2M, 모드4M의 신호를 생성하여 태그 인터페이스부(22)와 데이타 인터페이스부(24)로 전달한다.
여기서, 외부로부터 입력되는 페이지 모드 선택신호가 0이면 4K 페이지 크기 모드를, 1이면 1M 페이지 크기 모드를, 10이면 2M 페이지 크기 모드를, 11이면 4M 페이지 크기 모드를 각각 나타낸다.
그러므로, 외부로부터 입력되는 페이지 모드 신호[1:0]가 0이면 부정논리합게이트(NOR1)의 출력인 모드4K_b 신호와 제1 부정논리곱게이트(NAND1)의 출력인 모드4M 신호와 제2 부정논리곱게이트(NAND2)의 출력인 모드2M 신호는 각각 하이 값으로 이 경우는 4K 페이지 크기의 동작 모드를 나타낸다.
또한, 외부로부터 입력되는 페이지 모드 신호[1:0]가 1이면 부정논리합게이트(NOR1)의 출력인 모드4K_b 신호는 로우'이고, 제1 부정논리곱게이트(NAND1)의 출력인 모드4M 신호와 제2 부정논리곱게이트(NAND2)의 출력인 모드2M 신호는 각각 하이 값으로 이 경우는 1M 페이지 크기의 동작 모드를 나타낸다.
그리고, 외부로부터 입력되는 페이지 모드 신호[1:0]가 10이면 부정논리합게이트(NOR1)의 출력인 모드4K_b 신호와 제2 부정논리곱게이트(NAND2)의 출력인 모드2M 신호는 로우'이고, 제1 부정논리곱게이트(NAND1)의 출력인 모드4M 신호는 하이 값으로 이 경우는 2M 페이지 크기의 동작 모드를 나타낸다. 여기서, 페이지 모드 신호가 10인 경우 인버터(IN1)에 의해 0의 값은 1로 반전되고, 따라서 제2 부정논리곱게이트(NAND2)의 출력은 로우가 된다.
마지막으로 외부로부터 입력되는 페이지 모드 신호[1:0]가 11이면 부정논리합게이트(NOR1)의 출력인 모드4K_b 신호와 제1 부정논리곱게이트(NAND1)의 출력인 모드4M 신호는 로우'이고, 제2 부정논리곱게이트(NAND2)의 출력인 모드2M 신호는 하이 값으로 이 경우는 4M 페이지 크기의 동작 모드를 나타낸다.
도 4 는 본 발명에 따른 태그 인터페이스부의 상세 회로도를 나타낸다.
태그 인터페이스부(22)는 인가되는 17비트의 선형 어드레스 중 상위 7비트를 지연시켜 출력하는 지연기(41)와, 페이지 모드 디코더(21)로부터 입력된 모드4M 신호와 외부로부터 입력된 17비트의 선형 어드레스 중 지연기로 입력된 선형 어드레스의 다음 하위 어드레스12를 조합하여 출력될 선형 어드레스 값을 결정하는 제1 어드레스 값 결정기(42)와, 페이지 모드 디코더(21)로부터 입력된 모드4M, 모드2M 신호와 외부로부터 입력된 17비트의 선형 어드레스 중 제1 어드레스 값 결정기(42)로 입력된 선형 어드레스의 다음 하위 어드레스11를 조합하여 출력될 선형 어드레스 값을 결정하는 제2 어드레스 값 결정기(43)와, 페이지 모드 디코더(21)로부터 입력된 모드4K_b 신호와 외부로부터 입력된 17비트의 선형 어드레스 중 하위 8비트의 선형 어드레스를 조합하여 출력될 선형 어드레스 값을 결정하는 제3 어드레스 값 결정기(44)를 구비한다.
상기와 같은 구성을 갖는 태그 인터페이스부(22)의 동작을 도 4 를 참조하여 설명한다.
태그 인터페이스부(22)는 메모리 관리 유닛(MMU)의 제어부로 부터 17비트의 선형 어드레스를 입력받고, 페이지 모드 디코더(21)로부터 3비트의 디코딩된 페이지 모드 신호를 입력받아 디코딩된 페이지 모드 신호에 따라 출력될 선형 어드레스 값을 결정하여 태그 메모리(26)로 17비트의 선형 어드레스를 제공한다.
도면에서 알 수 있는 바와 같이 지연기(41)는 두 개의 인버터(IN2,IN3)를 직렬로 연결하여 구성하며, 제1 내지 제3 어드레스 값 결정기(42 내지 44)는 부정논리곱게이트(NAND3,4,5)와 인버터(IN4,5,6)로 구성된다.
지연기(41)는 17비트의 선형 어드레스 중 상위 7비트를 임의의 시간만큼 지연시켜 출력단으로 인가한다.
제1 어드레스 값 결정기(42)의 제1 부정논리곱게이트(NAND3)는 17비트의 선형 어드레스 중 선형 어드레스12와 페이지 모드 디코더(21)로부터 입력된 모드4M 신호를 조합하고, 이 조합된 출력은 인버터 IN4에 의해 반전되어 출력단에 인가된다. 즉, 제1 어드레스 값 결정기(42)는 모드 4M 신호가 로우인 경우 입력된 선형 어드레스에 관계 없이 0의 값을 출력단에 제공한다.
제2 어드레스 값 결정기(43)의 제2 부정논리곱게이트(NAND4)는 17비트의 선형 어드레스 중 선형 어드레스11와 페이지 모드 디코더(21)로부터 입력된 모드4M 신호와 모드 2M 신호를 조합하고, 이 조합된 출력은 인버터 IN5에 의해 반전되어 출력단에 인가된다. 즉, 제2 어드레스 값 결정기(42)는 모드 4M 신호 또는 모드 2M 신호가 로우인 경우 입력된 선형 어드레스에 관계 없이 0의 값을 출력단에 제공한다.
제3 어드레스 값 결정기(44)의 제3 부정논리곱게이트(NAND5)는 17비트의 선형 어드레스 중 하위 8비트의 선형 어드레스[10:3]와 페이지 모드 디코더(21)로부터 입력된 모드4K_b 신호를 조합하고, 이 조합된 출력은 인버터 IN4에 의해 반전되어 출력단에 인가된다. 즉, 제3 어드레스 값 결정기(42)는 모드 4K_b 신호가 로우인 경우 입력된 선형 어드레스에 관계 없이 0의 값을 출력단에 제공한다.
따라서, 4K 페이지 크기 모드로 동작할 경우에 모드 4M, 모드 2M, 모드K_b신호는 모두 하이 값이 되므로 출력단에는 입력된 17비트의 선형 어드레스 값이 변화되지 않고 그대로 전달된다. 그리고, 1M 페이지 크기 모드로 동작할 경우에는 모드 4k_b 신호는 로우 값이 되므로 입력된 선형 어드레스 중 하위 8비트[10:3]는 모두 0의 값으로 변환되어 출력단으로 제공되고, 이 이외의 나머지 선형 어드레스[19:11]는 그대로 출력단으로 제공된다. 또한, 2M 페이지 크기 모드로 동작할 경우에는 모드 2M 신호와 모드 4K_b 신호는 로우 값이 되므로 17비트의 선형 어드레스 중 하위 9비트[11:3]는 모두 0의 값으로 변환되고, 상위 8비트[19:12]는 그대로 출력단에 제공된다. 그리고, 4M 페이지 크기 모드로 동작할 경우에는 모드 4M 신호와 모드 4K_b 신호는 로우 값이 되므로 17비트의 선형 어드레스 중 하위 10비트[12:3]는 모두 0의 값으로 변환되고, 상위 7비트[19:13]만이 그대로 출력단에 제공된다.
도 5 는 본 발명에 따른 데이타 인터페이스부의 상세 회로도로서, 그 구성 및 작용은 도 4 의 태그 인터페이스부와 동일하다.
즉, 데이타 인터페이스부(24)는 인가되는 20비트의 물리적 어드레스 중 상위 10비트를 지연시켜 출력하는 지연기(51)와, 페이지 모드 디코더(21)로부터 입력된 모드4M 신호와 외부로부터 입력된 20비트의 물리적 어드레스 중 지연기로 입력된 물리적 어드레스의 다음 하위 비트 어드레스9를 조합하여 출력될 물리적 어드레스 값을 결정하는 제1 어드레스 값 결정기(52)와, 페이지 모드 디코더(21)로부터 입력된 모드4M, 모드2M 신호와 외부로부터 입력된 20비트의 물리적 어드레스 중 제1 어드레스 값 결정기(42)로 입력된 물리적 어드레스의 다음 하위 비트 어드레스8를 조합하여 출력될 물리적 어드레스 값을 결정하는 제2 어드레스 값 결정기(43)와, 페이지 모드 디코더(21)로부터 입력된 모드4K_b 신호와 외부로부터 입력된 20비트의 물리적 어드레스 중 하위 8비트의 물리적 어드레스[7:0]를 조합하여 출력될 물리적 어드레스 값을 결정하는 제3 어드레스 값 결정기(44)를 구비한다.
태그 인터페이스부와 마찬가지로 지연기(51)는 두 개의 인버터(IN7,IN8)를 직렬로 연결하여 구성하며, 제1 내지 제3 어드레스 값 결정기(52 내지 54)는 부정논리곱게이트(NAND6,7,8)와 인버터(IN9,10,11)로 구성된다.
따라서, 4K 페이지 크기 모드로 동작할 경우에 모드 4M, 모드 2M, 모드K_b신호는 모두 하이 값이 되므로 출력단에는 입력된 20비트의 물리적 어드레스 값이 변화되지 않고 그대로 전달된다. 그리고, 1M 페이지 크기 모드로 동작할 경우에는 모드 4k_b 신호는 로우 값이 되므로 입력된 물리적 어드레스 중 하위 8비트[7:0]는 모두 0의 값으로 변환되어 출력단으로 제공되고, 이 이외의 나머지 물리적 어드레스[19:8]는 그대로 출력단으로 제공된다. 또한, 2M 페이지 크기 모드로 동작할 경우에는 모드 2M 신호와 모드 4K_b 신호는 로우 값이 되므로 20비트의 물리적 어드레스 중 하위 9비트[8:0]는 모두 0의 값으로 변환되고, 상위 11비트[19:9]는 그대로 출력단에 제공된다. 그리고, 4M 페이지 크기 모드로 동작할 경우에는 모드 4M 신호와 모드 4K_b 신호는 로우 값이 되므로 20비트의 물리적 어드레스 중 하위 10비트[9:0]는 모두 0의 값으로 변환되고, 상위 10비트[19:10]만이 그대로 출력단에 제공된다.
도 6 은 본 발명에 따른 디코더 인터페이스부의 상세 회로도를 나타낸다.
어드레스 변환장치가 8 엔트리(entry)를 지원할 때 디코더(25)에서는 페이지 크기에 따라 크기가 변화되는 선형 어드레스의 하위 3비트를 전달받아 8엔트리(entry)의 디코딩된 신호를 생성하게 되는데, 디코더 인터페이스부(23)는 페이지 크기 모드에 따라 위치가 변화하는 선형 어드레스(linear address)의 하위 3비트를 선택하여 디코더(25)로 전달한다.
본 발명에서 디코더 인터페이스부(23)는 3개의 4x1 멀티플렉서(61 내지 63)로 구성되며, 선택제어신호는 외부로부터 입력되는 페이지 모드 신호[1:0]를 사용한다.
상기 기술한 바와 마찬가지로 페이지 모드 신호가[1:0]가 0이면 4K 페이지 크기 모드이고, 1이면 1M 페이지 크기 모드이고, 10이면 2M 페이지 크기 모드이고, 11이면 4M 페이지 크기 모드를 나타낸다.
제1 멀티플렉서(61)는 제1 내지 제4 입력단에 선형 어드레스0, 선형 어드레스8, 선형 어드레스9, 선형 어드레스10를 각각 입력받는다.
그리고, 제2 멀티플렉서(62)는 제1 내지 제4 입력단에 선형 어드레스1, 선형 어드레스9, 선형 어드레스10, 선형 어드레스11를 각각 입력받는다.
또한, 제3 멀티플렉서(63)는 제1 내지 제4 입력단에 선형 어드레스2, 선형 어드레스10, 선형 어드레스11, 선형 어드레스12를 각각 입력받는다.
따라서, 입력된 페이지 모드 신호가 0으로 4K 페이지 크기 모드인 경우에는 제1 내지 제3 멀티플렉서(61 내지 63)에 의해 선형 어드레스[2:0]가 선택된다. 그리고, 입력된 페이지 모드 신호가 1로 1M 페이지 크기 모드인 경우에는 제1 내지 제3 멀티플렉서(61 내지 63)에 의해 선형 어드레스[10:8]가 선택되고, 입력된 페이지 모드 신호가 10으로 2M 페이지 크기 모드인 경우에는 제1 내지 제3 멀티플렉서(61 내지 63)에 의해 선형 어드레스[11:9]가 선택된다. 또한, 입력된 페이지 모드 신호가 11로 4M 페이지 크기 모드인 경우에는 제1 내지 제3 멀티플렉서(61 내지 63)에 의해 선형 어드레스[12:10]가 선택된다.
이상에서 설명한 본 발명은 8 엔트리(entry)를 지원하는 어드레스 변환장치를 예로 들어 설명하였으나, 이는 16엔트리(entry), 32엔트리(entry), 64엔트리(entry) 등의 어드레스 변환장치에도 적용이 가능하며, 4K 페이지 크기 모드는 32엔트리를 지원하고, 1M 페이지 크기 모드는 16 엔트리를 지원하며, 2M, 4M 페이지 크기 모드는 8엔트리를 지원하는 경우와 같이 페이지 크기 모드에 따라 지원하는 엔트리 수를 달리하여 어드레스 변환장치를 구현할 수 있다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.
상기와 같이 이루어지는 본 발명은, 동일한 하드웨어 구성을 이용하여 페이지 모드에 따라 입력된 선형 어드레스 중 일부를 선택하여 어드레스 변환을 수행함으로 다양한 페이지 모드를 지원할 수 있어, 마이크로프로세서의 메모리 관리 유닛(MMU)을 구현할 때 복잡도를 줄이고, 어드레스 변환 경로를 단순화하여 마이크로프로세서의 성능을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 외부로부터 입력된 선형 어드레스를 저장한 후, 검색 타이밍에서 외부로부터 선형 어드레스가 입력되면 이미 저장된 상기 선형 어드레스와 비교하여 그 결과를 출력하는 태그 메모리와, 상기 선형 어드레스에 대응하는 물리적 어드레스를 외부로부터 입력받아 저장하고, 상기 태그 메모리로부터 인에이블된 비교결과신호를 입력받으면 해당되는 저장된 상기 물리적 어드레스를 출력하는 데이타 메모리와, 외부로부터 엔트리를 구별하기 위한 일부분의 선형 어드레스와 제어신호를 입력받아 이를 디코딩하여 상기 데이타 메모리 및 태그 메모리의 워드라인을 인에이블시키는 디코더를 구비한 어드레스 변환장치에 있어서,
    디코딩된 페이지 모드 신호에 따라 외부로부터 입력된 선형 어드레스 중 특정부분의 비트를 선택하고, 나머지 비트는 동일한 의사 데이타로 변환시켜 생성한 선형 어드레스를 상기 태그 메모리로 제공하는 태그 인터페이스수단;
    외부로부터 입력된 페이지 모드 신호에 따라 엔트리를 구분하기 위해 입력된 선형 어드레스 중 특정 부분의 비트를 선택하여 상기 디코더로 제공하는 디코더 인터페이스수단; 및
    상기 디코딩된 페이지 모드 신호에 따라 외부로부터 입력된 물리적 어드레스 중 특정부분의 비트를 선택하고, 나머지 비트는 동일한 의사 데이타로 변환시켜 생성한 물리적 어드레스를 상기 데이타 메모리로 제공하는 데이타 인터페이스수단을 구비한 어드레스 변환장치.
  2. 제 1 항에 있어서,
    외부로부터 입력된 페이지 모드 신호를 디코딩하여 디코딩된 페이지 모드 신호를 상기 태그 인터페이스수단과 데이타 인터페이스수단으로 제공하는 페이지 모드 디코딩수단을 더 포함한 것을 특징으로 하는 어드레스 변환장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 태그 인터페이스수단 및 데이타 인터페이스수단은,
    상기 디코딩된 페이지 모드 신호에 따라 입력된 어드레스 중 해당되는 비트를 선택하여 원래의 값을 유지하고, 상기 입력된 어드레스 중의 나머지 비트는 0 또는 1의 값으로 변환시켜 입력될 어드레스를 결정하는 것을 특징으로 하는 어드레스변환장치.
  4. 제 2 항에 있어서,
    상기 페이지 모드 디코딩수단은,
    외부로부터 입력된 상기 페이지 모드 신호를 부정 논리합하여 특정 모드를 나타내는 제1 제어신호를 출력하는 부정논리합수단;
    외부로부터 입력된 상기 페이지 모드 신호를 부정 논리곱하여 특정 모드를 나타내는 제2 제어신호를 출력하는 제1 부정논리곱수단; 및
    외부로부터 입력되는 상기 페이지 모드 신호 중 특정 비트는 반전시켜 입력받고, 나머지는 원래의 값을 입력받아 입력된 값을 부정 논리곱하여 특정 모드를 나타내는 제3 제어신호를 출력하는 제2 부정논리곱수단을 구비한 것을 특징으로 하는 어드레스 변환장치.
  5. 제 4 항에 있어서,
    상기 태그 인터페이스수단 및 데이타 인터페이스수단은,
    입력되는 어드레스 중 최소의 어드레스 크기를 갖는 모드에서 사용되는 특정 비트수의 상위 어드레스를 입력받아 이를 지연시키는 지연수단;
    입력되는 어드레스 중 상기 지연수단으로 입력되는 어드레스 비트의 다음 하위 1비트를 입력받아 상기 페이지 모드 디코딩수단으로 부터 입력된 제2 제어신호에 따라 원래의 값을 유지하거나 임의의 의사 데이타로 변환시키는 제1 어드레스 값 결정수단;
    입력되는 어드레스 중 상기 제1 어드레스 값 결정수단으로 입력되는 어드레스 비트의 다음 하위 1비트를 입력받아 상기 페이지 모드 디코딩수단으로 부터 입력된 제2 및 제3 제어신호에 따라 원래의 값을 유지하거나 임의의 의사 데이타로 변환시키는 제2 어드레스 값 결정수단; 및
    입력되는 어드레스 중 상기 제2 어드레스 값 결정수단으로 입력되는 어드레스 비트의 다음 나머지 하위 비트들을 입력받아 상기 페이지 모드 디코딩수단으로 부터 입력된 제1 제어신호에 따라 원래의 값을 유지하거나 임의의 의사 데이타로 변환시키는 제3 어드레스 값 결정수단을 구비한 것을 특징으로 하는 어드레스 변환장치.
  6. 제 5 항에 있어서,
    상기 지연수단은,
    적어도 2개의 반전수단이 직렬로 연결된 것을 특징으로 하는 어드레스 변환장치.
  7. 제 5 항에 있어서,
    상기 제1 내지 제3 어드레스 값 결정수단은,
    입력된 신호를 부정 논리곱하는 부정논리곱수단; 및
    상기 부정 논리곱수단의 출력을 반전시키는 반전수단을 구비한 것을 특징으로 하는 어드레스 변환장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 디코더 인터페이스수단은,
    외부로부터 입력되는 상기 페이지 모드신호를 선택제어신호로 하는 다수개의 멀티플렉서를 구비하되, 운용되는 페이지 모드에 따라 필요한 선형 어드레스의 특정 비트들을 1비트씩 각각의 상기 멀티플렉서의 입력단으로 입력시켜 상기 운용되는 페이지 모드에 따라 각각의 상기 멀티플렉서가 1비트씩 선택하여 엔트리를 구별하기 위한 어드레스 값을 상기 디코더로 제공되도록 한 것을 특징으로 하는 어드레스 변환장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100662684B1 (ko) * 2004-03-22 2007-01-02 가부시끼가이샤 도시바 비휘발성 반도체 메모리

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6970992B2 (en) * 1999-10-04 2005-11-29 Intel Corporation Apparatus to map virtual pages to disparate-sized, non-contiguous real pages and methods relating thereto
US6857058B1 (en) * 1999-10-04 2005-02-15 Intel Corporation Apparatus to map pages of disparate sizes and associated methods
JP2001184870A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 連想メモリ装置およびそれを用いた可変長符号復号装置
US6549997B2 (en) * 2001-03-16 2003-04-15 Fujitsu Limited Dynamic variable page size translation of addresses
US6903951B1 (en) 2001-12-27 2005-06-07 Cypress Semiconductor Corporation Content addressable memory (CAM) device decoder circuit
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US20040059887A1 (en) * 2002-09-25 2004-03-25 K. S. Venkatraman Cache memory
US7278008B1 (en) 2004-01-30 2007-10-02 Nvidia Corporation Virtual address translation system with caching of variable-range translation clusters
US7334108B1 (en) 2004-01-30 2008-02-19 Nvidia Corporation Multi-client virtual address translation system with translation units of variable-range size
US7296139B1 (en) 2004-01-30 2007-11-13 Nvidia Corporation In-memory table structure for virtual address translation system with translation units of variable range size
US7418572B2 (en) * 2004-08-18 2008-08-26 International Business Machines Corporation Pretranslating input/output buffers in environments with multiple page sizes
US20080028181A1 (en) * 2006-07-31 2008-01-31 Nvidia Corporation Dedicated mechanism for page mapping in a gpu
KR100918707B1 (ko) 2007-03-12 2009-09-23 삼성전자주식회사 플래시 메모리를 기반으로 한 메모리 시스템
WO2009097681A1 (en) 2008-02-04 2009-08-13 Mosaid Technologies Incorporated Flexible memory operations in nand flash devices
US8068365B2 (en) 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
CN101582295B (zh) * 2008-05-14 2012-04-18 新唐科技股份有限公司 数据更新方法及系统
US8671287B2 (en) 2010-06-23 2014-03-11 International Business Machines Corporation Redundant power supply configuration for a data center
US9213661B2 (en) 2010-06-23 2015-12-15 International Business Machines Corporation Enable/disable adapters of a computing environment
US8572635B2 (en) 2010-06-23 2013-10-29 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification
US8656228B2 (en) 2010-06-23 2014-02-18 International Business Machines Corporation Memory error isolation and recovery in a multiprocessor computer system
US8621112B2 (en) 2010-06-23 2013-12-31 International Business Machines Corporation Discovery by operating system of information relating to adapter functions accessible to the operating system
US8549182B2 (en) 2010-06-23 2013-10-01 International Business Machines Corporation Store/store block instructions for communicating with adapters
US8504754B2 (en) 2010-06-23 2013-08-06 International Business Machines Corporation Identification of types of sources of adapter interruptions
US8505032B2 (en) 2010-06-23 2013-08-06 International Business Machines Corporation Operating system notification of actions to be taken responsive to adapter events
US8468284B2 (en) 2010-06-23 2013-06-18 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification to a guest operating system
US8416834B2 (en) 2010-06-23 2013-04-09 International Business Machines Corporation Spread spectrum wireless communication code for data center environments
US8566480B2 (en) 2010-06-23 2013-10-22 International Business Machines Corporation Load instruction for communicating with adapters
US9342352B2 (en) 2010-06-23 2016-05-17 International Business Machines Corporation Guest access to address spaces of adapter
US8650337B2 (en) 2010-06-23 2014-02-11 International Business Machines Corporation Runtime determination of translation formats for adapter functions
US8635430B2 (en) 2010-06-23 2014-01-21 International Business Machines Corporation Translation of input/output addresses to memory addresses
US8639858B2 (en) 2010-06-23 2014-01-28 International Business Machines Corporation Resizing address spaces concurrent to accessing the address spaces
US8677180B2 (en) 2010-06-23 2014-03-18 International Business Machines Corporation Switch failover control in a multiprocessor computer system
US9195623B2 (en) 2010-06-23 2015-11-24 International Business Machines Corporation Multiple address spaces per adapter with address translation
US8645606B2 (en) 2010-06-23 2014-02-04 International Business Machines Corporation Upbound input/output expansion request and response processing in a PCIe architecture
US8918573B2 (en) 2010-06-23 2014-12-23 International Business Machines Corporation Input/output (I/O) expansion response processing in a peripheral component interconnect express (PCIe) environment
US8510599B2 (en) 2010-06-23 2013-08-13 International Business Machines Corporation Managing processing associated with hardware events
US8417911B2 (en) 2010-06-23 2013-04-09 International Business Machines Corporation Associating input/output device requests with memory associated with a logical partition
US8745292B2 (en) 2010-06-23 2014-06-03 International Business Machines Corporation System and method for routing I/O expansion requests and responses in a PCIE architecture
US8615622B2 (en) 2010-06-23 2013-12-24 International Business Machines Corporation Non-standard I/O adapters in a standardized I/O architecture
US8615645B2 (en) 2010-06-23 2013-12-24 International Business Machines Corporation Controlling the selectively setting of operational parameters for an adapter
US8650335B2 (en) 2010-06-23 2014-02-11 International Business Machines Corporation Measurement facility for adapter functions
US8645767B2 (en) 2010-06-23 2014-02-04 International Business Machines Corporation Scalable I/O adapter function level error detection, isolation, and reporting
US8683108B2 (en) 2010-06-23 2014-03-25 International Business Machines Corporation Connected input/output hub management
US8626970B2 (en) 2010-06-23 2014-01-07 International Business Machines Corporation Controlling access by a configuration to an adapter function
US8478922B2 (en) 2010-06-23 2013-07-02 International Business Machines Corporation Controlling a rate at which adapter interruption requests are processed
US10061712B2 (en) 2016-05-10 2018-08-28 Oracle International Corporation Virtual memory page mapping overlays

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5263140A (en) * 1991-01-23 1993-11-16 Silicon Graphics, Inc. Variable page size per entry translation look-aside buffer
US5617554A (en) * 1992-02-10 1997-04-01 Intel Corporation Physical address size selection and page size selection in an address translator
US5479627A (en) * 1993-09-08 1995-12-26 Sun Microsystems, Inc. Virtual address to physical address translation cache that supports multiple page sizes
US5802341A (en) * 1993-12-13 1998-09-01 Cray Research, Inc. Method for the dynamic allocation of page sizes in virtual memory
US5526504A (en) * 1993-12-15 1996-06-11 Silicon Graphics, Inc. Variable page size translation lookaside buffer
SG45399A1 (en) * 1994-01-12 1998-01-16 Sun Microsystems Inc Logically addressable physical memory for a virtual memory computer system that support multiple page sizes
US5530824A (en) * 1994-04-04 1996-06-25 Motorola, Inc. Address translation circuit
EP0690386A1 (en) * 1994-04-04 1996-01-03 International Business Machines Corporation Address translator and method of operation
US5907867A (en) * 1994-09-09 1999-05-25 Hitachi, Ltd. Translation lookaside buffer supporting multiple page sizes
JP3713312B2 (ja) * 1994-09-09 2005-11-09 株式会社ルネサステクノロジ データ処理装置
JP3740195B2 (ja) * 1994-09-09 2006-02-01 株式会社ルネサステクノロジ データ処理装置
US5963984A (en) * 1994-11-08 1999-10-05 National Semiconductor Corporation Address translation unit employing programmable page size
US5752275A (en) * 1995-03-31 1998-05-12 Intel Corporation Translation look-aside buffer including a single page size translation unit
US5946716A (en) * 1996-05-30 1999-08-31 Hewlett-Packard Company Sectored virtual memory management system and translation look-aside buffer (TLB) for the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100662684B1 (ko) * 2004-03-22 2007-01-02 가부시끼가이샤 도시바 비휘발성 반도체 메모리

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