JP2003331584A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
- G11C29/883—Masking faults in memories by using spares or by reconfiguring with partially good memories using a single defective memory device with reduced capacity, e.g. half capacity
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】故障したメモリセルが大量にある場合であって
も、製品を救済することができる連想メモリ装置を提供
する。 【解決手段】複数のバンクに分割されたメモリ部を備え
る連想メモリ装置において、それぞれのバンクを複数の
プレーンに分割し、故障したメモリセルがある場合に、
この故障したメモリセルがあるバンクのプレーンと、他
の全てのバンクの任意のプレーンを非選択状態とし、前
記メモリ部のメモリ容量を削減する。
も、製品を救済することができる連想メモリ装置を提供
する。 【解決手段】複数のバンクに分割されたメモリ部を備え
る連想メモリ装置において、それぞれのバンクを複数の
プレーンに分割し、故障したメモリセルがある場合に、
この故障したメモリセルがあるバンクのプレーンと、他
の全てのバンクの任意のプレーンを非選択状態とし、前
記メモリ部のメモリ容量を削減する。
Description
【０００１】
【発明の属する技術分野】本発明は、故障したメモリセ
ルを含む製品を救済する機能を備える連想メモリ装置に
関するものである。
ルを含む製品を救済する機能を備える連想メモリ装置に
関するものである。
【０００２】
【従来の技術】連想メモリ（以下、ＣＡＭという）装置
は、内容アドレス式メモリとも呼ばれ、それぞれのメモ
リセル（ＣＡＭセル）は、通常の半導体メモリ装置と同
じようにデータを記憶する記憶部に加えて、この記憶部
に記憶されているデータを検索する検索部を備えてい
る。
は、内容アドレス式メモリとも呼ばれ、それぞれのメモ
リセル（ＣＡＭセル）は、通常の半導体メモリ装置と同
じようにデータを記憶する記憶部に加えて、この記憶部
に記憶されているデータを検索する検索部を備えてい
る。
【０００３】ＣＡＭ装置では、検索対象となるデータ
（以下、記憶データという）をそれぞれのＣＡＭセルの
記憶部に記憶させた後、検索データを入力すると、検索
データと記憶データとの一致検索が単一サイクルで行わ
れる。その結果、検索データに一致する記憶データの有
無、この記憶データが記憶されているメモリアドレス、
このメモリアドレスに記憶されているデータ等を出力可
能である。
（以下、記憶データという）をそれぞれのＣＡＭセルの
記憶部に記憶させた後、検索データを入力すると、検索
データと記憶データとの一致検索が単一サイクルで行わ
れる。その結果、検索データに一致する記憶データの有
無、この記憶データが記憶されているメモリアドレス、
このメモリアドレスに記憶されているデータ等を出力可
能である。
【０００４】ＣＡＭ装置を用いることにより、膨大な量
のデータの中から目的とするデータを瞬時に得ることが
できる。このため、検索処理を頻繁に行うシステムの性
能向上のために用いられている。
のデータの中から目的とするデータを瞬時に得ることが
できる。このため、検索処理を頻繁に行うシステムの性
能向上のために用いられている。
【０００５】以下、従来のＣＡＭ装置について説明す
る。
る。
【０００６】図１１は、複数のバンクに分割されたメモ
リ部を備える、従来のＣＡＭ装置の一例の構成概略図で
ある。同図に示すＣＡＭ装置４０は、全体の動作の制御
を司るロジック部１２と、前述の複数のＣＡＭセルを含
むメモリ部１４とを備えている。メモリ部１４は、２＾
Ｋ個のバンク２０に分割され、それぞれのバンク２０
は、Ｎビット×２＾ＬワードのＣＡＭセルを備えてい
る。すなわち、メモリ部１４全体でＮビット×２＾（Ｋ
＋Ｌ）ワードのＣＡＭセルを備えている。
リ部を備える、従来のＣＡＭ装置の一例の構成概略図で
ある。同図に示すＣＡＭ装置４０は、全体の動作の制御
を司るロジック部１２と、前述の複数のＣＡＭセルを含
むメモリ部１４とを備えている。メモリ部１４は、２＾
Ｋ個のバンク２０に分割され、それぞれのバンク２０
は、Ｎビット×２＾ＬワードのＣＡＭセルを備えてい
る。すなわち、メモリ部１４全体でＮビット×２＾（Ｋ
＋Ｌ）ワードのＣＡＭセルを備えている。
【０００７】ここで、ロジック部１２には、ＣＡＭ装置
４０の外部から、クロック信号、コマンド信号、アドレ
ス信号、データ信号が入力され、ロジック部１２からＣ
ＡＭ装置４０の外部へは、ステータス信号、アドレス信
号、データ信号が出力されている。ロジック部１２から
メモリ部１４に対してはコマンド信号およびクロック信
号が入力され、メモリ部１４からロジック部１２に対し
てはステータス信号が入力されている。また、ロジック
部１２とメモリ部１４とは、（Ｋ＋Ｌ）ビットのアドレ
スバスおよびＮビットのデータバスで相互に接続されて
いる。
４０の外部から、クロック信号、コマンド信号、アドレ
ス信号、データ信号が入力され、ロジック部１２からＣ
ＡＭ装置４０の外部へは、ステータス信号、アドレス信
号、データ信号が出力されている。ロジック部１２から
メモリ部１４に対してはコマンド信号およびクロック信
号が入力され、メモリ部１４からロジック部１２に対し
てはステータス信号が入力されている。また、ロジック
部１２とメモリ部１４とは、（Ｋ＋Ｌ）ビットのアドレ
スバスおよびＮビットのデータバスで相互に接続されて
いる。
【０００８】このＣＡＭ装置４０は、外部から入力され
るクロック信号に同期して動作する。また、外部から入
力されるアドレス信号の上位Ｋビットにより、メモリ部
１４のバンク２０が指定され、下位Ｌビットにより、指
定されたバンク２０内に含まれるワードが指定される。
るクロック信号に同期して動作する。また、外部から入
力されるアドレス信号の上位Ｋビットにより、メモリ部
１４のバンク２０が指定され、下位Ｌビットにより、指
定されたバンク２０内に含まれるワードが指定される。
【０００９】例えば、メモリ部１４にデータを書き込む
場合には、アドレス信号（入力）として、データを書き
込むワードのメモリアドレスが入力され、データ信号
（入力）として、このワードに書き込むデータが入力さ
れる。そして、コマンド信号として、データの書き込み
を指示する信号が入力されると、ロジック部１２によっ
て、メモリアドレスに対応するバンク２０およびワード
が指定され、このワードに対してデータが書き込まれ
る。
場合には、アドレス信号（入力）として、データを書き
込むワードのメモリアドレスが入力され、データ信号
（入力）として、このワードに書き込むデータが入力さ
れる。そして、コマンド信号として、データの書き込み
を指示する信号が入力されると、ロジック部１２によっ
て、メモリアドレスに対応するバンク２０およびワード
が指定され、このワードに対してデータが書き込まれ
る。
【００１０】メモリ部１４に記憶されたデータを読み出
す場合には、アドレス信号（入力）として、データを読
み出すワードのメモリアドレスが入力される。そして、
コマンド信号として、データの読み出しを指示する信号
が入力されると、ロジック部１２によって、メモリアド
レスに対応するバンク２０およびワードが指定され、こ
のワードに記憶されているデータが読み出される。読み
出されたデータは、データ信号（出力）として、ロジッ
ク部１２を介して外部へ出力される。
す場合には、アドレス信号（入力）として、データを読
み出すワードのメモリアドレスが入力される。そして、
コマンド信号として、データの読み出しを指示する信号
が入力されると、ロジック部１２によって、メモリアド
レスに対応するバンク２０およびワードが指定され、こ
のワードに記憶されているデータが読み出される。読み
出されたデータは、データ信号（出力）として、ロジッ
ク部１２を介して外部へ出力される。
【００１１】また、一致検索を行う場合には、データ信
号（入力）として、検索データが入力される。そして、
コマンド信号として、一致検索を指示する信号が入力さ
れると、メモリ部１４において、各々のワードに記憶さ
れている記憶データと検索データとの比較が同時に行わ
れ、ステータス信号として、その検索結果がロジック部
１２を介してＣＡＭ装置４０の外部へ出力される。
号（入力）として、検索データが入力される。そして、
コマンド信号として、一致検索を指示する信号が入力さ
れると、メモリ部１４において、各々のワードに記憶さ
れている記憶データと検索データとの比較が同時に行わ
れ、ステータス信号として、その検索結果がロジック部
１２を介してＣＡＭ装置４０の外部へ出力される。
【００１２】ＣＡＭ装置４０の外部では、このステータ
ス信号に基づいて、検索データに一致するデータの有無
を知ることができる。検索データに一致するデータが存
在する場合、コマンド信号として、この検索データに一
致するデータが記憶されているメモリアドレスの出力を
指示する信号が入力されると、アドレス信号（出力）と
して、検索データに一致するデータが記憶されているワ
ードの内の、最優先順位のワードのメモリアドレスが出
力される。
ス信号に基づいて、検索データに一致するデータの有無
を知ることができる。検索データに一致するデータが存
在する場合、コマンド信号として、この検索データに一
致するデータが記憶されているメモリアドレスの出力を
指示する信号が入力されると、アドレス信号（出力）と
して、検索データに一致するデータが記憶されているワ
ードの内の、最優先順位のワードのメモリアドレスが出
力される。
【００１３】また、アドレス信号（入力）として、ＣＡ
Ｍ装置４０から出力された最優先順位のワードのメモリ
アドレスを入力し、コマンド信号として、データの読み
出しを指示する信号が入力されると、データ信号（出
力）として、この一致が検出されたワードに記憶されて
いるデータが読み出される。
Ｍ装置４０から出力された最優先順位のワードのメモリ
アドレスを入力し、コマンド信号として、データの読み
出しを指示する信号が入力されると、データ信号（出
力）として、この一致が検出されたワードに記憶されて
いるデータが読み出される。
【００１４】なお、検索データに一致するデータが記憶
されているワードのメモリアドレス、およびこのワード
に記憶されているデータの読み出し動作は、検索データ
に一致するデータが記憶されているワードについて、優
先順位に従って順次繰り返し行うことができる。このよ
うにして、検索データに一致するデータが記憶されてい
るワードのメモリアドレス、およびこのワードに記憶さ
れているデータを高速に検索することが可能である。
されているワードのメモリアドレス、およびこのワード
に記憶されているデータの読み出し動作は、検索データ
に一致するデータが記憶されているワードについて、優
先順位に従って順次繰り返し行うことができる。このよ
うにして、検索データに一致するデータが記憶されてい
るワードのメモリアドレス、およびこのワードに記憶さ
れているデータを高速に検索することが可能である。
【００１５】ところで、ＣＡＭ装置の大容量化や素子の
微細化に伴って、製造歩留まりの向上は重要な課題とな
っている。従って、製造歩留まり向上のために、製造工
程の管理と共に、ある程度のＣＡＭセルの故障を見込ん
で設計を行う手法が用いられている。例えば、あらかじ
め冗長メモリセルを用意しておき、故障したＣＡＭセル
がある場合に、この冗長メモリセルと置き換えて使用す
るという手法が従来より用いられている。
微細化に伴って、製造歩留まりの向上は重要な課題とな
っている。従って、製造歩留まり向上のために、製造工
程の管理と共に、ある程度のＣＡＭセルの故障を見込ん
で設計を行う手法が用いられている。例えば、あらかじ
め冗長メモリセルを用意しておき、故障したＣＡＭセル
がある場合に、この冗長メモリセルと置き換えて使用す
るという手法が従来より用いられている。
【００１６】しかし、ＣＡＭ装置のメモリ容量が増大す
るに従って故障しているＣＡＭセルの数も増大し、故障
しているＣＡＭセルの全てを冗長メモリセルと置換する
ことができないために、製品を救済できない場合がある
という問題があった。
るに従って故障しているＣＡＭセルの数も増大し、故障
しているＣＡＭセルの全てを冗長メモリセルと置換する
ことができないために、製品を救済できない場合がある
という問題があった。
【００１７】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、故障したメモリセル
が大量にある場合であっても、製品を救済することがで
きる連想メモリ装置を提供することにある。
従来技術に基づく問題点を解消し、故障したメモリセル
が大量にある場合であっても、製品を救済することがで
きる連想メモリ装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のバンクに分割されたメモリ部を備
える連想メモリ装置であって、複数の前記バンクは、そ
れぞれ複数のプレーンに分割されており、故障したメモ
リセルがある場合に、この故障したメモリセルがあるバ
ンクのプレーンと、他の全てのバンクの中の前記故障し
たメモリセルがあるバンクのプレーンと同数の任意のプ
レーンを非選択状態とし、前記メモリ部のメモリ容量を
削減する回路を備えることを特徴とする連想メモリ装置
を提供するものである。ここで、複数の前記バンクは、
それぞれ２のべき乗個のプレーンに分割されていること
が好ましい。
に、本発明は、複数のバンクに分割されたメモリ部を備
える連想メモリ装置であって、複数の前記バンクは、そ
れぞれ複数のプレーンに分割されており、故障したメモ
リセルがある場合に、この故障したメモリセルがあるバ
ンクのプレーンと、他の全てのバンクの中の前記故障し
たメモリセルがあるバンクのプレーンと同数の任意のプ
レーンを非選択状態とし、前記メモリ部のメモリ容量を
削減する回路を備えることを特徴とする連想メモリ装置
を提供するものである。ここで、複数の前記バンクは、
それぞれ２のべき乗個のプレーンに分割されていること
が好ましい。
【００１９】また、前記メモリ部のメモリ容量を削減す
る回路は、各々の前記バンク内において、前記プレーン
を指定するアドレス信号、および前記メモリ部のメモリ
容量の削減を制御する制御信号に基づいて、いずれかの
前記プレーンを選択するエンコーダと、このエンコーダ
から出力される選択信号に従って、それぞれの前記プレ
ーンから出力されるデータを選択的に出力するセレクタ
と、あらかじめ設定されている優先順位に従って、前記
プレーンから出力される、検索で一致したワードの有無
を表すフラグおよび一致が検出されたワードのメモリア
ドレスを選択的に出力するセレクタとを備えるのが好ま
しい。
る回路は、各々の前記バンク内において、前記プレーン
を指定するアドレス信号、および前記メモリ部のメモリ
容量の削減を制御する制御信号に基づいて、いずれかの
前記プレーンを選択するエンコーダと、このエンコーダ
から出力される選択信号に従って、それぞれの前記プレ
ーンから出力されるデータを選択的に出力するセレクタ
と、あらかじめ設定されている優先順位に従って、前記
プレーンから出力される、検索で一致したワードの有無
を表すフラグおよび一致が検出されたワードのメモリア
ドレスを選択的に出力するセレクタとを備えるのが好ま
しい。
【００２０】また、前記制御信号は、少なくとも前記メ
モリ部のメモリ容量の削減量を指定する第１制御信号、
および、前記故障したメモリセルがあるプレーンを指定
する第２制御信号を含むのが好ましい。また、前記第２
制御信号は、各々の前記バンクで個別に設定され、各々
の前記バンクにおいて、それぞれ異なるプレーンを指定
可能であるのが好ましい。
モリ部のメモリ容量の削減量を指定する第１制御信号、
および、前記故障したメモリセルがあるプレーンを指定
する第２制御信号を含むのが好ましい。また、前記第２
制御信号は、各々の前記バンクで個別に設定され、各々
の前記バンクにおいて、それぞれ異なるプレーンを指定
可能であるのが好ましい。
【００２１】また、前記メモリ部のメモリ容量が削減さ
れた場合に、当該連想メモリ装置の内部で使用される、
前記メモリ部のメモリ容量に対応する所定ビット数のア
ドレス信号と、該連想メモリ装置の外部で使用される、
前記削減されたメモリ容量に対応する所定ビット数のア
ドレス信号との間のアドレス変換を行う回路を備えるの
が好ましい。
れた場合に、当該連想メモリ装置の内部で使用される、
前記メモリ部のメモリ容量に対応する所定ビット数のア
ドレス信号と、該連想メモリ装置の外部で使用される、
前記削減されたメモリ容量に対応する所定ビット数のア
ドレス信号との間のアドレス変換を行う回路を備えるの
が好ましい。
【００２２】また、前記アドレス変換を行う回路は、前
記メモリ部のメモリ容量が２のべき乗分の１に削減され
た場合に、外部から当該連想メモリ装置へ入力される、
前記２のべき乗分の１に削減されたメモリ容量に対応す
る所定ビット数のアドレス信号に対し、前記プレーンを
指定するアドレス信号に対応する所定ビット数のダミー
ビットを所定箇所に挿入して、前記メモリ部のメモリ容
量に対応する所定ビット数のアドレス信号を生成し、前
記メモリ部から該連想メモリ装置の外部へ出力される、
前記メモリ部のメモリ容量に対応する所定ビット数のア
ドレス信号に対し、前記プレーンを指定するアドレス信
号に対応する所定ビット数のダミービットを所定箇所か
ら取り除いて、前記２のべき乗分の１に削減されたメモ
リ容量に対応する所定ビット数のアドレス信号を生成す
るのが好ましい。
記メモリ部のメモリ容量が２のべき乗分の１に削減され
た場合に、外部から当該連想メモリ装置へ入力される、
前記２のべき乗分の１に削減されたメモリ容量に対応す
る所定ビット数のアドレス信号に対し、前記プレーンを
指定するアドレス信号に対応する所定ビット数のダミー
ビットを所定箇所に挿入して、前記メモリ部のメモリ容
量に対応する所定ビット数のアドレス信号を生成し、前
記メモリ部から該連想メモリ装置の外部へ出力される、
前記メモリ部のメモリ容量に対応する所定ビット数のア
ドレス信号に対し、前記プレーンを指定するアドレス信
号に対応する所定ビット数のダミービットを所定箇所か
ら取り除いて、前記２のべき乗分の１に削減されたメモ
リ容量に対応する所定ビット数のアドレス信号を生成す
るのが好ましい。
【００２３】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の連想メモリ装置を詳細に説明
する。
施例に基づいて、本発明の連想メモリ装置を詳細に説明
する。
【００２４】図１は、本発明の連想メモリ装置の一実施
例の構成概略図である。同図に示す連想メモリ（以下、
ＣＡＭという）装置１０は、故障したメモリセル（以
下、ＣＡＭセルという）を含む製品を救済する機能を備
えるものであり、図１１に示す従来のＣＡＭ装置４０に
対して本発明を適用した場合の一例を示すものである。
したがって、以下説明を簡単にするために、同一の構成
要素に同一の符号を付して、その詳細な説明は省略す
る。
例の構成概略図である。同図に示す連想メモリ（以下、
ＣＡＭという）装置１０は、故障したメモリセル（以
下、ＣＡＭセルという）を含む製品を救済する機能を備
えるものであり、図１１に示す従来のＣＡＭ装置４０に
対して本発明を適用した場合の一例を示すものである。
したがって、以下説明を簡単にするために、同一の構成
要素に同一の符号を付して、その詳細な説明は省略す
る。
【００２５】すなわち、図示例のＣＡＭ装置１０は、全
体の動作の制御を司るロジック部１２と、複数のＣＡＭ
セルを含むメモリ部１４とを備えている。
体の動作の制御を司るロジック部１２と、複数のＣＡＭ
セルを含むメモリ部１４とを備えている。
【００２６】ここで、ロジック部１２は、外部からＣＡ
Ｍ装置１０に入力されるアドレス信号およびＣＡＭ装置
１０のメモリ部１４から外部へ出力されるアドレス信号
を保持するアドレスレジスタ１６、このアドレスレジス
タ１６を用いて、ＣＡＭ装置１０の内部で使用されるア
ドレス信号とＣＡＭ装置１０の外部で使用されるアドレ
ス信号との間のアドレス変換を行うアドレス変換回路１
８等を含む。なお、アドレス変換については後述する。
Ｍ装置１０に入力されるアドレス信号およびＣＡＭ装置
１０のメモリ部１４から外部へ出力されるアドレス信号
を保持するアドレスレジスタ１６、このアドレスレジス
タ１６を用いて、ＣＡＭ装置１０の内部で使用されるア
ドレス信号とＣＡＭ装置１０の外部で使用されるアドレ
ス信号との間のアドレス変換を行うアドレス変換回路１
８等を含む。なお、アドレス変換については後述する。
【００２７】このロジック部１２には、図１１に示す従
来のＣＡＭ装置４０と比べて、さらにＣＡＭ装置１０の
外部から信号REDUCTION が入力されている。なお、本実
施例の場合、前述のアドレス変換に伴って、アドレス信
号（入力および出力）のビット数は、信号REDUCTION ＝
‘０’の場合に（Ｋ＋Ｌ）ビットとなり、信号REDUCTIO
N ＝‘１’の場合には（Ｋ＋Ｌ−Ｍ）ビットとなる。こ
こで、Ｍは２＾Ｍが１バンクを構成するプレーン数を表
す指数である。また、ロジック部１２からＣＡＭ装置１
０の外部へ出力される信号は、図１１に示す従来のＣＡ
Ｍ装置４０の場合と全く同じである。
来のＣＡＭ装置４０と比べて、さらにＣＡＭ装置１０の
外部から信号REDUCTION が入力されている。なお、本実
施例の場合、前述のアドレス変換に伴って、アドレス信
号（入力および出力）のビット数は、信号REDUCTION ＝
‘０’の場合に（Ｋ＋Ｌ）ビットとなり、信号REDUCTIO
N ＝‘１’の場合には（Ｋ＋Ｌ−Ｍ）ビットとなる。こ
こで、Ｍは２＾Ｍが１バンクを構成するプレーン数を表
す指数である。また、ロジック部１２からＣＡＭ装置１
０の外部へ出力される信号は、図１１に示す従来のＣＡ
Ｍ装置４０の場合と全く同じである。
【００２８】メモリ部１４は、２＾Ｋ個のバンク２０
（バンク１，２，…，２＾Ｋ）に分割され、それぞれの
バンク２０は、説明の簡略化のため、以後、それぞれ２
つのプレーン２２ａ、２２ｂ（プレーン０，１）に分割
されているものとする。すなわちＭ＝１とする。また、
それぞれのバンク２０は、Ｎビット×２＾ＬワードのＣ
ＡＭセルを備え、それぞれのプレーン０，１は、Ｎビッ
ト×２＾（Ｌ−１）ワードのＣＡＭセルを備えている。
すなわち、メモリ部１４全体でＮビット×２＾（Ｋ＋
Ｌ）ワードのＣＡＭセルを備えている。
（バンク１，２，…，２＾Ｋ）に分割され、それぞれの
バンク２０は、説明の簡略化のため、以後、それぞれ２
つのプレーン２２ａ、２２ｂ（プレーン０，１）に分割
されているものとする。すなわちＭ＝１とする。また、
それぞれのバンク２０は、Ｎビット×２＾ＬワードのＣ
ＡＭセルを備え、それぞれのプレーン０，１は、Ｎビッ
ト×２＾（Ｌ−１）ワードのＣＡＭセルを備えている。
すなわち、メモリ部１４全体でＮビット×２＾（Ｋ＋
Ｌ）ワードのＣＡＭセルを備えている。
【００２９】なお、ロジック部１２からメモリ部１４に
対してはコマンド信号およびクロック信号が入力され、
メモリ部１４からロジック部１２に対してはステータス
信号が入力されている。また、ロジック部１２とメモリ
部１４とは、（Ｋ＋Ｌ）ビットのアドレスバスおよびＮ
ビットのデータバスで相互に接続されている。
対してはコマンド信号およびクロック信号が入力され、
メモリ部１４からロジック部１２に対してはステータス
信号が入力されている。また、ロジック部１２とメモリ
部１４とは、（Ｋ＋Ｌ）ビットのアドレスバスおよびＮ
ビットのデータバスで相互に接続されている。
【００３０】続いて、メモリ部１４の各バンク２０の内
部構成について説明する。
部構成について説明する。
【００３１】図２は、バンクの内部構成を表す一実施例
の概略図である。同図に示すように、それぞれのバンク
２０は、２つのプレーン２２ａ、２２ｂ（プレーン０，
１）の他に、アドレスのエンコーダ２４、データ用のセ
レクタ２６、フラグおよびアドレス用のセレクタ２８、
２つのＡＮＤゲート３０，３２を備えている。
の概略図である。同図に示すように、それぞれのバンク
２０は、２つのプレーン２２ａ、２２ｂ（プレーン０，
１）の他に、アドレスのエンコーダ２４、データ用のセ
レクタ２６、フラグおよびアドレス用のセレクタ２８、
２つのＡＮＤゲート３０，３２を備えている。
【００３２】ここで、エンコーダ２４には、信号ADDRES
S[MSB]、制御信号REDUCTION 、制御信号FAILPLANE が入
力されている。また、エンコーダ２４からは、選択信号
ENABLE0 、ENABLE1 が出力され、それぞれＡＮＤゲート
３０，３２の一方の入力端子に入力されている。なお、
信号REDUCTION は、メモリ部１４のメモリ容量の削減量
を指示する信号であり、信号FAILPLANE は、故障したＣ
ＡＭセルがあるプレーンを指定する信号である。
S[MSB]、制御信号REDUCTION 、制御信号FAILPLANE が入
力されている。また、エンコーダ２４からは、選択信号
ENABLE0 、ENABLE1 が出力され、それぞれＡＮＤゲート
３０，３２の一方の入力端子に入力されている。なお、
信号REDUCTION は、メモリ部１４のメモリ容量の削減量
を指示する信号であり、信号FAILPLANE は、故障したＣ
ＡＭセルがあるプレーンを指定する信号である。
【００３３】ＡＮＤゲート３０，３２の他方の入力端子
には信号COMMAND が共通に入力され、その出力信号は、
それぞれプレーン０，１の入力端子COMMAND に入力され
ている。
には信号COMMAND が共通に入力され、その出力信号は、
それぞれプレーン０，１の入力端子COMMAND に入力され
ている。
【００３４】また、プレーン０，１の入力端子ADDRESS
[MSB-1:0]には信号ADDRESS[MSB-1:0]が共通に入力さ
れ、その入力端子DATAIN[N-1:0] には信号DATAIN[N-1:
0] が共通に入力されている。
[MSB-1:0]には信号ADDRESS[MSB-1:0]が共通に入力さ
れ、その入力端子DATAIN[N-1:0] には信号DATAIN[N-1:
0] が共通に入力されている。
【００３５】データ用のセレクタ２６の入力端子１，０
には、それぞれプレーン０，１の出力端子DATAOUT[N-1:
0]から出力される信号が入力され、その選択入力端子に
は、エンコーダ２４から出力される信号ENABLE0 が入力
され、セレクタ２６からは信号DATAOUT[N-1:0]が出力さ
れている。
には、それぞれプレーン０，１の出力端子DATAOUT[N-1:
0]から出力される信号が入力され、その選択入力端子に
は、エンコーダ２４から出力される信号ENABLE0 が入力
され、セレクタ２６からは信号DATAOUT[N-1:0]が出力さ
れている。
【００３６】また、フラグおよびアドレス用のセレクタ
２８の入力端子には、プレーン０，１の出力端子FLAG0,
FLAG1 から出力される、そのプレーンに検索一致ワード
の有無を示す信号、および出力端子HA0[MSB-1:0],HA1[M
SB-1:0] から出力されるヒットアドレス信号が入力さ
れ、セレクタ２８からは信号FLAG、およびヒットアドレ
ス信号HA[MSB:0] が出力されている。
２８の入力端子には、プレーン０，１の出力端子FLAG0,
FLAG1 から出力される、そのプレーンに検索一致ワード
の有無を示す信号、および出力端子HA0[MSB-1:0],HA1[M
SB-1:0] から出力されるヒットアドレス信号が入力さ
れ、セレクタ２８からは信号FLAG、およびヒットアドレ
ス信号HA[MSB:0] が出力されている。
【００３７】次に、ＣＡＭ装置１０の動作を説明する。
まず、本実施例におけるメモリアドレスの構成について
説明する。
まず、本実施例におけるメモリアドレスの構成について
説明する。
【００３８】図３は、ＣＡＭ装置の内部で用いられるメ
モリアドレスの構成を表す一実施例の概念図である。同
図に示すように、Ｋ＋Ｌビットのメモリアドレスの内、
上位側のＫビット（ADDRESS[K+L-1:L]）はバンク２０の
番号を表し、下位側のＬビット（ADDRESS[L-1:0]）は、
バンク２０内に含まれるワードを指定するアドレスを表
す。また、下位側のＬビットの内の上位Ｍビット（ADDR
ESS[L-1:L-M]）はプレーンの番号を表し、前出のADDRES
S[MSB]は、その最上位ビットである。
モリアドレスの構成を表す一実施例の概念図である。同
図に示すように、Ｋ＋Ｌビットのメモリアドレスの内、
上位側のＫビット（ADDRESS[K+L-1:L]）はバンク２０の
番号を表し、下位側のＬビット（ADDRESS[L-1:0]）は、
バンク２０内に含まれるワードを指定するアドレスを表
す。また、下位側のＬビットの内の上位Ｍビット（ADDR
ESS[L-1:L-M]）はプレーンの番号を表し、前出のADDRES
S[MSB]は、その最上位ビットである。
【００３９】ＣＡＭ装置１０では、故障したＣＡＭセル
が存在しない場合、信号REDUCTIONが‘０’に設定さ
れ、故障したＣＡＭセルが存在する場合、信号REDUCTIO
N は‘１’に設定される。
が存在しない場合、信号REDUCTIONが‘０’に設定さ
れ、故障したＣＡＭセルが存在する場合、信号REDUCTIO
N は‘１’に設定される。
【００４０】以下、Ｍ＝１の場合について説明する。信
号REDUCTION が‘０’に設定された場合、図５の表１に
示すように、エンコーダ２４では、信号FAILPLANE の状
態に関係なく、信号ADDRESS[MSB]が‘０’である場合に
は信号ENABLE0 が‘１’、信号ENABLE1 が‘０’とな
る。すなわち、プレーン０が選択、プレーン１が非選択
とされる。逆に、信号ADDRESS[MSB]が‘１’の場合には
信号ENABLE0 が‘０’、信号ENABLE1 が‘１’となる。
すなわち、プレーン１が選択、プレーン０が非選択とさ
れる。
号REDUCTION が‘０’に設定された場合、図５の表１に
示すように、エンコーダ２４では、信号FAILPLANE の状
態に関係なく、信号ADDRESS[MSB]が‘０’である場合に
は信号ENABLE0 が‘１’、信号ENABLE1 が‘０’とな
る。すなわち、プレーン０が選択、プレーン１が非選択
とされる。逆に、信号ADDRESS[MSB]が‘１’の場合には
信号ENABLE0 が‘０’、信号ENABLE1 が‘１’となる。
すなわち、プレーン１が選択、プレーン０が非選択とさ
れる。
【００４１】信号REDUCTION が‘０’に設定された場
合、すなわち故障したＣＡＭセルがない場合のＣＡＭ装
置１０の書き込み、読み出しおよび一致検索動作は、図
１１に示す従来のＣＡＭ装置４０の場合と全く同じであ
るから、ここではその詳細な説明は省略する。信号REDU
CTION が‘０’の場合、アドレス信号（入力および出
力）は、前述のように（Ｋ＋Ｌ）ビットとなる。なお、
信号FAILPLANE は、‘０’または‘１’のどちらに設定
してもよい。
合、すなわち故障したＣＡＭセルがない場合のＣＡＭ装
置１０の書き込み、読み出しおよび一致検索動作は、図
１１に示す従来のＣＡＭ装置４０の場合と全く同じであ
るから、ここではその詳細な説明は省略する。信号REDU
CTION が‘０’の場合、アドレス信号（入力および出
力）は、前述のように（Ｋ＋Ｌ）ビットとなる。なお、
信号FAILPLANE は、‘０’または‘１’のどちらに設定
してもよい。
【００４２】一方、信号REDUCTION が‘１’に設定され
た場合、エンコーダ２４では、図５の表１に示すよう
に、信号ADDRESS[MSB]の状態に関係なく、信号FAILPLAN
E が‘０’である場合には信号ENABLE0 が‘０’、信号
ENABLE1 が‘１’となる、すなわち、プレーン１が選
択、プレーン０が非選択とされる。逆に、信号FAILPLAN
Eが‘１’である場合には信号ENABLE0 が‘１’、信号E
NABLE1 が‘０’となる。すなわち、プレーン０が選
択、プレーン１が非選択とされる。
た場合、エンコーダ２４では、図５の表１に示すよう
に、信号ADDRESS[MSB]の状態に関係なく、信号FAILPLAN
E が‘０’である場合には信号ENABLE0 が‘０’、信号
ENABLE1 が‘１’となる、すなわち、プレーン１が選
択、プレーン０が非選択とされる。逆に、信号FAILPLAN
Eが‘１’である場合には信号ENABLE0 が‘１’、信号E
NABLE1 が‘０’となる。すなわち、プレーン０が選
択、プレーン１が非選択とされる。
【００４３】言い換えると、本実施例では、信号REDUCT
ION が‘１’の場合には、故障したＣＡＭセルがあり、
従って、メモリ部１４のメモリ容量を２分の１に削減す
ることを意味する。また、信号REDUCTION が‘１’の場
合に、信号FAILPLANE が‘０’であれば、プレーン０に
故障したＣＡＭセルがあることを意味し、逆に、信号FA
ILPLANE が‘１’であれば、プレーン１に故障したＣＡ
Ｍセルがあることを意味する。
ION が‘１’の場合には、故障したＣＡＭセルがあり、
従って、メモリ部１４のメモリ容量を２分の１に削減す
ることを意味する。また、信号REDUCTION が‘１’の場
合に、信号FAILPLANE が‘０’であれば、プレーン０に
故障したＣＡＭセルがあることを意味し、逆に、信号FA
ILPLANE が‘１’であれば、プレーン１に故障したＣＡ
Ｍセルがあることを意味する。
【００４４】本実施例においては、故障したＣＡＭセル
がある場合、全てのバンク２０において、故障したＣＡ
Ｍセルを含むプレーンと同じ番号のプレーンが常に非選
択状態とされる。例えば、図１に示すＣＡＭ装置１０に
おいて、図中一番上にあるバンク１のプレーン０に故障
したＣＡＭセルがある場合、他のバンク２，３，…，２
＾Ｋのプレーン０も全て常に非選択状態とされる。
がある場合、全てのバンク２０において、故障したＣＡ
Ｍセルを含むプレーンと同じ番号のプレーンが常に非選
択状態とされる。例えば、図１に示すＣＡＭ装置１０に
おいて、図中一番上にあるバンク１のプレーン０に故障
したＣＡＭセルがある場合、他のバンク２，３，…，２
＾Ｋのプレーン０も全て常に非選択状態とされる。
【００４５】従って、図４に示すように、有効なアドレ
ス信号（入力および出力）は、信号ADDRESS[MSB]を除く
（Ｋ＋Ｌ−１）ビットとなり、見かけ上のメモリ容量が
半減される。そして、信号REDUCTION が‘０’の場合と
全く同じようにして、選択された方のプレーンに対して
のみ、書き込み、読み出しおよび一致検索動作が行われ
る。
ス信号（入力および出力）は、信号ADDRESS[MSB]を除く
（Ｋ＋Ｌ−１）ビットとなり、見かけ上のメモリ容量が
半減される。そして、信号REDUCTION が‘０’の場合と
全く同じようにして、選択された方のプレーンに対して
のみ、書き込み、読み出しおよび一致検索動作が行われ
る。
【００４６】続いて、データ用のセレクタ２６からは、
信号ENABLE0 が‘１’、すなわちプレーン０が選択され
た場合、その出力信号DATAOUT[N-1:0]として、プレーン
０の出力端子DATAOUT[N-1:0]から出力される信号が選択
的に出力される。逆に、信号ENABLE0 が‘０’すなわち
信号ENABLE1 が‘１’であり、プレーン１が選択された
場合、出力信号DATAOUT[N-1:0]として、プレーン１の出
力端子DATAOUT[N-1:0]から出力される信号が選択的に出
力される。
信号ENABLE0 が‘１’、すなわちプレーン０が選択され
た場合、その出力信号DATAOUT[N-1:0]として、プレーン
０の出力端子DATAOUT[N-1:0]から出力される信号が選択
的に出力される。逆に、信号ENABLE0 が‘０’すなわち
信号ENABLE1 が‘１’であり、プレーン１が選択された
場合、出力信号DATAOUT[N-1:0]として、プレーン１の出
力端子DATAOUT[N-1:0]から出力される信号が選択的に出
力される。
【００４７】フラグおよびアドレス用のセレクタ２８か
らは、あらかじめ決定されている優先順位に従って、検
索結果を表す信号FLAG、および一致が検出されたワード
のメモリアドレス（一致アドレス）を表す信号HA[MSB:
0] が選択的に出力される。例えば、プレーン１よりも
プレーン０の方が優先順位が高い場合、セレクタ２８か
らは、プレーン０の出力端子FLAG0 および出力端子HA0
[MSB-1:0]から出力される信号が順次優先的に出力され
る。
らは、あらかじめ決定されている優先順位に従って、検
索結果を表す信号FLAG、および一致が検出されたワード
のメモリアドレス（一致アドレス）を表す信号HA[MSB:
0] が選択的に出力される。例えば、プレーン１よりも
プレーン０の方が優先順位が高い場合、セレクタ２８か
らは、プレーン０の出力端子FLAG0 および出力端子HA0
[MSB-1:0]から出力される信号が順次優先的に出力され
る。
【００４８】前述のように、プレーン１よりもプレーン
０の方が優先順位が高い場合、例えば図６の表２に示す
ように、プレーン０，１の出力端子FLAG0,FLAG1 から出
力される信号が共に‘０’であれば、すなわちこのバン
ク２０内に、検索データに一致する記憶データが存在し
ない場合には、セレクタ２８から出力される信号FLAGは
‘０’となる。この場合、セレクタ２８から信号HAは出
力されない（ないしは無意味な値が出力され、外部では
使用されない）。
０の方が優先順位が高い場合、例えば図６の表２に示す
ように、プレーン０，１の出力端子FLAG0,FLAG1 から出
力される信号が共に‘０’であれば、すなわちこのバン
ク２０内に、検索データに一致する記憶データが存在し
ない場合には、セレクタ２８から出力される信号FLAGは
‘０’となる。この場合、セレクタ２８から信号HAは出
力されない（ないしは無意味な値が出力され、外部では
使用されない）。
【００４９】また、プレーン０の出力端子FLAG0 から出
力される信号が‘１’であれば、すなわちプレーン０内
に、検索データに一致する記憶データが存在する場合、
プレーン１の出力端子FLAG1 から出力される信号の状態
に関係なく、セレクタ２８からは‘１’が出力される。
また、セレクタ２８からは、信号HA[MSB:0] として、プ
レーン０の出力端子HA0[MSB-1:0]から出力される信号が
出力される。なお、セレクタ２８から出力される信号HA
[MSB] は、プレーン０の出力端子HA0[MSB-1:0]から出力
される信号が選択的に出力されるので‘０’とされる。
力される信号が‘１’であれば、すなわちプレーン０内
に、検索データに一致する記憶データが存在する場合、
プレーン１の出力端子FLAG1 から出力される信号の状態
に関係なく、セレクタ２８からは‘１’が出力される。
また、セレクタ２８からは、信号HA[MSB:0] として、プ
レーン０の出力端子HA0[MSB-1:0]から出力される信号が
出力される。なお、セレクタ２８から出力される信号HA
[MSB] は、プレーン０の出力端子HA0[MSB-1:0]から出力
される信号が選択的に出力されるので‘０’とされる。
【００５０】これに対し、プレーン０の出力端子FLAG0
から出力される信号が‘０’、かつプレーン１の出力端
子FLAG1 から出力される信号が‘１’の場合、すなわち
プレーン０内に、検索データに一致する記憶データが存
在せず、プレーン１内に、検索データに一致する記憶デ
ータが存在する場合、セレクタ２８からは‘１’が出力
される。また、セレクタ２８からは、信号HA[MSB:0] と
して、プレーン１の出力端子HA1[MSB-1:0]から出力され
る信号が出力される。なお、セレクタ２８から出力され
る信号HA[MSB] は、プレーン１の出力端子HA1[MSB-1:0]
から出力される信号が選択的に出力される場合なので
‘１’とされる。
から出力される信号が‘０’、かつプレーン１の出力端
子FLAG1 から出力される信号が‘１’の場合、すなわち
プレーン０内に、検索データに一致する記憶データが存
在せず、プレーン１内に、検索データに一致する記憶デ
ータが存在する場合、セレクタ２８からは‘１’が出力
される。また、セレクタ２８からは、信号HA[MSB:0] と
して、プレーン１の出力端子HA1[MSB-1:0]から出力され
る信号が出力される。なお、セレクタ２８から出力され
る信号HA[MSB] は、プレーン１の出力端子HA1[MSB-1:0]
から出力される信号が選択的に出力される場合なので
‘１’とされる。
【００５１】以上のように、図示例のＣＡＭ装置１０
は、故障したＣＡＭセルがない場合は、本来のＮビット
×２＾（Ｋ＋Ｌ）ワードのＣＡＭセルを備えるＣＡＭ装
置として使用することができると共に、故障したＣＡＭ
セルがある場合には、この故障したＣＡＭセルを含むプ
レーンを常に非選択状態として、Ｎビット×２＾（Ｋ＋
Ｌ−１）ワードのＣＡＭセルを備えるＣＡＭ装置として
使用することができるので、製品の歩留まりを向上させ
ることができる。
は、故障したＣＡＭセルがない場合は、本来のＮビット
×２＾（Ｋ＋Ｌ）ワードのＣＡＭセルを備えるＣＡＭ装
置として使用することができると共に、故障したＣＡＭ
セルがある場合には、この故障したＣＡＭセルを含むプ
レーンを常に非選択状態として、Ｎビット×２＾（Ｋ＋
Ｌ−１）ワードのＣＡＭセルを備えるＣＡＭ装置として
使用することができるので、製品の歩留まりを向上させ
ることができる。
【００５２】次に、アドレス変換について説明する。
【００５３】前述のように、故障したＣＡＭセルがある
場合に、各バンク２０のメモリ容量を半減させた場合
（Ｍ＝１）、メモリアドレスの構成は図４に示す状態と
なる。すなわち、外部からＣＡＭ装置１０に入力される
アドレス信号の内の信号ADDRESS[MSB]に相当するビット
はＣＡＭ装置１０内部では無視され、逆にＣＡＭ装置１
０から外部へ出力されるアドレス信号の信号ADDRESS[MS
B]は、‘０’または‘１’固定とされ、外部では使用さ
れない無意味なものとなる。
場合に、各バンク２０のメモリ容量を半減させた場合
（Ｍ＝１）、メモリアドレスの構成は図４に示す状態と
なる。すなわち、外部からＣＡＭ装置１０に入力される
アドレス信号の内の信号ADDRESS[MSB]に相当するビット
はＣＡＭ装置１０内部では無視され、逆にＣＡＭ装置１
０から外部へ出力されるアドレス信号の信号ADDRESS[MS
B]は、‘０’または‘１’固定とされ、外部では使用さ
れない無意味なものとなる。
【００５４】メモリ容量を削減したＣＡＭ装置１０を製
品として出荷する場合、信号ADDRESS[L-1:L-M]に相当す
る外部ピンを有効（使用する）にすると、使い勝手が悪
いだけでなく、例えば最初からそのメモリ容量のＣＡＭ
装置との外部ピンの互換性の問題も発生する。従って、
信号ADDRESS[L-1:L-M]に相当する外部ピンを無効（使用
しない）とし、ＣＡＭ装置１０の外部から、アドレス信
号があらかじめ（Ｋ＋Ｌ−Ｍ）ビットの信号として扱え
るように、ＣＡＭ装置１０の内部でアドレス変換を行う
のが好ましい。
品として出荷する場合、信号ADDRESS[L-1:L-M]に相当す
る外部ピンを有効（使用する）にすると、使い勝手が悪
いだけでなく、例えば最初からそのメモリ容量のＣＡＭ
装置との外部ピンの互換性の問題も発生する。従って、
信号ADDRESS[L-1:L-M]に相当する外部ピンを無効（使用
しない）とし、ＣＡＭ装置１０の外部から、アドレス信
号があらかじめ（Ｋ＋Ｌ−Ｍ）ビットの信号として扱え
るように、ＣＡＭ装置１０の内部でアドレス変換を行う
のが好ましい。
【００５５】アドレス変換回路１８は、メモリ容量を削
減した場合に、ＣＡＭ装置１０の内部で使用される、メ
モリ部１４の実際のメモリ容量に対応するビット数、本
実施例の場合には、（Ｋ＋Ｌ）ビットのアドレス信号
と、ＣＡＭ装置１０の外部で使用される、見かけ上半分
のメモリ容量に対応するビット数、本実施例の場合に
は、（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号との間のアド
レス変換を行う。
減した場合に、ＣＡＭ装置１０の内部で使用される、メ
モリ部１４の実際のメモリ容量に対応するビット数、本
実施例の場合には、（Ｋ＋Ｌ）ビットのアドレス信号
と、ＣＡＭ装置１０の外部で使用される、見かけ上半分
のメモリ容量に対応するビット数、本実施例の場合に
は、（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号との間のアド
レス変換を行う。
【００５６】以下、アドレス変換の一例を挙げて説明す
る。
る。
【００５７】図７は、アドレス変換回路の動作を表す一
実施例の概念図、図８は、メモリアドレスのシフト動作
を表す一実施例の概念図である。これらの図は、故障し
たＣＡＭセルがある場合に、外部からＣＡＭ装置１０へ
入力される（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号を、Ｃ
ＡＭ装置１０の内部で用いられる（Ｋ＋Ｌ）ビットのア
ドレス信号に変換して、メモリ部１４へ供給する場合の
アドレス変換回路１８の動作を概念的に表したものであ
る。
実施例の概念図、図８は、メモリアドレスのシフト動作
を表す一実施例の概念図である。これらの図は、故障し
たＣＡＭセルがある場合に、外部からＣＡＭ装置１０へ
入力される（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号を、Ｃ
ＡＭ装置１０の内部で用いられる（Ｋ＋Ｌ）ビットのア
ドレス信号に変換して、メモリ部１４へ供給する場合の
アドレス変換回路１８の動作を概念的に表したものであ
る。
【００５８】信号REDUCTION が‘１’である場合、すな
わち故障したＣＡＭセルがある場合、外部から入力され
る（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号はロジック部１
２のアドレスレジスタ１６に保持される。図８に示すよ
うに、アドレスレジスタ１６に保持されたアドレス信号
Ａは、バンク２０を表す上位側のＫビットと、信号ADDR
ESS[L-1:L-M]に相当するビットを除く、バンク２０内の
ワードのメモリアドレスを指定する下位側の（Ｌ−Ｍ）
ビットからなる合計 （Ｋ＋Ｌ−Ｍ）ビットで構成され
る。
わち故障したＣＡＭセルがある場合、外部から入力され
る（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号はロジック部１
２のアドレスレジスタ１６に保持される。図８に示すよ
うに、アドレスレジスタ１６に保持されたアドレス信号
Ａは、バンク２０を表す上位側のＫビットと、信号ADDR
ESS[L-1:L-M]に相当するビットを除く、バンク２０内の
ワードのメモリアドレスを指定する下位側の（Ｌ−Ｍ）
ビットからなる合計 （Ｋ＋Ｌ−Ｍ）ビットで構成され
る。
【００５９】アドレス変換回路１８では、信号REDUCTIO
N が‘１’の場合、アドレスレジスタ１６に保持された
（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号の内、バンクを表
す上位側のＫビットを図中左側、すなわち上位ビット側
へＭビットシフトし、信号ADDRESS[L-1:L-M]に相当する
ビットとしてＭビットのダミービットを挿入する。これ
により、アドレス変換回路１８から出力されるアドレス
信号Ｂは、（Ｋ＋Ｌ）ビットとなり、メモリ部１４は、
この（Ｋ＋Ｌ）ビットのメモリアドレスによって制御さ
れる。
N が‘１’の場合、アドレスレジスタ１６に保持された
（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号の内、バンクを表
す上位側のＫビットを図中左側、すなわち上位ビット側
へＭビットシフトし、信号ADDRESS[L-1:L-M]に相当する
ビットとしてＭビットのダミービットを挿入する。これ
により、アドレス変換回路１８から出力されるアドレス
信号Ｂは、（Ｋ＋Ｌ）ビットとなり、メモリ部１４は、
この（Ｋ＋Ｌ）ビットのメモリアドレスによって制御さ
れる。
【００６０】続いて、図９は、アドレス変換回路の動作
を表す別の実施例の概念図、図１０は、メモリアドレス
のシフト動作を表す別の実施例の概念図である。これら
の図は、故障したＣＡＭセルがある場合に、メモリ部１
４から出力される（Ｋ＋Ｌ）ビットのアドレス信号を、
ＣＡＭ装置１０の外部で用いられる（Ｋ＋Ｌ−Ｍ）ビッ
トのアドレス信号に変換して、ＣＡＭ装置１０から外部
へ出力する場合のアドレス変換回路１８の動作を概念的
に表したものである。
を表す別の実施例の概念図、図１０は、メモリアドレス
のシフト動作を表す別の実施例の概念図である。これら
の図は、故障したＣＡＭセルがある場合に、メモリ部１
４から出力される（Ｋ＋Ｌ）ビットのアドレス信号を、
ＣＡＭ装置１０の外部で用いられる（Ｋ＋Ｌ−Ｍ）ビッ
トのアドレス信号に変換して、ＣＡＭ装置１０から外部
へ出力する場合のアドレス変換回路１８の動作を概念的
に表したものである。
【００６１】メモリ部１４からは、（Ｋ＋Ｌ）ビットの
アドレス信号が出力される。このアドレス信号Ｃは、図
１０に示すように、バンク２０を表す上位側のＫビット
と、バンク２０内のワードのアドレスを指定する下位側
のＬビットからなる合計（Ｋ＋Ｌ）ビットで構成され
る。なお、下位側のＬビットの内、信号ADDRESS[L-1:L-
M]に相当するビットは‘０’または‘１’に固定されて
おり、有効なビットは、この信号ADDRESS[MSB]に相当す
るビットを除く（Ｌ−Ｍ）ビットである。
アドレス信号が出力される。このアドレス信号Ｃは、図
１０に示すように、バンク２０を表す上位側のＫビット
と、バンク２０内のワードのアドレスを指定する下位側
のＬビットからなる合計（Ｋ＋Ｌ）ビットで構成され
る。なお、下位側のＬビットの内、信号ADDRESS[L-1:L-
M]に相当するビットは‘０’または‘１’に固定されて
おり、有効なビットは、この信号ADDRESS[MSB]に相当す
るビットを除く（Ｌ−Ｍ）ビットである。
【００６２】アドレス変換回路１８では、信号REDUCTIO
N が‘１’の場合、メモリ部１４から出力される（Ｋ＋
Ｌ）ビットのアドレス信号Ｃの内、信号ADDRESS[L-1:L-
M]に相当するビットを取り除き、バンク２０を表す上位
側のＫビットを図中右側、すなわち下位ビット側へ１ビ
ットシフトする。これにより、アドレス変換回路１８か
ら出力されるアドレス信号Ｄは、（Ｋ＋Ｌ−Ｍ）ビット
となり、この（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号Ｄは
アドレスレジスタ１６に保持された後、外部へ出力され
る。
N が‘１’の場合、メモリ部１４から出力される（Ｋ＋
Ｌ）ビットのアドレス信号Ｃの内、信号ADDRESS[L-1:L-
M]に相当するビットを取り除き、バンク２０を表す上位
側のＫビットを図中右側、すなわち下位ビット側へ１ビ
ットシフトする。これにより、アドレス変換回路１８か
ら出力されるアドレス信号Ｄは、（Ｋ＋Ｌ−Ｍ）ビット
となり、この（Ｋ＋Ｌ−Ｍ）ビットのアドレス信号Ｄは
アドレスレジスタ１６に保持された後、外部へ出力され
る。
【００６３】一方、信号REDUCTION が‘０’の場合、す
なわち故障したＣＡＭセルがない場合には、外部からＣ
ＡＭ装置１０へ入力されるアドレス信号、ＣＡＭ装置１
０から外部へ出力されるアドレス信号共に、上記シフト
動作は行われない。すなわち、外部からＣＡＭ装置１０
に対して（Ｋ＋Ｌ）ビットのアドレス信号が入力され、
ＣＡＭ装置１０から外部に対しても（Ｋ＋Ｌ）ビットの
アドレス信号が出力される。
なわち故障したＣＡＭセルがない場合には、外部からＣ
ＡＭ装置１０へ入力されるアドレス信号、ＣＡＭ装置１
０から外部へ出力されるアドレス信号共に、上記シフト
動作は行われない。すなわち、外部からＣＡＭ装置１０
に対して（Ｋ＋Ｌ）ビットのアドレス信号が入力され、
ＣＡＭ装置１０から外部に対しても（Ｋ＋Ｌ）ビットの
アドレス信号が出力される。
【００６４】上記のように、アドレス変換を行うことに
より、たとえＣＡＭ装置１０のメモリ容量を半減した
（Ｍ＝１）状態で出荷した製品であっても、外部から
は、最初からメモリ容量が半分のＣＡＭ装置と等価に取
り扱うことができる。
より、たとえＣＡＭ装置１０のメモリ容量を半減した
（Ｍ＝１）状態で出荷した製品であっても、外部から
は、最初からメモリ容量が半分のＣＡＭ装置と等価に取
り扱うことができる。
【００６５】なお、本発明のＣＡＭ装置は、上記実施例
の構成に限定されるものではない。すなわち、本発明の
ＣＡＭ装置は、故障したメモリセルがある場合に、この
故障したメモリセルがあるバンク２０のプレーンと、他
の全てのバンクの任意のプレーンを常に非選択状態と
し、メモリ部１４のメモリ容量を２のべき乗分の１に削
減する回路を備えていればよく、その具体的な回路構成
は何ら限定されない。
の構成に限定されるものではない。すなわち、本発明の
ＣＡＭ装置は、故障したメモリセルがある場合に、この
故障したメモリセルがあるバンク２０のプレーンと、他
の全てのバンクの任意のプレーンを常に非選択状態と
し、メモリ部１４のメモリ容量を２のべき乗分の１に削
減する回路を備えていればよく、その具体的な回路構成
は何ら限定されない。
【００６６】また、メモリ部１４のメモリ容量、すなわ
ちメモリアドレスのビット数やデータのビット数は何ら
限定されない。メモリ部１４は２以上いくつのバンク２
０に分割されていてもよいし、それぞれのバンク２０も
基本的に２以上の、２のべき乗個のいくつのプレーンに
分割されていてもよい。また、バンク２０の内部構成や
アドレス変換回路の具体的な構成も何ら限定されない。
ちメモリアドレスのビット数やデータのビット数は何ら
限定されない。メモリ部１４は２以上いくつのバンク２
０に分割されていてもよいし、それぞれのバンク２０も
基本的に２以上の、２のべき乗個のいくつのプレーンに
分割されていてもよい。また、バンク２０の内部構成や
アドレス変換回路の具体的な構成も何ら限定されない。
【００６７】また、制御信号REDUCTION,FAILPLANE のビ
ット数も限定されず、それぞれのバンク２０に含まれる
プレーンの個数に応じて適宜変更すればよい。例えば、
それぞれのバンク２０を８個のプレーンに分割した場合
（Ｍ＝３）、２ビットの信号REDUCTION を用いて、メモ
リ部１４のメモリ容量を１／２，１／４，１／８という
ように、２のべき乗分の１に削減するよう指示すること
が可能である。また、信号FAILPLANE は、全てのバンク
２０で共通のものを使用してもよいし、あるいは各々の
バンクで個別に設定し、各々のバンク２０において、そ
れぞれ異なるプレーンを指定可能としてもよい。更に２
ビット以上のREDUCTION 信号を用いて、メモリ容量を７
／８，６／８，５／８，…等に設定することも可能であ
る。
ット数も限定されず、それぞれのバンク２０に含まれる
プレーンの個数に応じて適宜変更すればよい。例えば、
それぞれのバンク２０を８個のプレーンに分割した場合
（Ｍ＝３）、２ビットの信号REDUCTION を用いて、メモ
リ部１４のメモリ容量を１／２，１／４，１／８という
ように、２のべき乗分の１に削減するよう指示すること
が可能である。また、信号FAILPLANE は、全てのバンク
２０で共通のものを使用してもよいし、あるいは各々の
バンクで個別に設定し、各々のバンク２０において、そ
れぞれ異なるプレーンを指定可能としてもよい。更に２
ビット以上のREDUCTION 信号を用いて、メモリ容量を７
／８，６／８，５／８，…等に設定することも可能であ
る。
【００６８】また、バンク２０の番号を指定するビット
や、バンク２０内のワードのメモリアドレスを指定する
ビット、プレーンを指定するビット、さらにアドレス変
換時のダミービット等も限定されず、これらのビット
は、アドレス信号の中のどのビットに割り当ててもよ
い。また、本発明を適用するＣＡＭ装置において、冗長
メモリセルを設けておき、故障したＣＡＭセルの代わり
に使用するように構成してもよい。これにより、さらに
製品の歩留まりを向上させることも可能である。
や、バンク２０内のワードのメモリアドレスを指定する
ビット、プレーンを指定するビット、さらにアドレス変
換時のダミービット等も限定されず、これらのビット
は、アドレス信号の中のどのビットに割り当ててもよ
い。また、本発明を適用するＣＡＭ装置において、冗長
メモリセルを設けておき、故障したＣＡＭセルの代わり
に使用するように構成してもよい。これにより、さらに
製品の歩留まりを向上させることも可能である。
【００６９】また、アドレス変換回路１８は、メモリ部
１４のメモリ容量が削減された場合に、ＣＡＭ装置の内
部で使用される、メモリ部１４のメモリ容量に対応する
所定ビット数のアドレス信号と、ＣＡＭ装置の外部で使
用される、削減されたメモリ容量に対応する所定ビット
数のアドレス信号との間のアドレス変換を行うものであ
れば、その具体的な回路構成は何ら限定されない。
１４のメモリ容量が削減された場合に、ＣＡＭ装置の内
部で使用される、メモリ部１４のメモリ容量に対応する
所定ビット数のアドレス信号と、ＣＡＭ装置の外部で使
用される、削減されたメモリ容量に対応する所定ビット
数のアドレス信号との間のアドレス変換を行うものであ
れば、その具体的な回路構成は何ら限定されない。
【００７０】本発明の連想メモリ装置は、基本的に以上
のようなものである。以上、本発明の連想メモリ装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。
のようなものである。以上、本発明の連想メモリ装置に
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。
【００７１】
【発明の効果】以上詳細に説明した様に、本発明の連想
メモリ装置は、複数のバンクに分割されたメモリ部を備
える連想メモリ装置において、それぞれのバンクを複数
のプレーンに分割し、故障したメモリセルがある場合
に、この故障したメモリセルがあるバンクのプレーン
と、他の全てのバンクの任意のプレーンを非選択状態と
し、メモリ部のメモリ容量を削減するようにしたもので
ある。これにより、本発明の連想メモリ装置によれば、
故障したメモリセルが大量にある場合であっても、本来
不良品となる製品を、メモリ容量が削減された製品とし
て救済することができる。
メモリ装置は、複数のバンクに分割されたメモリ部を備
える連想メモリ装置において、それぞれのバンクを複数
のプレーンに分割し、故障したメモリセルがある場合
に、この故障したメモリセルがあるバンクのプレーン
と、他の全てのバンクの任意のプレーンを非選択状態と
し、メモリ部のメモリ容量を削減するようにしたもので
ある。これにより、本発明の連想メモリ装置によれば、
故障したメモリセルが大量にある場合であっても、本来
不良品となる製品を、メモリ容量が削減された製品とし
て救済することができる。
【図１】 本発明の連想メモリ装置の一実施例の構成概
略図である。
略図である。
【図２】 バンクの内部構成を表す一実施例の概略図で
ある。
ある。
【図３】 本発明の連想メモリ装置の内部で用いられる
メモリアドレスの構成を表す一実施例の概念図である。
メモリアドレスの構成を表す一実施例の概念図である。
【図４】 故障がある場合のメモリアドレスの構成を表
す一実施例の概念図である。
す一実施例の概念図である。
【図５】 各信号間の関係を表す一実施例の真理値表で
ある。
ある。
【図６】 各信号間の関係を表す別の実施例の真理値表
である。
である。
【図７】 アドレス変換回路の動作を表す一実施例の概
念図である。
念図である。
【図８】 メモリアドレスのシフト動作を表す一実施例
の概念図である。
の概念図である。
【図９】 アドレス変換回路の動作を表す別の実施例の
概念図である。
概念図である。
【図１０】 メモリアドレスのシフト動作を表す別の実
施例の概念図である。
施例の概念図である。
【図１１】 従来の連想メモリ装置の一例の構成概略図
である。
である。
１０，４０ 連想メモリ装置
１２ ロジック部
１４ メモリ部
１６ アドレスレジスタ
１８ アドレス変換回路
２０ バンク
２２ａ，２２ｂ プレーン
２４ エンコーダ
２６，２８ セレクタ
３０，３２ ＡＮＤゲート
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 津田 智夫
千葉県千葉市美浜区中瀬一丁目三番地 川
崎マイクロエレクトロニクス株式会社幕張
本社内
(72)発明者 小西 正洋
千葉県千葉市美浜区中瀬一丁目三番地 川
崎マイクロエレクトロニクス株式会社幕張
本社内
Claims (7)
- 【請求項１】複数のバンクに分割されたメモリ部を備え
る連想メモリ装置であって、 複数の前記バンクは、それぞれ複数のプレーンに分割さ
れており、 故障したメモリセルがある場合に、この故障したメモリ
セルがあるバンクのプレーンと、他の全てのバンクの中
の前記故障したメモリセルがあるバンクのプレーンと同
数の任意のプレーンを非選択状態とし、前記メモリ部の
メモリ容量を削減する回路を備えることを特徴とする連
想メモリ装置。 - 【請求項２】複数の前記バンクは、それぞれ２のべき乗
個のプレーンに分割されており、 前記メモリ部のメモリ容量を削減する回路は、前記メモ
リ部のメモリ容量を２のべき乗分の１に削減することを
特徴とする請求項１に記載の連想メモリ装置。 - 【請求項３】前記メモリ部のメモリ容量を削減する回路
は、各々の前記バンク内において、前記プレーンを指定
するアドレス信号、および前記メモリ部のメモリ容量の
削減を制御する制御信号に基づいて、いずれかの前記プ
レーンを選択するエンコーダと、このエンコーダから出
力される選択信号に従って、それぞれの前記プレーンか
ら出力されるデータを選択的に出力するセレクタと、あ
らかじめ設定されている優先順位に従って、前記プレー
ンから出力される、検索で一致したワードの有無を表す
フラグおよび一致が検出されたワードのメモリアドレス
を選択的に出力するセレクタとを備える請求項１または
２に記載の連想メモリ装置。 - 【請求項４】前記制御信号は、少なくとも前記メモリ部
のメモリ容量の削減量を指定する第１制御信号、およ
び、前記故障したメモリセルがあるプレーンを指定する
第２制御信号を含む請求項３に記載の連想メモリ装置。 - 【請求項５】前記第２制御信号は、各々の前記バンクで
個別に設定され、各々の前記バンクにおいて、それぞれ
異なるプレーンを指定可能である請求項４に記載の連想
メモリ装置。 - 【請求項６】前記メモリ部のメモリ容量が削減された場
合に、当該連想メモリ装置の内部で使用される、前記メ
モリ部のメモリ容量に対応する所定ビット数のアドレス
信号と、該連想メモリ装置の外部で使用される、前記削
減されたメモリ容量に対応する所定ビット数のアドレス
信号との間のアドレス変換を行う回路を備える請求項１
〜５のいずれかに記載の連想メモリ装置。 - 【請求項７】前記アドレス変換を行う回路は、前記メモ
リ部のメモリ容量が２のべき乗分の１に削減された場合
に、外部から当該連想メモリ装置へ入力される、前記２
のべき乗分の１に削減されたメモリ容量に対応する所定
ビット数のアドレス信号に対し、前記プレーンを指定す
るアドレス信号に対応する所定ビット数のダミービット
を所定箇所に挿入して、前記メモリ部のメモリ容量に対
応する所定ビット数のアドレス信号を生成し、 前記メモリ部から該連想メモリ装置の外部へ出力され
る、前記メモリ部のメモリ容量に対応する所定ビット数
のアドレス信号に対し、前記プレーンを指定するアドレ
ス信号に対応する所定ビット数のダミービットを所定箇
所から取り除いて、前記２のべき乗分の１に削減された
メモリ容量に対応する所定ビット数のアドレス信号を生
成する請求項６に記載の連想メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132422A JP4004847B2 (ja) | 2002-05-08 | 2002-05-08 | 連想メモリ装置 |
| US10/431,387 US6839257B2 (en) | 2002-05-08 | 2003-05-08 | Content addressable memory device capable of reducing memory capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132422A JP4004847B2 (ja) | 2002-05-08 | 2002-05-08 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003331584A true JP2003331584A (ja) | 2003-11-21 |
| JP4004847B2 JP4004847B2 (ja) | 2007-11-07 |
Family
ID=29696029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002132422A Expired - Fee Related JP4004847B2 (ja) | 2002-05-08 | 2002-05-08 | 連想メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP4004847B2 (ja) |
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| US20040168022A1 (en) * | 2002-09-26 | 2004-08-26 | Xiaohua Huang | Pipeline scalable architecture for high density and high speed content addressable memory (CAM) |
| US7065694B2 (en) * | 2003-09-25 | 2006-06-20 | International Business Machines Corporation | Adaptive runtime repairable entry register file |
| JP4284200B2 (ja) * | 2004-01-28 | 2009-06-24 | 株式会社東芝 | 不揮発性半導体記憶システム |
| KR100610006B1 (ko) * | 2004-05-04 | 2006-08-08 | 삼성전자주식회사 | 호스트 시스템의 다중동작 지원에 적합한 메모리 구조를갖는 반도체 메모리 장치 |
| JP2006120241A (ja) * | 2004-10-21 | 2006-05-11 | Toshiba Corp | 半導体装置 |
| US7280054B2 (en) * | 2004-12-02 | 2007-10-09 | Nokia Corporation | Integrated circuit interface that encodes information using at least one input signal sampled at two consecutive edge transitions of a clock signal |
| JP5106151B2 (ja) * | 2008-01-28 | 2012-12-26 | 株式会社東芝 | 積層型スタックｎａｎｄメモリ及び半導体装置 |
| CN113544784B (zh) * | 2021-06-04 | 2023-10-31 | 长江存储科技有限责任公司 | 用于三维nand存储器的固件修复 |
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| KR100399435B1 (ko) * | 2001-02-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치와 그의 리페어 해석 방법 |
| JP2002260389A (ja) * | 2001-03-01 | 2002-09-13 | Kawasaki Microelectronics Kk | 連想メモリ |
| US6597595B1 (en) * | 2001-08-03 | 2003-07-22 | Netlogic Microsystems, Inc. | Content addressable memory with error detection signaling |
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2002
- 2002-05-08 JP JP2002132422A patent/JP4004847B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-08 US US10/431,387 patent/US6839257B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| JP4004847B2 (ja) | 2007-11-07 |
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