KR0151255B1 - 어드레스 변환회로 - Google Patents

어드레스 변환회로

Info

Publication number
KR0151255B1
KR0151255B1 KR1019950020362A KR19950020362A KR0151255B1 KR 0151255 B1 KR0151255 B1 KR 0151255B1 KR 1019950020362 A KR1019950020362 A KR 1019950020362A KR 19950020362 A KR19950020362 A KR 19950020362A KR 0151255 B1 KR0151255 B1 KR 0151255B1
Authority
KR
South Korea
Prior art keywords
signal
address
gate
output
bit
Prior art date
Application number
KR1019950020362A
Other languages
English (en)
Other versions
KR970007646A (ko
Inventor
김호현
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950020362A priority Critical patent/KR0151255B1/ko
Publication of KR970007646A publication Critical patent/KR970007646A/ko
Application granted granted Critical
Publication of KR0151255B1 publication Critical patent/KR0151255B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 발명은 어드레스 변환회로에 관한 것으로, 디스플레이(Display) 메모리 디코드(Decode) 회로에서 인접 어드레스를 쉽게 디코드할 수 있으며 하드웨어의 크기를 종래보다 감소시키는데 적당한 어드레스 변환회로를 제공하기 위한 것이다.
이를 위한 본 발명의 어드레스 변환회로는 입력되는 서브신호와 에드신호를 논리 연산하여 출력하는 오아게이트와, 상기 오아게이트의 출력신호와 입력되는 단위 비트의 어드레스신호를 논리 연산하여 입력된 단위비트의 변환된 어드레스 신호를 출력하는 익스클루시브 오아게이트와, 상기 서브신호를 반전시키는 인터버와, 상기 입력되는 단위비트의 어드레스 신호와 상기 인터버의 출력신호를 논리 연산하여 다음 단위비트의 어드레스 변환 블록의 서브(sub)신호로 출력하는 노아게이트와, 상기 단위 비트의 어드레스 신호와 에드신호를 논리 연산하여 다음 단위비트의 어드레스 변환블럭의 에드(ADD)신호를 출력하는 앤드게이트를 구비한 1비트단위의 어드레스변환블럭이 어드레스의 비트수만큼 병렬로 연결되어 구성됨을 특징으로 한다.

Description

어드레스(Address)변환회로
제1도는 종래의 어드레스 변환회로를 나타낸 회로도.
제2도는 본 발명의 어드레스(Address) 변환회로를 나타낸 회로도.
제3도는 제2도의 1비트 어드레스 변환회로에 따른 진리표.
* 도면의 주요부분에 대한 부호의 설명
11 : 1비트 어드레스 변환회로 12 : 익스클루시브 오아게이트
13 : 오아게이트 14: 인버터
15: 노아게이트 16 : 앤드게이트
본 발명은 어드레스 변환회로에 관한 것으로, 특히 디스플레이(Display) 회로의 메모리 억세스(Memory access)에 적당하도록 한 어드레스 변환회로에 관한 것이다.
일반적으로 제1도는 디스플레이(Display) 메모리 억세스(Memor Access)회로에 많이 사용되는 디코드(Decode)회로이다.
이하, 첨부 도면을 참조하여 종래의 어드레스 변환회로에 대해 설명하면 다음과 같다.
제1도는 종래의 인접 어드레스 디코드회로를 나타낸 회로도이다.
먼저, 제1도와 같이 입력 어드레스신호(Ai)를 디코딩된 신호로 출력하는 디코드회로와, 상기 디코딩된 신호중 선택된 출력신호를 그대로 출력시키기 위한 오리지널(ORG)신호부와, 상기 선택된 출력신호에 1이 더해진 출력신호를 얻기 위한 에드(ADD)신호부와 상기 선택된 출력신호에 1이 감해진 출력을 얻기위한 서브(sub)신호부와 상기 각각의 오리지널(ORG), 서브(Sub), 에드(ADD)신호와 선택된 신호와의 조합으로 이루어지는 앤드게이트부와 상기 앤드게이트부로 부터의 연산결과를 입력으로 하는 노아(NOR)게이트와 상기 노아(NOR)게이트의 출력을 반전시키는 인버터로 구성된다.
이와같이 구성된 종래의 어드레스(Address)변환회로의 동작설명은 다음과 같다.
디코드(Decode)회로에 n비트의 입력 어드레스신호가 인가되면 디코드(Decode)회로는 2n개의 출력선을 가지며, 이중 입력 어드레스신호에 해당하는 출력선(AMi)만이 하이(High)가 되고, 나머지는 로우(Low)상태가 된다.
이때 해당되는 출력선이 그대로 출력되기 위해서는 오리지널(ORG)신호가 하이(High)가 되어 결국 5번 게이트만이 하이(High)가 되므로 제1도의 4, 5, 6번 앤드게이트의 논리연산에 의한 출력이 노아(NOR)게이트(22)의 입력으로 연결되고 상기 노아(NOR)게이트의 출력이 인버터(inverter)회로를 통과하면 디코딩된 입력 어드레스의 신호(ADi)가 그대로 출력된다.
이때 디코딩된 출력 가운데 해당되는 출력선(AMi)이 하이(High)일 때, 서브(Sub)신호가 하이(High)가 되면 제1도의 3번 앤드게이트만이 하이(High)가 되고, 나머지 앤드게이트는 로우(Low)가 되어 상기 1,2,3, 앤드게이트의 논리연산에 의한 출력이 노아(NOR)게이트(21)의 입력으로 연결되고 상기 노아(NOR)게이트의 출력이 인버터(inverter)를 통과하면 디코딩(Decodeing)된 입력 어드레스(Address)신호에 1이 감해진 신호(ADi-1)가 출력된다.
상기와 동일한 방법으로 디코딩(Decodeing)된 출력신호중 해당되는 출력선(AMi)이 하이(High)이고 에드(ADD)신호부에 하이(High)가 인가되면 제1도의 7번 앤드게이트만이 하이(High)가 되고, 나머지 앤드게이트는 로우(Low)상태가 되며, 7, 8, 9번의 앤드게이트의 논리연산에 의한 출력신호가 노아(NOR)게이트(23)의 입력으로 연결되고 상기 노아(NOR)게이트의 출력이 인버터(inverter)회로를 통과하면 디코딩(Decoding)된 입력어드레스(Address)신호에 1을 더한 신호(ADi-1)가 출력된다.
그러나, 상기와 같은 종래의 어드레스(Address) 변환회로는 디스플레이(Display) 메모리 억세스(Access)시 입력 어드레스 신호의 비트(bit)수가 많아질수록 상기 앤드(AND)게이트, 노아(NOR)게이트 쌍들이 급격하게 많아지게 되어 회로가 커지게 되고 인접 어드레스를 디코드하는데 문제점이 있었다.
본 발명은 종래의 어드레스 변환장치의 문제점을 해결하기 위해 안출한 것으로, 디스플레이 메모리 디코드(Display Memory Decoder)회로에서 인접 어드레스를 쉽게 디코드(Decode)할 수 있으며 하드웨어의 크기를 감소시키는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 어드레스 변환회로는 입력되는 서브(Sub)신호와 에드(ADD)신호를 논리 연산하여 출력하는 오아(OR)게이트와 상기 오아(OR)게이트의 출력신호와 입력되는 단위비트의 어드레스신호를 논리 연산하여 입력된 단위비트의 변환된 어드레스 신호를 출력하는 익스클루시브 오아(XOR)게이트와, 상기 서브신호를 반전시키는 인버터와, 상기 입력되는 단위비트의 어드레스 신호와 반전된 상기 인버터의 출력신호를 논리 연산하여 다음 단위비트의 어드레스 변환블럭의 서브(sub)신호로 출력하는 노아(NOR)게이트와 상기 단위 비트의 어드레스신호와 에드(ADD)신호를 논리 연산하여 다음 단위비트의 어드레스 변환 블록의 에드(ADD)입력신호를 출력하는 앤드(AND)게이트를 구비한 1비트(bit)단위의 어드레스 변환블럭이 어드레스의 비트수만큼 병렬로 연결되어 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 어드레스 변환회로를 상세히 설명하면 다음과 같다.
제2도는 본 발명의 어드레스 변환회로를 나타낸 회로도이고 제3도는 제2도의 1비트(bit) 어드레스 변환회로에 대한 진리표를 나타내었다.
먼저 제2도와 같이 최하위비트의 어드레스신호(Aψ)가 하이(High)일 때 서브(Sub)신호가 하이(High)이면 상기 서브(Sub)신호(High)와 에드(ADD)신호(Low)의 논리 연산에 의한 출력(High)이 익스클루시브 오아(XOR)게이트의 한측 입력으로 인가되고, 상기 최하위 비트의 어드레스 신호(Aψ: high)가 익스클루시브 오아(XOR)게이트의 다른 한측 입력으로 인가되어 논리연산에 의해 최하위 비트의 변환된 어드레스 신호(ATo)를 결정한다.
이어서, 상기 서브(Sub) 신호(High)가 인버터를 통해 반전된 출력신호(Low)와 최하위비트의 어드레스 신호(Aψ)를 논리 연산하는 의한 노아(NOR)게이트의 출력신호(Low)가 다음 상위비트의 어드레스 변환블럭의 바로우 입력(Bi : Borrow Input)으로 연결된다.
또한 상기 에드(ADD)신호(Low)와 최하위비트의 어드레스신호(Aψ)를 논리 연산하는 앤드(AND)게이트의 출력신호(Low)는 다음 상위 비트의 어드레스 변환블럭의 캐리입력(Carry Input)으로 연결된다.
상기와 같은 방법으로 다음 상위비트의 어드레스 변환블럭의 변환된 어드레스신호(AT1) 및 캐리출력(CO : Carry Out)과 바로우 출력(BO : Borrow Out)을 순차적으로 결정하여 최종적으로 입력 어드레스 신호에 1을 감한 값이 출력된다.
상기와 동일한 방법으로 입력 어드레스신호에 1을 더한 신호를 출력할 수 있으며 또한 입력어드레스 신호가 그대로 출력되게 할 수 있다.
이상 상술한 바와같이 본 발명의 어드레스 변환회로는 디스플레이(Display) 메모리 디코드(Decode)회로등에서 인접 어드레스를 쉽게 디코드(Decode)할 수 있으며, 하드웨어의 크기를 종래보다 1/3정도 줄일 수 있는 효과가 있다.

Claims (1)

  1. 입력되는 서브신호와 에드신호를 논리 연산하여 출력하는 오아게이트와, 상기 오아게이트의 출력신호와 입력되는 단위 비트의 어드레스신호를 논리 연산하여 입력된 단위비트의 변환된 어드레스 신호를 출력하는 익스클루시브 오아게이트와, 상기 서브신호를 반전시키는 인버터와, 상기 입력되는 단위비트의 어드레스 신호와 상기 인버터의 출력신호를 논리 연산하여 다음 단위비트의 어드레스 변환블럭의 서브(Sub)신호를 출력하는 노아게이트와, 상기 단위 비트의 어드레스신호와 에드신호를 논리 연산하여 다음 단위비트의 어드레스 변환블럭의 에드(ADD)신호를 출력하는 앤드게이트를 구비한 1비트단위의 어드레스변환블럭이 어드레스의 비트수만큼 병렬로 연결되어 구성됨을 특징으로 하는 어드레스 변환회로.
KR1019950020362A 1995-07-11 1995-07-11 어드레스 변환회로 KR0151255B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950020362A KR0151255B1 (ko) 1995-07-11 1995-07-11 어드레스 변환회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950020362A KR0151255B1 (ko) 1995-07-11 1995-07-11 어드레스 변환회로

Publications (2)

Publication Number Publication Date
KR970007646A KR970007646A (ko) 1997-02-21
KR0151255B1 true KR0151255B1 (ko) 1998-10-15

Family

ID=19420332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950020362A KR0151255B1 (ko) 1995-07-11 1995-07-11 어드레스 변환회로

Country Status (1)

Country Link
KR (1) KR0151255B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472178B1 (ko) * 1997-03-06 2005-06-27 삼성전자주식회사 메모리의어드레스와데이터단자를랜덤하게연결가능한컴퓨터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472178B1 (ko) * 1997-03-06 2005-06-27 삼성전자주식회사 메모리의어드레스와데이터단자를랜덤하게연결가능한컴퓨터

Also Published As

Publication number Publication date
KR970007646A (ko) 1997-02-21

Similar Documents

Publication Publication Date Title
KR100263672B1 (ko) 가변적인 페이지 크기를 지원하는 어드레스 변환장치
US4733348A (en) Virtual-memory multiprocessor system for parallel purge operation
US4763295A (en) Carry circuit suitable for a high-speed arithmetic operation
KR970016931A (ko) 고속 이상 또는 등가 비교 회로
KR0161868B1 (ko) 메모리 주소제어회로
KR0151255B1 (ko) 어드레스 변환회로
US5376915A (en) Absolute value comparing apparatus for comparing absolute values of data at high speed
EP0661820B1 (en) Parallel-to-serial data conversion circuit
US5668525A (en) Comparator circuit using two bit to four bit encoder
US6272065B1 (en) Address generating and decoding circuit for use in burst-type random access memory device having a double data rate, and an address generating method thereof
US6341327B1 (en) Content addressable memory addressable by redundant form input
US5515506A (en) Encoding and decoding of dual-ported RAM parity using one shared parity tree and within one clock cycle
KR0170722B1 (ko) 고속 배럴쉬프터
US5777906A (en) Left shift overflow detection
KR100301653B1 (ko) 고속 엠티 플래그 발생기
US6211802B1 (en) Semiconductor integrated circuit for performing data transfer
JPH09204293A (ja) 並列データ伝送方式及び過半数判定回路
US6161164A (en) Content addressable memory accessed by the sum of two operands
US5608741A (en) Fast parity generator using complement pass-transistor logic
KR100486255B1 (ko) 데이터 검출회로 및 데이터 검출 방법
KR940004265Y1 (ko) 비데오 메모리의 쓰기 모드 제어 회로
KR100203742B1 (ko) 멀티플렉스를 이용한 가산기
KR0186166B1 (ko) 씨디-롬 드라이버의 에러 검출장치
KR100321735B1 (ko) 고주파 특성을 개선한 어드레스 카운터
JP3425875B2 (ja) 比較回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050524

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee