KR970000883B1 - 이중 워드라인 구조인 반도체 메모리 디바이스 - Google Patents

이중 워드라인 구조인 반도체 메모리 디바이스 Download PDF

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Abstract

내용 없음.

Description

이중 워드라인 구조인 반도체 메모리 디바이스
제1도는 본 발명의 실시예에 따른 메모리 디바이스를 예시한 블럭도.
제2도는 제1도에 도시된 보조-워드 구동기를 예시한 회로도.
제3도는 제1도에 도시된 워드 구동 디코더를 예시한 회로도.
제4도는 제1도에 도시된 블럭 디코더(block decoder)를 예시한 회로도.
제5도는 제1도에 도시된 보조-워드 구동 디코더를 예시한 회로도.
제6도는 본 발명에 다른 실시예에 따른 메모리 디비아스를 예시한 블럭도.
[발명의 배경]
본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 주 워드라인 및 보조(sub) 워드라인을 포함한 이중 워드라인 구조의 개선된 동적 랜덤 엑세스 메모리 디바이스에 관한 것이다.
본 기술분야에서 공지된 바와 같이, 반도체 메모리 디바이스는 다수의 워드라인을 가지고 있으며, 이들 워드라인중 하나가 선택되어 활성 레벨로 활성화 된다. 메모리 용량의 증가에 따라 워드라인 각각은 불가피하게 비교적 큰 표유저항(stray resistance)을 갖게 되었다.
따라서 워드라인의 저항을 감소시키기 위해서는 워드라인을 금속으로 제조할 필요가 있다.
또한 메모리 용량의 증가로 인하여 워드라인의 피치(pitch)가 감소된다. 이것은 금속 배선을 위한 피치가 상당히 작게 되어 메모리 용량의 증가가 제한된다는 것을 의미한다.
환언하면, 64-Mb 또는 256-Mb와 같은 대메모리 용량을 갖는 메모리 디바이스를 종래의 워드라인 구조로 구성하는 것은 곤란하다.
따라서, 1992 SYMPOSIUM ON VLSI CIRCUITS, Digest of Techinical papers, pp, 112-113의 A Boosted Dual Word-line Dewding Scheme for 256 Mb DRAMs에서는 이중 워드라인 구조를 갖는 메모리 디바이스를 제안하였다. 이 메모리 디바이스는 금속으로 각각 제조한 다수의 주 디바이스과 폴리실리콘으로 각각 제조되어 주 워드라인에 접속되어 있는 메모리 트랜지스터의 게이트로서 작용하는 다수의 보조 워드라인을 갖고 있다. 주 워드라인중 하나가 선택되어 행 어드레스(row address) 신호의 일부에 응답하여 행 디코더(row decoder)에 의해 구동된다. 보조 워드라인 각각은 보조 워드라인 구동기중 관련 구동기의 출력노드에 연결되며, 보조 워드라인 구동기 각각은 또한 관련 주 워드라인에 연결된 입력노드와 전력노드를 갖고 있다. 동일 열에 배열되어 있는 보조 워드라인 구동기는 관련하는 워드 구동 리코더와 공통으로 전력노드에 연결되어 있다. 상기 워드 구동 리코더 각각은 행 어드레스 신호의 다른 부분에 응답하여 보조 워드라인 구동기중 관련하는 구동기의 전력노드에 활성전압을 출력공급한다. 따라서, 보조 워드라인 구동기는 관련하는 보조 워드라인을 관련하는 주 워드라인의 선택 레벨과, 관련하는 워드라인 구동기로부터의 활성 전압에 응답하여 활성 레벨로 구동시킨다.
이와같이 구성하면, 주 워드라인으로서 금속 배선을 위한 피치가 넓어져 각 메모리 셀 사이즈는 소형으로 되고 인접하는 대다수의 메모리 셀을 주 워드라인 사이에 형성할 수 있다. 따라서, 64-Mb 또는 256-Mb등의 대 메모리 용량을 갖는 메모리 디바이스를 칩면적을 증가시키지 않고 구성할 수 있다.
그러나, 상기와 같은 메모리 디바이스에서는 동일열에 배열되어 있는 보조 워드라인 구동기가 관련하는 워드 구동 디코더에 공통으로 연결되어 있다. 즉, 각 워드 구동 리코더는 상당히 큰 표유용량(stray capacitance)을 갖게 되어 데이타 판독 및 기록 사이클마다 이와같이 큰 표유용량을 충전 및 방전을 시켜야 한다. 따라서 전력소모가 커지고 동작속도가 저하된다.
[발명의 목적]
그러므로 본 발명의 목적은 이중 워드라인 구조를 갖는 개선된 메모리 디바이스를 제공하는데 있다.
본 발명의 다른 목적은 전력소모가 적고 고속으로 동작하는 이중 워드라인 구조의 동적 메모리 디바이스를 제공하는데 있다.
본 발명에 따른 반도체 메모리 디바이스는 다수의 메모리 어레이 블럭을 구비하고 있으며, 이들 메모리 어레이 블럭 각각은 적어도 하나의 주 워드라인과 ; 다수의 보조 워드라인과 ; 주 워드라인에 연결되어 있는 입력노드와 보조 워드라인을 관련하는 라인에 연결되어 있는 출력노드와 전력노드를 각각 갖고 있으며 관련하는 보조 워드라인을 전력노드에 공급되는 전력 전압으로 구동시키기 위해 주 워드라인의 활성 레벨에 응답하는 다수의 보조 워드라인 구동기와 ; 활성화될 때 전력 전압을 보조 워드라인 구동기의 전력노드에 공급하는 디코딩 유닛을 포함하고 있으며, 메모리 어레이 블럭중 한 블럭내의 디코딩 유닛은 어드레스 정보에 응답하여 활성화되어진다.
그러한 구조로, 전원 공급라인에 공통으로 연결된 보조-워드(sub-word) 구동기의 수는 감소되어, 충전 및 붕전전류가 작게 된다. 그리하여 전원 소비가 감소된다.
본 발명의 상기 목적과 다른 목적, 이점 및 특징이 첨부된 도면을 참조하여 다음과 기술된 상세한 설명으로부터 분명해진다.
[바람직한 실시예의 상세한 설명]
제1도에 대해, 본 발명의 실시예에 따른 반도체 메모리 디바이스는 DRAM으로 이루어지고 다수의 메모리 어레이 블럭 1-1 내지 1-j를 포함한다. 메모리 어레이 블럭의 각각이 다른 것과 같이 동일한 구조를 가지므로, 오직 메모리 어레이 블럭 1-1을 도면에 도시하고 이것은 하기에 상세히 기술된다.
메모리 어레이 블럭(1)은 행 디코더(10)에 차례로 연결된 다수의 행으로 배열된 다수의 메인-워드라인 MWL-1 내지 MWL-n을 포함한다. 이 디코더(10)는 일부의 행 어드레스 신호 정보 AD I에 응답하여 활성 하이레벨로 메인-워드라인중 하나(MWL)를 선택하고 구동한다. 인접한 두개의 주 워드라인 MWL 사이에는 두개 행과 M열로 배치된 보조-워드 구동기(SWD)(20)가 제공된다. 보조-워드 구동기(20) 각각은 메인-워드라인 MWL중 연관된 하나에 연결된 입력노드(IN), 연관된 보조 워드라인 SWL에 연결된 출력노드(ON)와 파워노드(PN)를 갖는다.
제2도에 대해, 보조-워드 구동기(SWD ; 20)는 입력노드(IN)에 연결된 입력을 갖는 인버터(21)와 이 인버터(21)의 출력에 연결된 게이트를 갖는 P-채널 및 N-채널 MOS 트랜지스터(22,23)을 포함한다. 트랜지스터(22,23)는 파워노드(PN)와 접지단자(GND) 사이에 직렬로 연결되고 보조-워드라인(SWL)에 차례로 연결된 출력노드(ON)로서 연결점이 나온다. 필요하다면, 보조-워드 구동기(SWD) 각각은 상기에 언급된 참조문헌과 같은 동일한 구조를 가질 수도 있다.
제1도로 돌아가서, 메모리 어레이 블럭(1)은 또한 보조-워드라인(SWL)과 교차하는 다수의 비트라인쌍(BL과 BL)을 포함한다.
한개의 트랜지스터와 한개의 콘덴서로 이루어지는 다수의 메모리 셀(MC)은 보조-워드라인과 비트라인쌍의 교차점들의 각각에 위치한다. 각각의 비트 라인쌍은 공지된 방식대로 센스증폭기(SA ; 30)중 연관된 것에 연결된다.
메모리 어레이 블럭은 또한 보조-워드 구동기(SWD) 어레이의 각 열에 상응하여 제공된 다수의 워드 구동 디코더(WDD)(50)를 포함한다. 워드 구동 디코더(50) 각각은 연관된 동일한 열로 정렬된 보조-워드 구동기중 홀수되는 것의 파워노드(PN)에 공통으로 연결된 제1파워 출력노드(P01)와, 짝수되는 것의 파워노드(PN)에 공통으로 연결된 제2파워 출력노드(P02)를 갖는다. 워드 구동 디코더(50)는 또한 제1, 제2, 제3 어드레스 입력노드(AI1,AI2,AI3)를 갖는다.
제3도에 대해, 워드 구동 디코더(WDD)(50)의 각각은 두개의 NAND 게이트(51,511), 두개의 인버터(52,51), 여섯개의 D-채널 MOS 트랜지스터(54-56,541-561)과 여섯개의 N-채널 MOS 트랜지스터(57-59,571-591)를 포함하고 이것은 도시된 바와 같이 연결된다. 그러므로, 어드레스 입력노드 AI1이 활성 하이레벨을 취하고 어드레스 입력노드 AI2(또는 AI3)가 활성 하이레벨을 취할 때, 출력노드 P01(또는 P02)는 트랜지스터(56 ; 561)에 인가되는 전압 V와 거의 동일한 전위레벨을 취한다. 비활성 로우레벨을 취하는 어드레스 입력노드 AI1의 경우에 있어서, 한편으로는, 출력노드 P01 및 P02 모두는 남아있는 어드레스 입력노드 AI2 및 AI3의 내용에 상관없이 접지레벨을 취한다.
다시, 제1도를 보면, 메모리 어레이 블럭(1)은 워드 구동 디코더(50)의 제1어드레스 입력노드 AI1에 공통으로 접속된 어드레스 출력노드 A01을 가지는 블럭 디코더(BD ; 40)를 더 포함한다. 블럭 디코더(40)는 어드레스 정보 ADⅡ의 또다른 부분에 응답하여 그 출력노드 A01을 활성 하이레벨로 변경한다.
구성되어 있는 메모리 어레이 블럭 1-i 내지 1-j 각각에 부가하여, 제1도에 도시된 메모리 디바이스는 메모리 어레이 블럭(1) 각각에 있는 워드 구동 디코더(50)중 관련된 디코더에 상응하게 제공된 다수의 보조-워드 구동기 디코더(SDD)를 더 포함한다. 보조-워드 구동 디코더(60) 각각은 제1 및 제2어드레스 출력노드 A02 및 A03을 포함하며, 이들은 관련된 워드 구동 디코더(50)의 어드레스 입력노드 AI1 및 AI2 각각에 차례로 연결된다. 보조-워드 구동 디코더(50)는 여전히 어드레스 정보 ADⅢ의 또다른 부분에 응답하여, 그 출력노드 A02 및 A03의 한 노드를 변경한다.
제4도를 보면, 블럭 디코더(40)는 도시된 바와 같이 연결된 인버터(42) 및 NAND 게이트(41)를 포함한다. 따라서, 모든 어드레스 입력은 하이레벨을 취하고, 출력노드 A02는 활성 하이레벨을 취한다.
제5도를 참조하면, 보조-워드 구동 디코더(60) 각각은 NAND 게이트(61 및 63) 및 두개의 인버터(62 및 64)를 포함하며, 어드레스 출력 A02 및 A03을 발생한다.
동작시, 각 메모리 어레이 블럭(1)의 열 디코더(10)는 일련의 열 어드레스 신호(도시되지 않음)로부터 유도되는 어드레스 정보 ADⅠ에 응답하여 메인-워드라인 MWD중 한 라인을 선택하여 구동시킨다. 또한, 어드레스 정보 ADⅡ 및 ADⅢ가 열 어드레스 신호 셋으로부터 유도된다. 어드레스 정보 ADⅡ는 각 메모리 어레이 블럭(1)의 블럭 디코더(40)에 공급되며, 단지 하나의 블럭 디코더(40)만이 그 출력노드 A01을 활성 하이레벨로 변화시킨다. 이에 반해, 모든 보조-워드 구동 디코더(60)는 그 출력노드 A02 및 A03을 어드레스 정보 ADⅢ에 따라 활성 하이레벨로 변경한다.
메모리 어레이 블럭(1-1)의 블럭 디코더(40)가 출력노드 A01에서 활성 하이레벨을 출력하고, 보조-워드 구동 디코더(60) 각각이 그 출력노드 A02에서 활성 하이레벨을 출력한다고 가정하면, 트랜지스터(56 및 591)(제3도)는 턴-온되고, 트랜지스터(59 및 561)은 턴-오프된다. 따라서, 메모리 어레이 블럭(1-1)의 워드 구동 디코더(50) 각각은 전원 출력노드 P01 및 전원 입력노드 PN간의 다른 라인을 전원전압 V로 유도하여 충전하고, 전원 출력노드 P02 및 전원 입력노드 PN간의 다른 라인을 접지레벨로 유도하여 방전한다.
대응하는 워드 구동 디코더(50)에 공통으로 접속되는 보조-워드 구동기(sub-word drivers, 20)의 수가 제한되어 전원출력 및 입력노드 P0 및 PN 사이의 각 라인상에 표유용량이 작게 형성되기 때문에, 충전 및 방전 전류가 비교적 작게 되어 전력소비가 적다. 전원라인을 충전 및 방전하는데 필요한 시간도 작기 때문에 고속으로 동작을 수행한다.
주-워드라인(MWL-1)이 선택된다고 또한 가정하면, 제1행에 배열된 보조-워드 구동기는 대응하는 보조-워드라인(SWL)을 전원전압 V로 구동한다. 그러므로, 선택된 보조-워드라인(SWL)에 접속된 메모리 셀은 데이타 판독 동작 또는 데이타 기록 동작의 영향을 받는다.
그러므로, 상기 실시예에 따른 메모리 디바이스는 많은 메모리 용량을 가지며 낮은 전원 소비로 고속으로 동작한다.
제6도를 참고하면, 본 발명의 다른 실시예가 도시되어 있으며 이 실시예에서 제1도에 도시된 구성과 동일한 구성은 동일한 참조부호로 표시하여 부가적인 설명은 생략한다. 상기 실시예에 있어서, 각 메모리 어레이 블럭 1-1 내지 1-j는 제1도의 블럭 디코더(40) 대신에 블럭 및 보조-워드 구동 디코더(BSDD)를 포함한다. 제1도의 보조-워드 구동 디코더(60)는 또한 본 실시예에서 생략된다.
바꿔 말하면, 블럭 및 보조-워드 구동 디코더(700)는 블록 디코더 및 보조-워드 구동 디코더의 두가지 기능을 갖고 있다. 이 목적을 위해, 어드레스 정보 ADⅡ 및 ADⅢ를 포함한 어드레스 정보가 디코더(700)에 공급된다. 상기 실시예에 있어서, 필요한 칩 영역은 디코더(60)의 부재로 더욱 감소된다.
본 발명은 이전의 실시예에 제한되는 것이 아니라 본 발명의 사상 및 범주속에서 수정 및 변경이 가능하다.
예를들면, 인접한 두개의 워드라인 사이에 제공되어 동일한 열로 배치되는 보조-워드라인의 수는 4 이상으로 증가될 수 있다.
모든 주-워드라인은 상기 워드 구동 디코더 및 블럭 디코더(블럭 및 보조-워드 구동 디코더)를 시험할 수 있다.

Claims (6)

  1. 다수의 메모리 어레이 블럭을 구비하며, 상기 어레이 블럭 각각은 적어도 하나의 주-워드라인 ; 다수의 보조 워드라인 ; 상기 주 워드라인에 각각 접속된 입력노드, 상기 보조 워드라인들중 관련 보조 워드라인에 접속된 출력노드, 고정 전압을 제공하는 기준 노드, 및 가변 전압을 제공하는 전원 노드를 포함하는 다수의 보조 워드 구동기로서, 이 보조 워드 구동기 각각은, 상기 주 워드라인의 활성 레벨에 응답하여 상기 가변 전압으로 상기 관련 보조 워드라인을 구동시키도록 상기 출력노드와 상기 전원노드 사이에 전기적 경로를 형성하며 또한 상기 주 워드라인의 비활성 레벨에 응답하여 상기 고정 전압으로 상기 관련 보조 워드 라인을 구동시키도록 상기 출력노드와 상기 전원노드 사이에 전기적 경로를 형성하는, 상기 다수의 보조 워드 구동기 ; 및 활성화 될때 상기 보조 워드 구동기 각각의 전원 노드에 고정 전압을 상기 가변 전압으로서 공급하며 비활성화 될때 상기 보조 워드 구동기 각각의 전원 노드에 전원 전압을 상기 가변 전압으로서 공급하는 디코더 유닛을 포함하며, 상기 관련 보조 워드라인은 상기 전원 전압으로 구동됨으로써 선택상태로 되고 또한 상기 고정 전압으로 구동됨으로써 비선택 상태로 되며, 상기 메모리 어레이 블록중 한 블록에 있는 상기 디코더 유닛은 어드레스 정보에 응답해서 활성화 되도록 제어되며 상기 메모리 어레이 블록중 나머지 블록 각각에 있는 디코더 유닛은 어드레스 정보에 응답해서 비활성화 되도록 제어되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 디코딩 유닛은 다수의 워드 구동기 디코더를 구비하며, 상기 다수의 보조 워드 구동기 각각은, 상기 보조 워드 구동기중 관련 구동기의 전원 노드에 접속된 출력노드 ; 인에이블 노드 ; 및 상기 워드 구동기 디코더의 인에이블 노드에 공통 접속된 블럭 디코더를 구비하며, 상기 블럭 디코더는 상기 어드레스 정보에 응답하여 상기 워드 구동 디코더 각각을 활성화시키는 선택 레벨을 출력하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 보조 워드 구동기는 다수의 행 및 다수의 열로 배열되며, 상기 디코딩 유닛은 다수의 워드 구동 디코더와 블럭 디코드를 구비하며, 상기 구동 디코더 각각은, 상기 열에 배열되어 있는 보조 워드 구동기중에서 선택된 노드 및 노드들의 전원 노드에 공통으로 접속된 제1출력노드 ; 상기 열에 배열된 서브 워드 구동기중 나머지 노드 및 노드들의 전원 노드에 공통으로 접속된 제2출력 노드 ; 및 상기 블럭 디코더에 공통으로 접속된 입력노드를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 보조 워드 구동기 각각은 상기 전원노드와 상기 출력노드 사이에 접속된 제1트랜지스터 ; 상기 출력노드와 상기 기준노드 사이에 접속된 제2트랜지스터 ; 및 상기 주 워드라인의 상기 활성 레벨에 응답해서 상기 제1 및 제2트랜지스터를 각각 전도 및 비전도 상태로 만들며, 상기 주 워드라인의 상기 비활성 레벨에 응답해서 상기 제1 및 제2트랜지스터를 각각 비전도 및 전도상태로 만드는 논리회로를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 메모리 셀 블록 각각은 다수의 메모리 셀을 포함하며 이 메모리 셀 각각은 하나의 트랜지스터와 하나의 캐패시터로 이루어진 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 다수의 메모리 어레이 블럭을 구비하며, 상기 어레이 블럭 각각은 적어도 하나의 주-워드라인 ; 다수의 보조 워드라인 ; 상기 주 워드라인에 각각 접속된 입력노드, 상기 보조 워드라인들중 관련 보조 워드라인에 접속된 출력노드, 고정 전압을 제공하는 기준노드, 및 가변 전압을 제공하는 전원 노드를 포함하는 다수의 보조 워드 구동기로서, 이 보조 워드 구동기 각각은, 상기 주 워드라인의 활성 레벨에 응답하여 상기 가변 전압으로 상기 관련 보조 워드라인을 구동시키도록 상기 출력노드와 상기 전원노드 사이에 전기적 경로를 형성하며 또한 상기 주 워드라인의 비활성 레벨에 응답하여 상기 고정 전압으로 상기 관련 보조 워드 라인을 구동시키도록 상기 출력노드와 상기 전원노드 사이에 전기적 경로를 형성하는, 상기 다수의 보조 워드 구동기 ; 및 활성화 될때 상기 보조 워드 구동기 각각의 전원노드에 전원전압을 공급하는 디코더 유닛을 포함하며, 상기 메모리 어레이 블록중 한 블록에 있는 상기 디코더 유닛은 어드레스 정보에 응답해서 활성화 되도록 제어되며 상기 메모리 어레이 블록중 나머지 블록 각각에 있는 디코더 유닛은 어드레스 정보에 응답해서 비활성화 되도록 제어되는 것을 특징으로 하는 반도체 메모리 디바이스.
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