KR0143237B1 - 국부 전치디코더를 사용하여 글로벌 구동/부트 신호를 디코딩하는 장치 및 이의 구동 방법 - Google Patents

국부 전치디코더를 사용하여 글로벌 구동/부트 신호를 디코딩하는 장치 및 이의 구동 방법

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KR0143237B1
KR0143237B1 KR1019890015607A KR890015607A KR0143237B1 KR 0143237 B1 KR0143237 B1 KR 0143237B1 KR 1019890015607 A KR1019890015607 A KR 1019890015607A KR 890015607 A KR890015607 A KR 890015607A KR 0143237 B1 KR0143237 B1 KR 0143237B1
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브이. 커쉬 3세 데이비드
디. 차일더스 짐미에.
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용 없음

Description

국부 전치 디코더를 사용하여 전역 구동/부트 신호를 디코당하기 위한 장치 및 이의 구동 방법
제1도는 본 발명에 따른 4 메가 비트 DRMA 설계를 도시한 부분적인 구조의 평면 레이아웃.
제2도는 제1도에 도시된 DRAM의 작은 부분의 간단한 구조의 전기적 레이아웃.
제3도는 본 발명에 따른 단일 전치 디코더의 상세한 전기적 구조도.
제4도는 본 발명에 따른 단일 디코더의 상세한 전기적 구조도.
*도면의 주요 부분에 대한 부호의 설명
10 : 메모리 칩 12 : 셀 어레이 영역
14, 16 : 단부 주변 영역 18 : 행 펙터 신호 발생기(RF)
20 : 구동/부트 신호 발생기(RLXH) 22 : 구동/부트 신호 라인
24 : 행 팩터 신호 라인 26, 26a, 26b : 셀 어레이
30 : 수직 공간 32 : 행 디코더 섹션
36 : 행 디코더 38a, 38b : 워드 라인
40 : 전치 디코더 44 : 전치 디코더 라인
76,88,90,92,94,152,154 : 인버터
본 발명은 일반적으로 동적 랜덤 억세스 메모리(dynamic random access memory)에 관한 것으로, 특히 국부 전치 디코더(predecoder)를 사용하여 미리 선택된 행 라인 (row line) 상으로 구동 (drive) 신호를 디코딩(decoding) 시키기 위한 방법 및 장치에 관한 것이다.
동적 랜덤 억세스 메모리(DRAM)의 실무자는 항상 빠른 타이밍 (ever-quicker timing) 항상 적은 전력(ever-smaller power) 사양을 요구한다. 이 사양에 접하기 위해, 설계자는 보다 빠르고 이와 동시에 보다 적은 전력을 사용하는 DRAM 저장 셀로부터 판독하고 이 셀에 기입하도록 DRAM을 설계하여야 한다. 이것은 판독 주기의 프리차지(prechargr) 부분 중에 Vdd에 DRAM 워드(word) 라인들을 구동시키고 이 주기의 활성 재저장(restore) 부분 중에 상기 Vdd의 라인들을 부트 (boot)시키기 위한 개량된 방법을 요구한다, 이 기능은 활성 주기 길이의 상당한 부분이다.
선택된 행 라인은 칩의 주변 영역 내에 통상적으로 배치된 구동/부트 신호 발생기로부터 전송된 구동/부트 신호를 사용하여 판독기능을 위해 구동되고, 활설 재저장 디코딩 위해 부트된다. 구동/부트 발생기로부터 활성 워드 라인까지 이 구동/부트 신호의 디코딩 경로(path) 상에 배치시키는 중요성이 증가하였다. 이 디코딩 경로가 너무 저항성이거나 용량성이면, 워드 라인의 구동 및 부팅은 상당히 저속으로된다. 부수적으로, 구동/부트 신호 경로가 상당히 용량성이면, 장치는 상당히 많은 전력을 사용한다.
본 구동/부트 신호 디코딩 시스템의 단점을 설명하기 위해, 2개의 예가 기술된다. 종래의 64K 및 256K DRAM 쌍의 설계에서는, 1개의 구동/부트 발생기가 제공된다. 그것의 출력은 통과 (pass) 게이트를 사용하여 2개의 분리 전역(global) 신호 라인(즉, 전체 어레이 위에 연장된 신호 라인)으로 분할된다. 그러므로, 분할 라인들 중 1개의 라인만이 소정의 주기 내에서 활성화되도록 요구된다. 다음, 각각의 분할 라인은 적절한 워드 라인을 구동하고 부트시키기 위해 DRAM 내의 모든 워드 라인 구동기 또는 디코더의 1/2에 접속한다. 행 디코더는 어드레싱(addressing) 신호에 의해 선택된다. 그러므로, 소정 주기에서, 1개의 마스터(master) 구동/부트 신호는 2개의 여분의 디코딩 통과 게이트의 기생 캐패시턴스(parasitic capacitance) 외에도 칩에 접속된 전체 칩 상의 모든 워드 라인 구동기의 1/2의 기생 캐패시턴스가 관찰(see)된다. 상당히 많은 양이 발생되는 캐패시턴스 이외에도 구동/부트 신호는 1개의 통과 게이트의 저항 및 각각의 디코드 된 워드 라인에 이르도록 1개의 워드 라인 구동기를 통해 이동되도록 요구된다.
256K 및 1M CMOS DRAM 내에 사용된 다른 종래의 설계에 따라, 4개의 구동/부트 발생기에는 4개의 분리 전역 구동/부트 신호 라인이 제공된다. 이 신호 라인들 중 1개의 라인만이 소정 주기 동안 활성화된다. 각각의 구동/부트 신호 라인은 칩상의 모든 워드 라인 구동기의 1/4에 직접 접속된다. 본 방법에 따라 사용되는 4개의 발생기는 1개의 큰 신호 발생기보다 넓은 공간을 요구한다. 또한, 4개의 구동/부트 신호 라인 각각은 전체 칩의 워드 라인 구동기 기생 개패시턴스의 1/4로 과중하게 로드 (load)된다. 또한 각각의 구동/부트 신호는 각각의 워드 라인에 도달하도록 1개의 워드 라인 구동기의 저항을 통해 이동되어야 한다.
상기 종래의 구동/부트 신호 디코딩 해법은 구동/부트 신호가 바람직하지 않게 많은 양의 기생 캐패시턴스가 관찰되어서 주기 시간을 느리게 하는 것이 요구된다. 이 캐패시턴스를 최소화시키는 중요성은 4M DRAM에 대해 요구되는 바와 같이 증가하는 주기 속도, 보다 적은 전압차 및 보다 큰 어레이 크기로 증가된다. 그러므로, 기생 캐패시턴스 특성을 향상시키는 구동/부트 신호 디코딩 구조가 필요하다.
본 발명의 한 특징은 다수의 이러한 행 라인을 갖고 있는 집적회로 어레이내의 메모리 셀의 최소한 1개의 행과 관련된 행 라인을 구동하기 위한 디코딩 회로를 포함한다. 집적회로의 어레이 영역은 행 라인을 포함하는 반면에 집적회로의 주변영역은 그 안에 형성된 구동 신호 발생기를 갖고 있다. 다수의 전치 디코더는 어레이 영역 내에 형성되고 구동 신호를 수신하기 위해 구동 신호 라인에 의해 구동 신호 발생기에 결합된다. 선정된 다수의 디코더는 또한 각각의 전치 디코더를 위해 어레이 영역 내에 형성된다. 전치 디코더들 중 최소한 1개의 어드레스된 전치 디코더의 다수의 출력들 중 1개의 출력은 디코더 디코드된 구동 신호를 다수의 디코더 각각에 전송시키도록 동작할 수 있다, 디코더들 중 어드레스된 1개의 디코더는 디코드된 구동신호를 디코더에 결합된 다수의 워드 라인들 중 최소한 1개의 워드 라인에 전송하도록 차례로 동작할 수 있다.
양호한 실시예에서, 칩의 주변 영역 또한 어드레싱 신호 발생기를 그 안에 형성한다. 어드레싱 신호는 어드레싱 신호 발생기로부터 각각의 전치 디코더 및 각각의 디코더에 전송된다. 전치 디코더들 중 어드레스된 1개의 전치 디코더만이 각각의 다수의 디코더 상으로 구동 신호를 통과시키고, 디코더들 중 어드레스된 1개의 디코더만이 1개 이상의워드 라인 상으로 전치 디코더 구동 신호를 통과시킨다. 특히 양호한 실시예에서, 어드레싱 신호 발생기는 이 어드레싱 신호 발생기에 의해 수신된 어드레스에 따라 각각의 행 팩터(factor) 신호 라인 상에 다수의 행 팩터 신호를 출력한다. 행 팩터 신호의 제1 셋트(set)는 다수의 전치 디코더 출력 라인이 구동/부트 신호를 전송하는 것을 결정한다. 행 팩의 신호의 제2 셋트는 전치 디코더가 이 전치 디코더 출력라인에 구동/부트 신호를 전달하도록 동작되는 것을 선택한다. 또한 행 팩터 신호의 다른 셋트는 전치 디코더 출력 라인상의 구동/부트 신호를 수신하고 선택된 워드 라인에 구동/부트 신호를 전송하기 위해 최소한 1개의 디코더를 선택한다.
본 발명의 다른 특징에서, 미리 선택된 행 라인상으로 주 구동 신호를 디코드시키기 위해 사용되는 장치는 또한 동일한 행 라인에 부팅 신호를 디코드한다.
본 발명의 주요 장점은 주 구동/부트 신호에 의해 관찰되는 행 라인 디코더의 수를 감소시키는 것이다. 본 발명에 따른 4M DRAN 설계에서, 여분의 128개 전치 디코딩 통과 게이트의 개패시턴스 이외에도 전체 칩 워드 라인 구동기의 4/128의 기생 캐패시턴스만이 주 구동/부트 신호에 의해 관찰된다. 그러나 여분의 128개 디코더 통과 게이트 각각은 기존의 256K 및 1M CMOS 방법을 사용하는 경우의 상승 시간(rise time)과 거의 동일한 워드 라인의 상승 시간을 형성하기 위해 각각의 워드 라인 구동기보다 약 4배가 크다. 그러므로, 소정 주기에서, 본 발명에 따른 구동/부트 라인상의기생 캐패시턴스가 전체 칩의 워드 라인 구동기 기생 캐패시턴스의 겨우 1/10과 동등하다는 것이 산정된다. 이것은 워드 라인을 보다 빨리 구동시키는 동시에 구동시에 보다 적은 전력을 사용하게 한다.
본 발명의 다른 특징 및 장점은 첨부된 도면을 참조하여 다음 상세한 설명에 의해 알 수 있다.
먼저 제1도를 참조하면, 동적 랜덤 억세스 메모리(DRAM) 칩의 레이아웃이 참조부호 (10)으로 도시되어 있다. 도시된 특정 레이아웃은 4 메가 비트 DRAM에 대한 것이다, 칩(10)은 셀 어레이(cell array; 12) 영역 및 셀 어레이 영역(12)에 인접한 1쌍의 단부 주변 영역(14 및 16)을 포함하고 있다.
도시된 실시예에서, 행 팩터 신호 발생기(18, RF) 및 구동/부트 신호 발생기(20, RLXH)은 주변 영역(14) 내에 형성되어 있다. 신호 발생기(18 및 20)의 크기 및 위치만 개략적으로 도시되어 있다. 구동/부트 신호 발생기(20)은 어레이 영역(12)의 중간에서 하향하는 구동/부트 신호 발생기 라인(22)에 접속된 출력을 갖고 있다. 행 팩터 신호 발생기(18)은 또한 구동/부트 신호 라인(22)에 거의 평행하도록 어레이 영역(12)의 중간에서 하향하는 다수의 행 팩터 신호 라인(24) [개략적으로 도시됨; 한 실제 실시예에 12개의 이러한 라인(24)가 있음]를 갖고 있다.
어레이 영역(12)는 행(row) 및 열(column)로 배열된 다수의 DRAM 메모리 셀 어레이(26)을 포함하고 있다. 도시된 실시예에서, 16개의 행 및 2개의 열로 배열된 32개의 어레이(26)이 있는데, 각각의 어레이는 128K 메모리 셀을 갖고 있다. 제1의 5개의 행 및 최종 4개의 행만이 도시되었고 구성에 있어서 유산한 나머지 7개의 중간 행이 점선으로 된(dashed) 연속 라인으로 표시된다. 어레이(26)은 다수의 감지 증폭기들(sense amplifier; 28) 중 각각의 증폭기에 의해 수직 또는 열 방향으로, 그리고 참조부호 (30)으로 표시되는 수직 공간에 의한 행 또는 수평방향으로 서로 격설되어 있다.
수직 공간(30)은 다수의 행 디코더 섹션(32)에 의해 부분적으로 점유된다. 어레이(26), 감지 증폭기(28) 및 행 디코더 섹션(32)의 레이아웃은 후술되는 전치 디코더 및 행 용장(redundancy) 디코더를 레이아웃시키기 위해 사용되는 다수의 홀(hall)(34)를 남겨둔다. 구동/부트 신호 라인(22) 및 행 팩터 신호 라인(24)는 양호하게도 수직 공간(30)내의 칩의 세로로 하향 루트(route)된다.
이제 제2도를 참조하면, 제1도에 도시된 레이아웃의 상세도가 도시되어 있다. 셀 어레인(26), 감지 증폭기(28), 디코더 섹션(32) 및 후술하는 전치 디코더와 행 용장 디코더를 레이아웃시키는데 제공된 영역은 점섬으로 표시된다. 행 디코더 색션(32)는 양호하게도 서로 맞닿아 있는(back-to-back) 쌍으로 레이아웃되고 우측 열 내의 1개의 셀 어레이 (26a)로 부터 좌측 열 내의 대향 셀 어레이(26b)까지의 수직 공간(30) 양단으로 연장한다. 도시된 실시예에, 각각의 행 디코더섹션(32) 내의 32개의 행 디코더가 있는데, (36)으로 표시된 1개의 이러한 행 디코더는 점선으로 된 봉입(enclosure)으로 둘러싸여 있다. 각각의 행 디코더(36)은 8개의 워드 라인들 중 2개의 워드 라인 상으로 구동/부트 신호 라인을 디코드 시키도록 동작할 수 있는데, 워드 라인들 중 4개의 워드 라인은 셀 어레이(26a)내에 배치돠고, 다른 4개의 행 라인은 셀 어레이(26b)내에 배치된다. 이 워드 라인들 중 2개의 워드 라인은 참조 부호(38a, 38b)로 도시되어 있다.
전치 디코더(40)은 양호하게도 각각의 디코더 섹션(32)에 인접되도록 레이아웃된다. 전치 디코더(40)은 홀(34)에 의해 제공되는 최소한의 소정 공간을 사용하도록 레이아웃된다. 각각의 디코더 섹션(32)는 또한 각각의 전치 디코더(40)에 인접한 영역내에 양호하게 배치된 행 용장 디코더(42)로 제공된다.
구동/부트 신호(RLXH) 발생기 라인(22)는 저항을 최소화시키기 위해 제2 금속 내의 비교적 넓은 도체띠(conductor strap)로 구성되어 있고 수직 공간(30)의 중간을 양호하게 하향한다. 라인(22)는 라인(22) 상의 접점(connection dot)으로 개략적으로 도시된 바와 같이 칩의 세로로 각가의 행 용장 디코더(42) 및 각각의 전치 디코더(40)에 접속되어 있다.
행 펙터(RF) 신호 라인(24)는 RLXH 신호 라인(22)와 일반적으로 평행하게 루트된다. 20개의 행 펙터 신호 라인들(24) 각각은 각각의 행 용장 디코더(42)에 접속되어 있으나 행 팩터 신호 라인들(24) 중 선택된 라인만이 전치 디코더(40) 및 디코더(36) 중 소정의 것에 접속된다. 행 팩터 신호 라인(24)는 특히 제3도 및 제4도와 관련하여 기술된 디코딩 구조에 따른 특정 전치 디코더(40) 또는 특정 디코더(36)에 접속되어 있다.
다수의 전치 디코더 라인(44)는 전치 디코더(40)내에 배향되고 행 팩터 신호 라인(24)와 일반적으로 평행하게 배치된다. 전치 디코더 라인들(44)는 양호하게도 이들이 행 팩터 라인(24)와 평행한 경우에는 제2 금속 내에, 그리고 이들이 행펙터 라인(24)와 수직인 경우에는(이 구조도에 도시되지 않음) 제1 금속 내에 형성된다. 각각의 전치 디코더 라인(44)는 각각의 디코더 섹션(32) 내의 각각의 디코더(36)과 교차하며 접속되어 있다. 도시된 실시예에서, 4개의 전치 디코더 출력 라인(44) 및 RDD0, RDD1, RDD2 및 RDD3(제3도에 도시됨)이라 불리는 출력라인에 전송되는 신호가 있다.
도시된 실시예에서, 각각의 행 용장 디코더(42)는 4개의 용장 행 라인들(46)중 선택된 2개의 라인 상으로 구동.부트 신호를 디코드 시키도록 동작할 수 있다.필요한 경우 4개의 용장 행 라인(46)이 두 쌍의 규정(regular) 행 라인(38)로 교체되도록 제공된다.
이제 제3도를 참조하면, 전치 디코더들(40) 중 1개의 전치 디코더의 상세한 전기적 구조도가 도시되어 있다. 다수의 선택된 행 팩터 라인(24)는 전치 디코더 회로(40)에 입력으로서 접속되어 있고, 이들의 동일성(indentity)은 선정된 디코딩 구조에 따라 변한다. 행 팩터 라인(RF0~RF3)이 4개의 NAND 게이트(50~56)의 각각의 입력에 접속되어 있다. 행 팩터 신호 라인(RF0~RF3)은 칩상의 각각의 전치 디코더 회로(40)에 접속되어 있다. 한편, 3개의 다른 행 팩터 신호 입력 라인(RFI, RFJ 및 RFK)의 동일성은 그들이 접속되는 특정 전치 디코더 회로(40)에 따라 변한다. 다음 표는 특정 전치 디코더(40)의 기수(cardinal number)에 따라 (RFI, RFJ 및 RFK)의 동일성을 제공한다.
Figure kpo00001
그러므로, 7개의 행 팩터 신호 라인은 각각의 전치 디코더(40)의 입력에 접속하나, 나머지 13개의 라인은 접속되지 않는다.
전치 디코더 신호 출력 프리차지 신호(RDPC)는 P-채널 트랜지스터(60)의 게이트(58)에 접속된다. 트랜지스터 (60)의 전류 경로는 노드(62)에 전압 공급원(V)를 선택적으로 접속한다. 다른 P-채널 트랜지스터(64)의 전류 경로도 또한 노드(62)에 V를 접속시키기 위해 동작할 수 있다.
N-채널 트랜지스터(66)의 드레인은 노드(62)에 접속되고, 소스는 다른 N-채널 트랜지스터 (68)의 드레인에 접속되어 있다. N-채널 트랜지스터 (68)의 소스는 노드(70)에 접속되어 있고, 차례로 2개의 N-채널 트랜지스터(72 및 74)의 드레인에 접속되어 있다.
N-채널 트랜지스터(72 및 74)의 소스는 접지(ground) 또는 V에 접속되어 있다. 행 팩터 신호 라인(RFK)는 트랜지스터(68)의 게이트에 접속되어 있다. 트랜지스터 (72)의 게이트는 신호 라인(RFI)에 접속되어 있고 트랜지스터(74)의 게이트는 신호 라인(RFJ)에 접속되어 있다. 트랜지스터(66)의 게이트는 행 용장 엔에이블 신호 라인(
Figure kpo00002
)에 접속되어 있다.
노드(62)는 인버터(76)에 입력으로서 작용한다. 인버터(76)의 출력은 노드(78)에 접속되어 있고, 차례로 P-채널 트랜지스터(64)의 게이트에 복귀(back) 접속되어 있다, 노드(78)은 또한 NAND 게이트(50~56)의 제2 입력에 접속되어 있다.
NAND 게이트(50~56)의 출력은 각각의노드(80, 82, 84 및 86)에 접속되어 있다. 각각의 노드(80~86)은 각각의 인버터(88~94)의 입력에 접속되어 있다. 각각의 인버터(88~94)의 출력은 각각의대형 통과 게이트 트랜지스터(96~102)의 소스에 접속되어 있다. 각각의 통과 게이트 트랜지스터(96~102)는 Vdd에 접속된 트랜지스터의 게이트를 갖고 있다.
각가의 통과 게이트 트랜지스터(96, 98, 100 및 102)의 소스는 각가의 N-채널 트랜지스터(104, 106, 108 또는 110)의 게이트에 접속되어 있다. 각각의 트랜지스터 (104~110)의 소스는 구동/부트 신호 라인(22; RLXH)에 접속되어 있다. 트랜지스터(104~110)의 드레인은 각각의 노드(112, 114, 116 및 118)에 접속되어 있다. 각각의 노드(112~118)은 각각의 접지 트랜지스터(120, 122, 124 또는 126)의 소스에 접속되어 있다. 접지 트랜지스터 (120~126)의 드레인은 접지 또는 Vss에 접속되어 있다. 각각의 트랜지스터 (120~126)의 게이트는 각각의 라인(128~134)에 의해 각각의 노드(80~86)에 복귀 접속되어 있다. 각각의 노드(112~118)은 각각의 전치 디코더 출력 라인(RDD0~RDD3)에 접속되어 있다.
다음으로 제4도를 참조하면, 1개의 디코더 회로(36)의 상세한 구조도가 도시 되어 있다. 디코더 회로(36)은 제4도의 중앙에 엔에이블링 트랜지스터(142, 144 및 146)의 각각의 게이트 상에 나타나는 3개의 행 팩터 신호의 하이 (high) 상태로 엔에이블된다. 트랜지스터(142)의 게이트에 접속된 RF 라인(24)는 (RF4 내지 RF7) 중 하나로 선택된다. 이와 마찬가지로, 트랜지스터(144)의 게이트에 접속된 RF 신호 라인은 RF8 내지 RF11로부터 선택되고 트랜지스터(146)의 게이트에 접속된 행 팩터 신호 라인(24)는 RF12 내지 RF15로부터 선택된다. 특정 디코더 회로(36)에 접속된 이 라인들에 관한 선택은 디코더 섹션(32; 제2도) 내의 특정 디코더 회로(36)의 동일성에 따라 변한다. 이런 방법으로, 소정 디코더 섹션(32)내의 32개의 디코더들로부터 1개의 디코더가 선택될 수 있다.
행 디코더 프리차지 신호 라인(RDPC)는 P-채널 트랜지스터(148)의 게이트에 접속되어 있다, 트랜지스터 (148)의 전류 경로는 전원 Vdd를 노드(15)에 접속시킨다. 노드(150)은 좌우측 인버터(152 및 154)의 입력에 접속된다. 인버터(154)의 출력은 노드(156)에 접속되어 있고, 차례로 P-채널 트랜지스터(158)의 게이트에 복귀 접속되어 있다. 트랜지스터(158)의 전류 경로는 Vdd전원을 노드(150)에 접속한다. 노드(150)은 라인(106 및 162)를 통해 노드(164)에 접속되고 또한 라인(160 및 166)을 통해 노드(168)에 접속된다. 노드(150)은 선택 트랜지스터(142, 144 및 146)의 전류 경로를 통해 Vss또는접지에 선택적으로 접속된다.
우측 인버터 출력 노드(156)은 4개의 통과 트랜지스터(170, 172, 174 및 176)의 각각의 소스에 접속되어 있다. 트랜지스터(170~176)의 드레인은 차례로 라인(178, 180, 182 및 184)에 각각 접속되어 있다. 라인(178~184)는 차례로 각각의 자기-부팅(self-booting) 디코딩 트랜지스터 (186, 188, 190 및 192)의 게이트에 접속되어 있다.
노드(164)는 4개의 행 라인 접지 트랜지스터(194, 196, 198 및 200)의 각각의 게이트에 접속되어 있다, 접지 트랜지스터(190~200)은 각각의 워드 라인 노드(202, 204, 206 및 208)을 접지에 접속시키도록 동작할 수 있다. 각각의 행 라인 노드(202~208)은 각각의 우측 어레이 행 라인(ROWLOR, ROWL1R, ROWL2R 또는 ROWL3R)에 접속되어 있다.
좌측 어레이용 디코딩 회로는 우측 어레이용 디코딩 회로와 유사하다. 좌측 인버터(152)의 출력 노드(210)은 다수의 통과 게이트 트랜지스터(212, 214, 216 및 218)의 각각의 소스에 접속되어 있다. 각각의 통과 게이트 트랜지스터(212~218)의 드레인은 각각의 자기-부팅 디코딩 트랜지스터(220, 222, 224 또는 226)의 게이트에 접속되어 있다. 각각의 디코딩 트랜지스터(220~226)의 전류 경로는 각각의 전치 디코더 출력 라인(RDD0~RDD3)을 각각의 좌측 어레이 행 라인 노드(228, 230, 232 또는 234)에 접속되어 있다, 좌측 어레이 행 라인(ROWLOL, ROWL1L, ROWL2L 및 ROWL3L)은 각각의 좌측 어레이 행 라인 노드(228~234)에 접속 되어 있다.
좌측 및 우측 행 라인들 중 선택된 하나의 라인 상으로의 구동/부트 신호의 디코딩은 다음과 같다. 다시 제1도를 참조하면, 다수의 행 팩터 신호는 주변 영역(14) 내에 행 팩터 신호 발생기(18)에 의해 발생된다. 이것들은 선택된 행 팩터 라인(24)에 의해 칩(10) 상의 각각의 디코더 및 전치 디코더로 이동한다. 하이 행 팩터 신호 상태는 라인(RF0~RF3) 중의 한 라인, 라인(RF4~RF7) 중 한 라인, (RF8~RF11) 중 한 라인, 라인(RF12~RF15) 중 한 라인, 및 라인(RF16~RF19) 중 한 라인 상에서 발생된다. 이제 제3도를 참조하고 상기 설명된 표1에 도시된 바와 같이, 트랜지스터(72)의 게이트 또는 트랜지스터(74)의 게이트가 턴온(turn on) 되도록 임의의 선택된 전치 디코더 회로(40)의 RFI 또는 RFJ는 온으로 된다.
제1도를 참조하면, 도시된 DRAM의 구조는 4개의 사분면(quadrant)으로 분할 되고, 디코딩 구조는 하나의 전치 디코더가 사분면 내의 8개의 전치 디코더로부터 각각의 사분면에 대해 선택되도록 하는 것이다. 본 발명에 따른 DRAM은 또한 이분면(half), 팔분면(octant) 또는 총 전치 디코더의 수의 정수 지수(integer quotient)를 포함하는 소정의 다른 부분으로 분활된다.
제3도는 선택된 전치 디코더 (RFK 및 RFI 또는 RFJ)가 하이 상태이나 사분면내의 8개의 전치 디코더 중 나머지 7개의 전치 디코더는 이 엔이블링 조합(combination)이 아니라는 것을 의미한다. 신호(
Figure kpo00003
)도 또한 전체 전치 디코더의 디스에이블링(disabling)을 방지하기 위해 하이여야 한다. 최종적으로, 프리차지 신호(RDPC)는 노드(62)가 로우(low)로 풀(pull)되도록 P-채널 트랜지스터(58)을 스위치 오프시키기 위해 하이로 되어야 한다. 각각의 선택된 전치 디코더(40)에서, 노드(62)의 로우 상태는 노드(78) 상에서 하이 상태로 반전되고, 차례로 각각의 NAND 게이트(50~56)을 엔에이블한다. 행 팩터 신호(RF0~RF3)중 1개만이 하이이고, 나머지는 로우이다. 그러므로, NAND 게이트 출력 노드(80~86) 중 선택된 한 노드, 예를 들어, 노드(82)는 로우이다. 노드(82)에서의 로우 상태는 인버터(90)에 의해 트랜지스터(98)의 드레인에서 하이 상태로 반전된다. 트랜지스터(98)은 각각의 디코딩 트랜지스터(106)의 게이트에 Vt강하를 뺀 이 하이 상태를 전달시키기 위해 동작할 수 있다.
간단히 제1도를 참조하면, 구동 신호(RLXH)는 구동/부트 신호 라인(22)를 주변 영역(14)로부터 셀 어레이 영역(12) 내로 하향으로 전송한다, 제3도를 참조하면, (이 예에서) 턴-온된 디코딩 트랜지스터(106)은 노드(RLXH) 및 노드(114) 모두에서 상승되는 바와 같이 상기 Vdd+ Vt에 트랜지스터(106)의 게이트를 자기-부트시켜서 노드(114)에서 전(full) Vdd를 나태내고 차례로 (RDD1) 전치 디코더 출력 라인 상에 출력된다.
이제 제4도를 참조하면, (RDD1)은 좌측 디코딩 트랜지스터(222) 및 우측 디코딩 트랜지스터(188) 모두의 드레인에 나타난다. RF 신호 발생기(18, 제1도)로부터 칩의 세로로 하향 전송되는 RF 신호는 칩 상의 각각의 디코딩 섹션(32) 내의 32개의 디코더(36) 중 선택된 1개의 디코더를 갖는다. 각 사분면 내의 8개의 전치 디코더(40) 중 1개의 전치 디코더, 전치 디코더(40)당 4개의 RDD 라인 중 1개의 RDD 라인 및 전치 디코더(40) 당 32개의 디코더(36)중 1개의 디코더(36)을 선택하는 조합(제2도)은 2개의 행 라인이 사분면마다 활성화된다는 것을 의미한다.
부수적으로, 32개의 디코더(36)의 나머지 192개의 디코딩 트랜지스터의 기생 개패시턴스가 선택된 전치 디코더(40)의 비선택 부분, 다시 말하면, 3개의 비활성 RDD라인에 의해 마스크(mask)될 때, 사분면마다 32개 디코더(36)의 오직 64개 디코딩 트랜지스터의 기생 캐패시턴스가 RLXH 구동/부트 신호에 의해 관찰된다. 사분면내의 다른 디코딩 트랜지스터의 모든 기생 캐피시턴스는 사분면 내의 비선택 전치 디코더(40)에 의해 RLXH 구동/부트 신호로부터 마스크된다.
선택된 디코더(36; 제4도) 내의 디코더 선택 노드(150)에서 로우 상태는 인버터(152 및 154)에 의해 반전되므로 노드(156 및 210)에서 하이 상태로 나타난다. 노드(156 및 210)에서 하이 상태는 우측 디코딩 트랜지스터(186~192) 및 좌측 디코딩 트랜지스터(220~226)의 게이트를 활성화시키기 위해 트랜지스터(170, 172, 174, 176, 212, 214, 216 및 218)을 통해 통과된다. 그러나, 트랜지스터(186~192 및 220~226)의 게이트로서 트랜지스터(170~176 및 212~218)의 양단의 Vt강하의 이 결과는 Vdd- Vt로 변한다. 인버터 출력 노드(156)에서의 하이 상태는 또한 프리차징 트랜지스터(158)을 턴오프시킨다. 프리차징 트랜지스터(148)은 RDPC의 하이 상태에 의해 턴오프된다.
비선택 디코더(36)의 경우에, 노드(15)에서의 상태는 하이이다. 이 하이 상태는 라인(160, 162 및 166)을 통해 각각의 우측 및 좌측 행 라인 방전(discharge) 트랜지스터 (194, 196, 198, 200, 240, 242 및 246)의 게이트로 전송된다. 그러므로, 우측 행 라인 노드(202~208) 및 좌측 행 라인 노드(228~234)는 방전을 유지한다.
그러나, 노드(150)이 하이라고 가정하면, 트랜지스터(188~192 및 220~226) 각각의 전류 경로는 소정의 전치 디코더 출력 라인(RDD0~RDD3) 상에 나타나는 하이 상태를 적당한 셋트의 우측 및 좌측 행 라인으로 전송하기 위해 활성화된다.RDD1이 하이이고 RDD0, RDD2, 및 RDD3이 로우인 예를 실행시, 하이 RDD1 신호는 트랜지스터(188 및 222)의 전류 경로를 통해 좌우측 행 라인 노드(230 및 204) 각각에 전송되는데, 최소한 Vdd+Vt로 트랜지스터(188 및 222)의 게이트를 자기-부트 시켜서 트랜지스터(188 및 222) 양단에 어떠한 Vt전압 강하도 허용하지 않는다. 그러므로, 전송 라인(ROWL1R 및 ROWL1L)은 구동 신호 RLXH에 의해 구동된다. 전치 디코더 회로(40; 제3도) 및 디코더 회로(36; 제4도)의 디코딩에 의해 설정되는 이 동일한 전류 경로는 DRAM 주기의 활성 제저장 부분 중에 구동/부트 발생기에 의해 (ROWL1R 및 ROWL1L)로 순차적으로 전송되는 부트 신호용으로 사용된다.
요약하면, 2-열의 디코딩 구조는 구동/부트 신호가 소수의 디코더 회로를 제외한 전부의 기생 캐패시턴스를 관찰하는 것을 방지시키는 것으로 기술되어 있다. 전치 디코더 회로가 칩 상에 국부적으로 배치되어 있기 때문에, 전역 구동/부트 신호 라인은 과도 전력 소모없이 사용될 수 있다.
양호한 실시예 및 그 장점이 상기 상세한 설명에 기술되었지만, 본 발명이 상세한 설명뿐만 아니라 첨부된 특허청구의 범위의 취지 및 범위에 제한되는 것은 아니다.

Claims (18)

  1. 다수의 행 라인을 갖고 있는 집적회로 메모리 어레이 내의 메모리 셀들의 최소한 1개의 행과 관련된 행 라인을 구동시키기 위한 디코딩 회로에 있어서, 상기 행 라인들을 포함하는 집적회로의 어레이 영역과; 구동신호를 발생시키기 위해 상기 어레이 영역 외부에 형성된 발생기와; 상기 어레이 영역 내에 형성되고, 각각이 상기 구동 신호를 수신하기 위해 상기 발생기에 결합된 다수의 전치 디코더와; 각각의 전치 디코더에 대해, 상기 어레이 영역내에 형성된 다수의 디코더와, 상기 다수의 전치 디코더들 중 최소한 1개의 어드레스된 전치 디코더의 다수의 출력들 중 1개의 출력이 각각의 다수의 디코더들 중 각각의 디코더에 전치 디코드된 구동 신호를 전송하도록 동작하고; 상기 각각의 다수의 디코더들 중 각각의 디코더에 결합된 각각의 다수의 행 라인을 포함하고, 상기 디코더들 중 최소한 1개의 어드레스된 디코더가 상기 행 라인들 중 최소한 1개의 행 라인에 디코드된 구동 신호를 전송하는 것을 특징으로 하는 디코딩 회로.
  2. 제1항에 있어서, 상기 어레이 영역으로부터 분리되어 형성되어 있고, 그 내부에 상기 발생기가 형성되어 있는 상기 집적 회로의 주변 영역; 상기 전치 디코더들 각각에 상기 발생기를 결합시키기 위한 구동 신호 라인; 상기 주변 영역에 형성되어 있고, 상기 전치 디코더에 어드레싱 신호를 전송하기 위해 상기 전치 디코더들 각각에 결합된 어드레싱 신호 발생기; 및 다수의 전치 디코더 출력 라인들을 각각 갖고 있고, 상기 어드레싱 신호들의 각각의 선정된 조합에 응답하여 상기 전치 디코더 출력 라인들 중 1개의 출력 라인 상에 수신된 구동 신호를 디코드시키도록 각각 동작하는 각각의 전치 디코더 를 더 포함하고, 상기 디코더들은 상기 어드레싱 신호 발생기로 부터 어드레싱 신호를 수신하기 위해 상기 어드레싱 신호 발생기에 결합되고, 각각의 디코더는 상기 어드레싱 신호들의 선정된 조합의 수신에 응답하여 다수의 워드 라인들 중 최소한 1개의 선택된 워드 라인에 전치 디코더 출력 라인 상에 수신된 구동 신호를 디코드시키도록 동작하는 것을 특징으로 하는 디코딩 회로.
  3. 제2항에 있어서, 상기 어드레싱 신호 발생기가 수신된 외부 어드레스에 기초하여 다수의 행 팩터(factor) 신호들을 발생 시키도록 동작하는 것을 특징으로 하는 디코딩 회로.
  4. 제3항에 있어서, 상기행 팩터 신호들의 제1 셋트가 상기 전치 디코더 출력 상에 상기 전치 디코드된 구동 신호를 전송하기 위해 상기 전치 디코더 출력들 중 1개의 전치 디코더 출력을 선택하도록 동작하고, 상기 행 팩터 신호들의 제2 셋트가 상기 전치 디코더 출력들 중 1개의 전치 디코더 출력 상으로 상기 구동 신호를 전치 디코드시키기 위해 상기 어드레스된 전치 디코더를 엔에이블시키도록 동작하는 것을 특징으로 하는 디코딩 회로,
  5. 제4항에 있어서, 상기 행 팩터 신호들의 상기 제2 셋트가 각각 행 펙터 라인들 상의 상기 전치 디코더들에 전송되고, 상기 제2 셋트가 다수의 서브셋트로 구성되며, 각각의 전치 디코더가 상기 각각의 서브셋트로부터의 행 팩터 신호에 대응하는 행 팩터 라인에 결합되는것을 특징으로 하는 디코딩 회로.
  6. 제3항에 있어서, 각각의 디코더가 각각의 행 팩터 신호들을 전송하는 다수의 행 팩터 라인들 중 선택된 행 팩터 라인들에 결합되고, 상기 전치 디코더 출력들 각각에 대응하는 정수 개의 워드 라인들이 상기 디코더에 결합되며, 상시 디코더가 상기 행 팩터 라인들 중 상기 선택된 행 팩터 라인들로부터 수신되는 선정된 신호들에 응답하여 상기 대응 워드 라인들 중 1개의 워드 라인에 상기 전치 디코더 출력즐 중 1개의 출력으로부터의 구동 신호를 디코드시키도록 동작하는 것을 특징으로 하는 디코딩 회로.
  7. 제5항에 있어서, 각각의 디코더가 상기 전치 디코더에 결합된 상기 행 라인들 중 각각의 2개의 행 라인들 상에 각각의 전치 디코더의 출력으로부터의 전치 디코드된 신호를 디코드시키도록 동작하는 것을 특징으로 하는 디코딩 회로.
  8. 칩의 어레이 영역 내의 반도체층의 표면에 형성되고 다수의 병렬 행 및 열의 형태로 형성되는 메모리 셀들의 다수(m개)의 어레이와; 다수(m개)의 디코더 섹션과, 각각의 어레이는 상기 디코더 섹션들 중 적어도 1개의 디코더 섹션에 의해 행 방향으로 다음 인접 어레이로부터 격설되고; 상기 어레이 영역 내에 형성된 다수(m개)의 전치 디코더와, 각각의 행 전치 디코더는 각각의 디코더 섹션에 가까지 형성되고; 각각의 어레이에 대해, 상기 어레이에 인접한 각각의 디코더 색션 내에 형성된 다수(n개)의 행 디코더와, 각각의 어레이 내에 형성되고 상기 행 디코더들에 결합된 다수 (p개)의 행 라인과, 각각의 행 디코더는 (p/n) 행 라인들 중 어드레스된 1개의 행 라인을 구동시키도록 각각 동작하며; 상기 어레이 영역 내의 각각의 전치 디코더에 결합된 구동/부트 신호 라인과, 상기 어레이 영역 외부에 형성된 구동/부트 발생기는 상기 구동/부트 신호 라인 상의 구동 및 부트 신호들을 발생하도록 동작하고; 상기 반도체 표면에 형성되고 행 팩터 신호들을 상기 디코더들 및 전치 디코더에 전송하기 위해 상기 디코더 및 전치 디코더에 결합된 행 팩터 신호 발생기를 포함하고, 상기 행 팩터 신호들은 정수 지수(integral quotiend)배와 동일한 다수의 행 라인들 상에 구동 및 부트 신호를 디코드시키기 위해 정수 지수의 상기 전치 디코더들 및 각각의 디코더 섹션 내의 최소한 1개의 디코더를 활성화 시키도록 동작하는 것을 특징으로 하는 메모리 칩.
  9. 제8항에 있어서, 일반적으로 열 방향으로 평행하게 형성되고 상기 행 팩터 신호 발생기에 결합된 다수의 행 팩터 라인들과, 각각의 디코더 및 전치 디코더가 상기 행 팩터 라인들 중 선택된 라인들에 겹합되고; 각각의 전치 디코더에 대해, 전치 디코더들의 출력에 결합되고 대응 디코더 섹션 내의 각각의 디코더에 결합된 다수의 전치 디코더 라인을들 포함하고, 상기 행 팩터 신호들의 미리 선택된 제1셋트가 상기 대응 섹션 내의 상기 디코더들에 상기 전치 디코딩 라인들 중 1개의 라인 상의 상기 구동 신호를 전송 하기 위해 상기 전치 디코더들 중 해당 전치 디코더를 활성화시키도록 동작하고, 상기 행 팩터 신호의 미리 선택된 제2 셋트가 상기 디코더들 중 엔에이블된 1개의 디코더에 결합된 전치 디코더 라인 상에 수신된 구동 신호를 상기 엔에이블된 디코더에 결합된 다수의 행 라인들에 전송하기 위해 각각의 디코더 섹션 내의 상기 디코더들 중 1개의 디코더를 엔에이블시키도록 동작하며, 상기 최종 행 라인들 중 1개의 라인이 각각의 열내에 배치되는것을 특징으로 하는 메모리 칩.
  10. 제8항에 있어서, 상기 어레이 열들이, 촤측 열 및 우측 열과, 수직 공간이 상기 우측 열로부터 상기 좌측 열을 분리시키고, 상기 좌측 열의 각각의 어레이는 상기 우측 열의 대응 어레이를 갖고 있으며, 상기 어레이들은 상기 열 방향의 폭을 갖고 있고; 어레이들의 각 행에 대해, 상기 좌측 어레이로 부터 상기 우측 어레이까지 연장하고, 서로 인접하게 상기 수직 공간 내에 배치된 2개의 디코더 섹션들을 포함하고, 상기 구동/부트 신호 라인이 상기 전치 디코더들의 각각에 접속하도록 상기 어레이들 사이의 상기 수직 공간을 통해 루트되는 것을 특징으로 하는 메모리 칩.
  11. 제10항에 있어서, 상기 행 팩터 신호 발생기에 결합되고 상기 수직공간 내에 일반적으로 평행하게 루트된 다수의 행 팩터 라인들을 포함하고; 상기 행 팩터 라인 상에 나타나는 행 펙퍼 신호가 선택된 행 라인들에 구동 및 부트 신호들을 디코드시키기 위해 각각의 디코더 섹션 내의 상기 1개의 디코더, 및 상기 지수개의 전치 디코더들을 활성화시킬 수 있도록 각각의 디코더 및 각각의 전치 디코더가 상기 행 팩터 라인들 중 선택된 행 팩터 라인들에 결합되는 것을 특징으로 하는 메모리 칩.
  12. 다수의 행 라인들을 갖고 있는 집적회로 메모리 어레이 내의 메모리 셀들의 최소한 1개의 행과 관련된 행 라인을 구동시키기 위한 방법에 있어서, 셀들을 포함하고 있는 어레이 영역 내에 형성된 다수의 전치 디코더들 각각에 구동 신호를 전송하는 단계,
    다수의 전치 디코더 출력 라인들 중 미리 선택된 1개의 출력 라인 상으로 구동 신호를 디코드시키기 위해 상기 전치 디코더들 중 최소한 1개의 전치 디코더를 활성화시키는 단계.
    상기 어레이 영역 내에 형성된 다수의 디코더들 각각에 상기 전치 디코더 출력 라인들 중 미리 선택된 1개의 출력 라인 상에 구동 신호를 전송하는 단계.
    상기 전치 디코더 출력 라인들 중 미리 선택된 1개의 출력 라인으로부터의 구동 신호를 상기 디코더들 중 1개의 디코더에 결합된 다수의 행 라인들 중 최소한 1개의 미리 선택된 행 라인으로 디코드시키기 위해 상기 디코더들 중 최소한 1개의 디코더를 활성화시키는 단계, 및 구동 신호를 사용하여 상기 행 라인들 중 미리 선택된 1개의 행 라인을 구동시키는 단계를 포함하는 것을 특징으로 하는 행 라인 구동 방법.
  13. 제12항에 있어서, 상기 어레이 영역의 외부에 형성된 구동 신호 발생기를 사용하여 구동 신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 행 라인 구동 방법.
  14. 제12항에 있어서, 선정된 어드레싱 신호들에 의해 상기 전치 디코더들 중 1개의 전치 디코더 및 상기 디코더들 중 1개의 디코더를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 행 라인 구동 방법.
  15. 제14항에 있어서, 다수의 선정된 어드레스들 중 소정의 어드레스의 수신에 기초하여 다수의 행 팩터 신호를 발생하는 단계, 상기 행 팩터 신호들 중 미리 선택된 행 팩터 신호들을 사용하여 상기 전치 디코더들 중 1개의 전치 디코더를 활성화시키는 단계, 및 상기 행 팩터 신호들 중 미리 선택된 행 팩터 신호들을 사용하여 상기 디코더들 중 1개의 디코더를 활성화 시키는 단계를 더 포함하는 것을 특징으로 하는 행 라인 구동 방법.
  16. 제15항에 있어서, 행 팩터 신호들의 제1 셋트로부터의 행 팩터 신호를 사용하여 상기 전치 디코더 출력 라인들 중 미리 선택된 출력 라인을 선택하는 단계, 및 행 팩터 신호의 제2 셋트로부터 선택된 행 팩터 신호를 사용하여 디코더들중 1개의 디코더를 활성화시키는 단계를 포함하는 것을 특징으로 하는 행 라인 구동 방법.
  17. 제12항에 있어서, 전치 디코더들, 디코더들 및 행 라인들을 각각 갖고 있는 다수의 유사한 서브영역들로 집적회로 메모리 어레이를 분할하는 단계, 각각의 서브영역 내의 한 전치 디코더를 활성화시키는 단계, 및 셀 어레이 영역 내에 있으며, 각각의 전치 디코더에 각각 대응하는 다수의 디코더 섹션들 중 각각의 기코더 섹션내에 있는 한 디코더를 활성화시키는 단계를 포함하는 것을 특징으로 하는 행 라인 구동 방법.
  18. 제12항에 있어서, 구동 신호 발생기에 의해 발생되고, 상기 전치 디코더들 중 미리 선택된 1개의 전치 디코더 및 상기 디코더들 중 미리 선택된 1개의 디코더를 사용하여 행 라인 상으로 디코드된 부팅신호를 사용하여 행 라인들 중 미리 선택된 행 라인을 부팅시키는 단계를 더 포함하는 것을 특징으로 하는 행 라인 구동 방법.
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