JPS6180592A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6180592A JPS6180592A JP59199573A JP19957384A JPS6180592A JP S6180592 A JPS6180592 A JP S6180592A JP 59199573 A JP59199573 A JP 59199573A JP 19957384 A JP19957384 A JP 19957384A JP S6180592 A JPS6180592 A JP S6180592A
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- mosfets
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
約２５６にビットのような大記憶容量のダイナミック型
ＲＡＭ （ランダム・アクセス・メモリ）に有効な技術
に関するものである。
約２５６にビットのような大記憶容量のダイナミック型
ＲＡＭ （ランダム・アクセス・メモリ）に有効な技術
に関するものである。
本願発明者等においては、この発明に先立って第１図に
示すようなアドレスデコーダ回路を既に開発した。この
アドレスデコーダ回路は、ワード線選択タイミング信号
φＸから４つのワード線選択タイミング信号φｘ００〜
φｘｌｌを選択的に形成する第１のアドレスデコーダ回
路ＤＣＲ１と、このワード線選択タイミング信号φｘ０
０〜φχ１１をワード線に伝える第２のアドレスデコー
ダ回路ＤＣＲ２とにより構成される。したがって、２５
６にビットのような大記憶容量のダイナミック型ＲＡＭ
では、２５６本のワード線を選択するためには、第１の
アドレスデコーダ回路ＤＣＲＩが４個、第２のアドレス
デコーダ回路ＤＣＲ２が６４個も必要となる。（アドレ
スデコーダについては、例えば特開昭５７−８２２８２
号公報参照）〔発明の目的〕 この発明の目的は、回路の簡素化を図った半導体記憶装
置を提供することにある。
示すようなアドレスデコーダ回路を既に開発した。この
アドレスデコーダ回路は、ワード線選択タイミング信号
φＸから４つのワード線選択タイミング信号φｘ００〜
φｘｌｌを選択的に形成する第１のアドレスデコーダ回
路ＤＣＲ１と、このワード線選択タイミング信号φｘ０
０〜φχ１１をワード線に伝える第２のアドレスデコー
ダ回路ＤＣＲ２とにより構成される。したがって、２５
６にビットのような大記憶容量のダイナミック型ＲＡＭ
では、２５６本のワード線を選択するためには、第１の
アドレスデコーダ回路ＤＣＲＩが４個、第２のアドレス
デコーダ回路ＤＣＲ２が６４個も必要となる。（アドレ
スデコーダについては、例えば特開昭５７−８２２８２
号公報参照）〔発明の目的〕 この発明の目的は、回路の簡素化を図った半導体記憶装
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、選択された選択タイミング信号線をアドレス
信号に従ってワード線又はデータ線選択回路に伝えるア
ドレスデコーダとして、複数のスイッチＭＯＳＦＥＴを
選択するアドレスデコーダと、このアドレスデコーダに
よって選択された複数のスイッチＭＯＳ Ｆ ＥＴのう
ち、１つのスイッチＭＯＳＦＥＴをオン状態にする内部
相補アドレス信号の選択レベルによってオン状態になる
ＭＯＳＦＥＴにより非選択レベルのアドレス信号を他の
スイッチＭＯＳ Ｆ ＥＴに相互に供給して他のスイッ
チＭＯＳ Ｆ ＥＴをオフ状態にするアドレスデコーダ
とにより分割して構成するものである。
信号に従ってワード線又はデータ線選択回路に伝えるア
ドレスデコーダとして、複数のスイッチＭＯＳＦＥＴを
選択するアドレスデコーダと、このアドレスデコーダに
よって選択された複数のスイッチＭＯＳ Ｆ ＥＴのう
ち、１つのスイッチＭＯＳＦＥＴをオン状態にする内部
相補アドレス信号の選択レベルによってオン状態になる
ＭＯＳＦＥＴにより非選択レベルのアドレス信号を他の
スイッチＭＯＳ Ｆ ＥＴに相互に供給して他のスイッ
チＭＯＳ Ｆ ＥＴをオフ状態にするアドレスデコーダ
とにより分割して構成するものである。
第２図には、この発明の一実施例のロウアドレ ・スデ
コーダ回路の回路図が示されている。特に制限されない
が、この実施例のアドレスデコーダ回路は、約２５６に
ビットの記憶容量を持つダイナミック型ＲＡＭに使用さ
れる。この実施例の各回路素子は、公知のＭＯ３集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような半導体基板上において形成される。以下
の説明において、特に説明しない場合、ＭＯＳＦＥＴは
ｎチャンネル型のＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）である。
コーダ回路の回路図が示されている。特に制限されない
が、この実施例のアドレスデコーダ回路は、約２５６に
ビットの記憶容量を持つダイナミック型ＲＡＭに使用さ
れる。この実施例の各回路素子は、公知のＭＯ３集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような半導体基板上において形成される。以下
の説明において、特に説明しない場合、ＭＯＳＦＥＴは
ｎチャンネル型のＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）である。
ワード線タイミング発生回路（図示せず）によって形成
されたワード線選択タイミング信号φＸは、伝送ゲー）
ＭＯＳＦＥＴＱＩ〜Ｑ４を通すことによって、特に制限
されないが、４つのワード線選択タイミング信号φｘ０
０〜φｘｌｌに変換される。第１のアドレスデコーダ回
路ＤＣＲ１は、上記４１１１の伝送ゲートＭＯＳＦＥＴ
ＱＩ〜Ｑ４を選択するものであり、特に制限されないが
、２ビットの相補アドレス信号ａＱ、マ０及びａＬＬ１
２所定の組合せにより供給される合計４個のノア（ＮＯ
Ｒ）ゲート回路Ｇ１−Ｇ４により構成される。
されたワード線選択タイミング信号φＸは、伝送ゲー）
ＭＯＳＦＥＴＱＩ〜Ｑ４を通すことによって、特に制限
されないが、４つのワード線選択タイミング信号φｘ０
０〜φｘｌｌに変換される。第１のアドレスデコーダ回
路ＤＣＲ１は、上記４１１１の伝送ゲートＭＯＳＦＥＴ
ＱＩ〜Ｑ４を選択するものであり、特に制限されないが
、２ビットの相補アドレス信号ａＱ、マ０及びａＬＬ１
２所定の組合せにより供給される合計４個のノア（ＮＯ
Ｒ）ゲート回路Ｇ１−Ｇ４により構成される。
上記４個のワード線選択タイミング信号φｘ００〜φｘ
ｌｌは、伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８及び伝送ゲ
ートＭＯＳＦＥＴＱ１３〜Ｑ１６を介してワード線Ｗ
Ｏ−Ｗ ７に供給される。上記伝送ゲートＭＯＳＦＥＴ
Ｑ５とＧ１３とは、同じワード線選択タイミング信号φ
ｘＯＯに対して設けられる。以下同様にしてＭＯＳＦＥ
ＴＱ６とＧ１４゜ＭＯＳＦＥＴＱ７とＧ１５及びＭＯＳ
ＦＥＴＱＢとＧ１６とは、それぞれワード線選択タイミ
ング信号φｘ０１〜φｘｌｌに対して設けられる。
ｌｌは、伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８及び伝送ゲ
ートＭＯＳＦＥＴＱ１３〜Ｑ１６を介してワード線Ｗ
Ｏ−Ｗ ７に供給される。上記伝送ゲートＭＯＳＦＥＴ
Ｑ５とＧ１３とは、同じワード線選択タイミング信号φ
ｘＯＯに対して設けられる。以下同様にしてＭＯＳＦＥ
ＴＱ６とＧ１４゜ＭＯＳＦＥＴＱ７とＧ１５及びＭＯＳ
ＦＥＴＱＢとＧ１６とは、それぞれワード線選択タイミ
ング信号φｘ０１〜φｘｌｌに対して設けられる。
これらの伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８及び伝送ゲ
ートＭＯＳＦＥＴＱＩ ３〜Ｑ１６は、次の２種類（第
２及び第３）のアドレスデコーダ回路ＤＣＲ２，ＤＣＲ
３によって選択される。
ートＭＯＳＦＥＴＱＩ ３〜Ｑ１６は、次の２種類（第
２及び第３）のアドレスデコーダ回路ＤＣＲ２，ＤＣＲ
３によって選択される。
すなわち、上記伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８及び
伝送ゲートＭＯＳＦＥＴＱ１３〜Ｑ１６のゲートは、第
３のアドレスデコーダ回路ＤＣＲ３を構成する伝送ゲー
トＭＯＳＦＥＴＱ９〜Ｑ１２及び伝送ゲートＭＯＳＦＥ
ＴＱＩ ７〜Ｑ２０を介して第２のアドレスデコーダ回
路ＤＣＲ２の出力端子に共通に接続される。特に制限さ
れないが、第２のアドレスデコーダ回路ＤＣＲ２は、ノ
アゲート回路Ｇ５により構成され、２５６本のワード線
に対して合計３２個により構成される。同図では、代表
として１ｆ［ｌｉｌのノアゲート回路Ｇ５のみが示され
ている。特に制限されないが、これらのノアゲート回路
には、５ビフトからなる相補アドレス信号ａ２．ａ２〜
ａ５．ａ５が所定の組合せによりそれぞれ供給される。
伝送ゲートＭＯＳＦＥＴＱ１３〜Ｑ１６のゲートは、第
３のアドレスデコーダ回路ＤＣＲ３を構成する伝送ゲー
トＭＯＳＦＥＴＱ９〜Ｑ１２及び伝送ゲートＭＯＳＦＥ
ＴＱＩ ７〜Ｑ２０を介して第２のアドレスデコーダ回
路ＤＣＲ２の出力端子に共通に接続される。特に制限さ
れないが、第２のアドレスデコーダ回路ＤＣＲ２は、ノ
アゲート回路Ｇ５により構成され、２５６本のワード線
に対して合計３２個により構成される。同図では、代表
として１ｆ［ｌｉｌのノアゲート回路Ｇ５のみが示され
ている。特に制限されないが、これらのノアゲート回路
には、５ビフトからなる相補アドレス信号ａ２．ａ２〜
ａ５．ａ５が所定の組合せによりそれぞれ供給される。
また、上記伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８及び伝送
ゲートＭＯＳＦＥＴＱ１’３〜Ｑ１６のゲートには、上
記第３のアドレスデコーダ回路ＤＣＲ３を構成するリセ
ット用のＭＯＳＦＥＴＱ２１〜Ｑ２８がそれぞれ設けら
れる。
ゲートＭＯＳＦＥＴＱ１’３〜Ｑ１６のゲートには、上
記第３のアドレスデコーダ回路ＤＣＲ３を構成するリセ
ット用のＭＯＳＦＥＴＱ２１〜Ｑ２８がそれぞれ設けら
れる。
上記第２のアドレスデコーダ回路ＤＣＲ２は、８本のワ
ード１ｊｌＷＯ〜Ｗ７の選択信号を形成する。
ード１ｊｌＷＯ〜Ｗ７の選択信号を形成する。
そして、それぞれケートが共通化された伝送ゲートＭ
Ｏ３Ｆ Ｅ ＴＱ ９〜Ｑ１２と伝送ゲートＱ１７〜Ｑ
２０とにより、ワード線ＷＯ−Ｗ３の組とＷ４〜Ｗ７の
組とに２分割される。第３のアドレスデコーダ回路ＤＣ
Ｒ３は、一方の組の伝送ゲートＭＯＳ Ｆ ＥＴを選択
状態に、他方の組の伝送ゲートＭ ＯＳ ＦＥ Ｔを非
選択状態にするため、外部端子から供給されたアドレス
信号Ａ７を受けるアドレスバッファによって形成された
非反転アドレス信号ａ７及び反転アドレス信号丁７を利
用するものである。すなわち、ワード線ＷＯ〜Ｗ３の組
を選択する伝送ゲートＭＯＳＦＥＴＱ９〜Ｑ１２の共通
化されたゲートと、ワード線Ｗ４〜Ｗ７を非選択状態に
するリセット用ＭＯＳＦＥＴＱ２５〜Ｑ２Ｂの共通化さ
れたゲートには、非反転アドレス信号ａ７が供給される
。
Ｏ３Ｆ Ｅ ＴＱ ９〜Ｑ１２と伝送ゲートＱ１７〜Ｑ
２０とにより、ワード線ＷＯ−Ｗ３の組とＷ４〜Ｗ７の
組とに２分割される。第３のアドレスデコーダ回路ＤＣ
Ｒ３は、一方の組の伝送ゲートＭＯＳ Ｆ ＥＴを選択
状態に、他方の組の伝送ゲートＭ ＯＳ ＦＥ Ｔを非
選択状態にするため、外部端子から供給されたアドレス
信号Ａ７を受けるアドレスバッファによって形成された
非反転アドレス信号ａ７及び反転アドレス信号丁７を利
用するものである。すなわち、ワード線ＷＯ〜Ｗ３の組
を選択する伝送ゲートＭＯＳＦＥＴＱ９〜Ｑ１２の共通
化されたゲートと、ワード線Ｗ４〜Ｗ７を非選択状態に
するリセット用ＭＯＳＦＥＴＱ２５〜Ｑ２Ｂの共通化さ
れたゲートには、非反転アドレス信号ａ７が供給される
。
一方、ワード線Ｗ４〜Ｗ７の組を選択する伝送ゲートＭ
ＯＳＦＥＴＱＩ ７〜Ｑ２０の共通化されたゲートと、
ワード線ＷＯ−Ｗ３を非選択状態にするリセット用ＭＯ
ＳＦＥＴＱ２１〜Ｑ２４の共通化されたゲートには、反
転アドレス信号１７が供給される。また、上記リセット
用ＭＯＳ Ｆ ＥＴＱ２１〜Ｑ２４のソースの共通化さ
れたソースには、上記非反転アドレス信号ａ７が供給さ
れ、リセット用ＭＯＳＦＥＴＱ２５〜Ｑ２８の共通化さ
れたソースには、上記反転アドレス信号１７が供給され
る。
ＯＳＦＥＴＱＩ ７〜Ｑ２０の共通化されたゲートと、
ワード線ＷＯ−Ｗ３を非選択状態にするリセット用ＭＯ
ＳＦＥＴＱ２１〜Ｑ２４の共通化されたゲートには、反
転アドレス信号１７が供給される。また、上記リセット
用ＭＯＳ Ｆ ＥＴＱ２１〜Ｑ２４のソースの共通化さ
れたソースには、上記非反転アドレス信号ａ７が供給さ
れ、リセット用ＭＯＳＦＥＴＱ２５〜Ｑ２８の共通化さ
れたソースには、上記反転アドレス信号１７が供給され
る。
次に、この実施例回路のワード線選択動作を説明する。
ブリチ中−ジ期間においては、第１及び第２のアドレス
デコーダ回路ＤＣＲＩ、ＤＣＲ２の出力信号はハイレベ
ルにな９ている。また、アドレスバッファにもプリチャ
ージが行われることによって、上記アドレス信号ａ ７
ｒ丁７が共にハイレベルになっている。したがって、
上記伝送ゲートＭＯＳＦＥＴＱＩ〜Ｑ２０とリセット用
ＭＯＳＦＥＴＱ２１〜Ｑ２８は全てオン状態になってい
る。
デコーダ回路ＤＣＲＩ、ＤＣＲ２の出力信号はハイレベ
ルにな９ている。また、アドレスバッファにもプリチャ
ージが行われることによって、上記アドレス信号ａ ７
ｒ丁７が共にハイレベルになっている。したがって、
上記伝送ゲートＭＯＳＦＥＴＱＩ〜Ｑ２０とリセット用
ＭＯＳＦＥＴＱ２１〜Ｑ２８は全てオン状態になってい
る。
チップ選択状態によって、アドレスバッファ回路が動作
して相補アドレス信号ａＯ１了０−ａ７゜τ７が供給さ
れると、第１のアドレスデコーダ回路ＤＣＲ１により、
１つの伝送ゲートＭＯＳＦＥＴ（例えばＱｌ）のみがオ
ン状態を保持して残り３個のＭＯＳＦＥＴ（Ｑ２〜Ｑ４
）は、オフ状態になる。また、第２のアドレスデコーダ
回路ＤＣＲ２も、１つのノアゲート回路（例えばＮＯＲ
５）の出力信号のみがハイレベルを保持して、残り３１
ｉＶＡのノアゲート回路の出力信号がロウレベルになる
。
して相補アドレス信号ａＯ１了０−ａ７゜τ７が供給さ
れると、第１のアドレスデコーダ回路ＤＣＲ１により、
１つの伝送ゲートＭＯＳＦＥＴ（例えばＱｌ）のみがオ
ン状態を保持して残り３個のＭＯＳＦＥＴ（Ｑ２〜Ｑ４
）は、オフ状態になる。また、第２のアドレスデコーダ
回路ＤＣＲ２も、１つのノアゲート回路（例えばＮＯＲ
５）の出力信号のみがハイレベルを保持して、残り３１
ｉＶＡのノアゲート回路の出力信号がロウレベルになる
。
さらに、上記相補アドレス信号ａ？、ａ７のうち、例え
ば、反転アドレス信号号１７がロウレベルに変化した場
合には、ハイレベルにとどまった非反転アドレス信号ａ
７により伝送ゲートＭＯＳＦＥＴＱ９〜Ｑ１２とリセッ
ト用ＭＯＳＦＥＴＱ２５〜Ｑ２８がオン状態を保持する
。また、上記反転アドレス信号丁７のロウレベルにより
伝送ゲートＭＯＳＦＥＴＱ１７〜Ｑ２０とリセット用Ｍ
ＯＳＦＥＴＱ２１〜Ｑ２４をオフ状態にする。したがっ
て、上記反転アドレス信号１７のロウレベルが上記オン
状態のリセット用ＭＯＳ Ｆ ＥＴＱ ２５〜Ｑ２８を
通して伝送ゲー）ＭＯＳＦＥＴＱＩ３〜Ｑ１６のゲート
に伝えられるので、これらの伝送ゲートＭＯＳＦＥＴＱ
１３〜Ｑ１６がオフ状態になる。
ば、反転アドレス信号号１７がロウレベルに変化した場
合には、ハイレベルにとどまった非反転アドレス信号ａ
７により伝送ゲートＭＯＳＦＥＴＱ９〜Ｑ１２とリセッ
ト用ＭＯＳＦＥＴＱ２５〜Ｑ２８がオン状態を保持する
。また、上記反転アドレス信号丁７のロウレベルにより
伝送ゲートＭＯＳＦＥＴＱ１７〜Ｑ２０とリセット用Ｍ
ＯＳＦＥＴＱ２１〜Ｑ２４をオフ状態にする。したがっ
て、上記反転アドレス信号１７のロウレベルが上記オン
状態のリセット用ＭＯＳ Ｆ ＥＴＱ ２５〜Ｑ２８を
通して伝送ゲー）ＭＯＳＦＥＴＱＩ３〜Ｑ１６のゲート
に伝えられるので、これらの伝送ゲートＭＯＳＦＥＴＱ
１３〜Ｑ１６がオフ状態になる。
そして、ワード線選択タイミング信号φＸがハイレベル
に立ち上がると、上記オン状態となっているＭＯＳ Ｆ
ＥＴＱ １を通して４個のワード線選択タイミング信
号φｘ００〜φｘｌｌのうちタイミング信号φｘ００の
みをハイレベルにする。これにより、ワード線ＷＯのみ
が選択状態にされワード線タイミング信号φＸに従った
ハイレベルにされるものである。特に制限されないが、
ワード線選択タイミング信号φＸがプートストラップ電
圧により昇圧された場合には、上記各伝送ゲートＭＯ８
ＦＥＴＱＩ、Ｑ５のゲート、基板間のプリチャージ動作
を利用したセルフプートストラップ作用によって、レベ
ル損失なくワード線ＷＯにワード線選択タイミング信号
φＸが伝えられる。この場合、ＭＯＳＦＥＴＱ９は、Ｍ
ＯＳ Ｆ ＥＴＱ ５のセルフプートストラップによる
ゲート電圧が第２のアドレスデコーダ回路ＤＣＲＺ側に
抜けてしまうのを防止するカットＭＯＳＦＥＴとして作
用するものである。同様なカットＭＯＳＦＥＴは、第１
のアドレスデコーダ回路ＤＣＲ１にも設けられる（図示
せず）。
に立ち上がると、上記オン状態となっているＭＯＳ Ｆ
ＥＴＱ １を通して４個のワード線選択タイミング信
号φｘ００〜φｘｌｌのうちタイミング信号φｘ００の
みをハイレベルにする。これにより、ワード線ＷＯのみ
が選択状態にされワード線タイミング信号φＸに従った
ハイレベルにされるものである。特に制限されないが、
ワード線選択タイミング信号φＸがプートストラップ電
圧により昇圧された場合には、上記各伝送ゲートＭＯ８
ＦＥＴＱＩ、Ｑ５のゲート、基板間のプリチャージ動作
を利用したセルフプートストラップ作用によって、レベ
ル損失なくワード線ＷＯにワード線選択タイミング信号
φＸが伝えられる。この場合、ＭＯＳＦＥＴＱ９は、Ｍ
ＯＳ Ｆ ＥＴＱ ５のセルフプートストラップによる
ゲート電圧が第２のアドレスデコーダ回路ＤＣＲＺ側に
抜けてしまうのを防止するカットＭＯＳＦＥＴとして作
用するものである。同様なカットＭＯＳＦＥＴは、第１
のアドレスデコーダ回路ＤＣＲ１にも設けられる（図示
せず）。
なお、伝送ゲートＭＯＳＦＥＴＱ６〜Ｑ８もオン状態と
なっているが、ワード線選択タイミング信号φｘｏ１〜
φ×１１がロウレベルであるのでワード線Ｗ１〜Ｗ３を
ロウレベルの非選択状態とするものである。
なっているが、ワード線選択タイミング信号φｘｏ１〜
φ×１１がロウレベルであるのでワード線Ｗ１〜Ｗ３を
ロウレベルの非選択状態とするものである。
（１）アドレスデコーダ回路を３段に分割することによ
って、アドレスデコーダ回路の数を削減できるという効
果が得られる。ちなみに、２５６本のワード線（データ
線も同様）を選択するのに必要なアドレスデコーダ回路
の数は、第１のアドレスデコーダ回路ＤＣＲＬが４個、
Ｉ！２のアドレスデコーダ回路ＤＣＲ２が３２（［１の
合計３６個となり、第１図のアドレスデコーダ回路に比
べて半減させることができるものである。
って、アドレスデコーダ回路の数を削減できるという効
果が得られる。ちなみに、２５６本のワード線（データ
線も同様）を選択するのに必要なアドレスデコーダ回路
の数は、第１のアドレスデコーダ回路ＤＣＲＬが４個、
Ｉ！２のアドレスデコーダ回路ＤＣＲ２が３２（［１の
合計３６個となり、第１図のアドレスデコーダ回路に比
べて半減させることができるものである。
（２］第３の°？ドレスデコーダ機能をセルフプートス
トラップ動作のカット用ＭＯＳＦＥＴ及びリセット用？
ｖｆＯ３ＦＥＴを利用するとともに、非選択レベルのア
ドレス信号を利用してリセットをかけるものであるので
、上記第３のアドレスデコーダ機能を実現するために実
質的には素子の増加が無いから、上記アドレスデコーダ
の数の削減と相俟って大幅な回路の簡素化を図ることが
できるという効果が得られる。
トラップ動作のカット用ＭＯＳＦＥＴ及びリセット用？
ｖｆＯ３ＦＥＴを利用するとともに、非選択レベルのア
ドレス信号を利用してリセットをかけるものであるので
、上記第３のアドレスデコーダ機能を実現するために実
質的には素子の増加が無いから、上記アドレスデコーダ
の数の削減と相俟って大幅な回路の簡素化を図ることが
できるという効果が得られる。
（３）上記＜１＞、 （２）により、アドレスデコーダ
回路の数が半減できるから、半導体記憶装置のチップサ
イズの小型化を図ることができるという効果が得られる
。
回路の数が半減できるから、半導体記憶装置のチップサ
イズの小型化を図ることができるという効果が得られる
。
（４）上記（１）、 （２）により、アドレスデコーダ
回路の数が半減できるから、その分消費電流も削減でき
るため、半導体記憶装置の低消費電力化を図ることがで
きるという効果が得られる。
回路の数が半減できるから、その分消費電流も削減でき
るため、半導体記憶装置の低消費電力化を図ることがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記第２図の
実施例において、第３のアドレスデコーダ回路として、
第１のアドレスデコーダ回路のように２ビットのアドレ
ス信号を用いた場合には、第２のアドレスデコーダ回路
ＤＣＲ２の数をさらに半減できるものとなる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記第２図の
実施例において、第３のアドレスデコーダ回路として、
第１のアドレスデコーダ回路のように２ビットのアドレ
ス信号を用いた場合には、第２のアドレスデコーダ回路
ＤＣＲ２の数をさらに半減できるものとなる。
このように、３つのアドレスデコーダ回路のアドレス信
号のビット配分は、種々の実施形態を採ることができる
ものである。また、データ線を選択するカラムアドレス
デコーダ回路に対しても同様に通用できるものである。
号のビット配分は、種々の実施形態を採ることができる
ものである。また、データ線を選択するカラムアドレス
デコーダ回路に対しても同様に通用できるものである。
さらに、上記各アドレスデコーダ回路は、Ｐチャンネル
ＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとからなる相
補型ＭＯ３回路によって構成するものであってもよい。
ＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとからなる相
補型ＭＯ３回路によって構成するものであってもよい。
以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに通用した場合つ
いて説明したが、それに限定されるものではす（、例え
ば、スタティック型ＲＡＭあるいはＲＯＭ （プログラ
マブルＲＯＭ （リード・オンリー・メモリ）を含む〕
にあっても、同様に通用できるものである。
利用分野であるダイナミック型ＲＡＭに通用した場合つ
いて説明したが、それに限定されるものではす（、例え
ば、スタティック型ＲＡＭあるいはＲＯＭ （プログラ
マブルＲＯＭ （リード・オンリー・メモリ）を含む〕
にあっても、同様に通用できるものである。
第１図は、本願発明者等においてこの発明に先立って既
に開発されたアドレスデコーダの一例を示す回路図、 第２図は、この発明に係るアドレスデコーダの一実施例
を示す回路図である。 ＤＣＲ１・・第１のアドレスデコーダ回路、ＤＣＲ２・
・第２のアドレスデコーダ回路、ＤＣＲ３・・アドレス
デコーダ回路、０１〜Ｇ５・・ノアゲート回路 第 １ 図 第 ２ 図
に開発されたアドレスデコーダの一例を示す回路図、 第２図は、この発明に係るアドレスデコーダの一実施例
を示す回路図である。 ＤＣＲ１・・第１のアドレスデコーダ回路、ＤＣＲ２・
・第２のアドレスデコーダ回路、ＤＣＲ３・・アドレス
デコーダ回路、０１〜Ｇ５・・ノアゲート回路 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、複数の選択タイミング信号線のうち１つのタイミン
グ信号線を選択する第１のアドレスデコーダと、この複
数の選択タイミング信号線とワード線又はデータ線選択
回路との間に設けられた複数のスイッチＭＯＳＦＥＴを
選択する第２のアドレスデコーダと、上記第２のアドレ
スデコーダによって選択された複数のスイッチＭＯＳＦ
ＥＴのうち、１つのスイッチＭＯＳＦＥＴをオン状態に
する内部相補アドレス信号の選択レベルによってオン状
態になるＭＯＳＦＥＴにより非選択レベルのアドレス信
号を他のスイッチＭＯＳＦＥＴに相互に供給して他のス
イッチＭＯＳＦＥＴをオフ状態にする第３のアドレスデ
コーダとを具備することを特徴とする半導体記憶装置。 ２、上記第３のアドレスデコーダは、１ビットの内部相
補アドレス信号を受けて、上記第２のアドレスデコーダ
によって同時に選択状態にされた２つのスイッチＭＯＳ
ＦＥＴのうち、一方のスイッチＭＯＳＦＥＴのみをオン
状態にするものであることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 ３、上記アドレスデコーダで選択されるメモリアレイの
メモリセルは、１ＭＯＳ型メモリセルであることを特徴
とする特許請求の範囲第１又は第２項記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199573A JPS6180592A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199573A JPS6180592A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180592A true JPS6180592A (ja) | 1986-04-24 |
Family
ID=16410076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199573A Pending JPS6180592A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180592A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142592A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
| JPS63204589A (ja) * | 1987-02-20 | 1988-08-24 | Sony Corp | 半導体記憶装置 |
| JPH02177080A (ja) * | 1988-10-28 | 1990-07-10 | Texas Instr Inc <Ti> | 復号回路とメモリ・チップと行線を駆動する方法 |
-
1984
- 1984-09-26 JP JP59199573A patent/JPS6180592A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142592A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
| JPH0444356B2 (ja) * | 1986-12-04 | 1992-07-21 | Fujitsu Ltd | |
| JPS63204589A (ja) * | 1987-02-20 | 1988-08-24 | Sony Corp | 半導体記憶装置 |
| JPH02177080A (ja) * | 1988-10-28 | 1990-07-10 | Texas Instr Inc <Ti> | 復号回路とメモリ・チップと行線を駆動する方法 |
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