KR950030165A - 개량된 용장성 회로를 구비한 반도체 기억 장치 - Google Patents

개량된 용장성 회로를 구비한 반도체 기억 장치 Download PDF

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KR950030165A
KR950030165A KR1019950008104A KR19950008104A KR950030165A KR 950030165 A KR950030165 A KR 950030165A KR 1019950008104 A KR1019950008104 A KR 1019950008104A KR 19950008104 A KR19950008104 A KR 19950008104A KR 950030165 A KR950030165 A KR 950030165A
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고레아끼 후지따
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

다이내믹 랜덤 액세스 메모리는 메모리셀 어레이 블록(1a, 1b)과 행 디코더(2a, 2b)와 용장 워드선(RWLa, RWLb)과, 용장 메모리셀(MC)과, 치환 회로(10a, 10b) 및 정상 메모리셀 비선택회로(11)를 구비한다.
각 메모리셀 어레이 블록은 정상 워드선(WL)과 정상 메모리셀을 포함한다.
각각의 행 디코더는 한 개의 메모리셀 어레이 블록에 대응하여 설치된다.
각각의 치환 회로는 용장성 선택회로(3a, 3b)와, 치환 어드레스 프로그램 회로(4a, 4b) 및 용장 워드선 선택 회로(5a, 6a, 5b, 6b)를 포함된다.
상기 용장성 선택회로는 대응하는 용장 워드선이 사용될 것인지의 여부를 미리 설정시킨다.
프로그램 회로는, 대응하는 용장 워드선으로 치환될 워드선의 프로그램된 어드레스를 가진다.
정상 메모리셀 비선택회로는, 치환 회로의 어느 하나가 대응하는 용장 워드선을 선택할 때, 그 치환 회로의 출력에 응답하여 행 디코더를 불활성화 시킨다.
대응하는 용장 워드선이 사용되지 않을 때, 프리디코드 신호(X0·X1, X0·1X1, /X0·X1, /X0·/X1)의 부하가 상호 같게 되도록 프르디코드 신호는 프로그램 회로로 분산된다.

Description

개량된 용장성 회로를 구비한 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 반도체 기억 장치에 있어서의 주요부의 구성을 나나탠 블록과, 제2도는 제1도에 나타난 반도체 기억장치의 전체 구성을 나타낸 회로도, 제3도는 제2도의 감지 증폭기 활성화 회로의 구체적인 구성을 나타낸다.

Claims (10)

  1. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열의 매트릭스 형태로 배열된 복수의 메모리셀(MC)을 포함하는 복수개의 메모리 어레이 블록(la, lb)과, (b) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 외부로부터 인가된 복수개의 어드레스 신호에 응답하여 대응하는 메모리셀 어레이 블록에 있는 복수개의 선택선 중에서 어느 하나를 선택하는 복수개의 제1의 선택수단(2a, 2b)과, (c) 복수개의 용장 선택선(RWLa, RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (d) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (e) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용되는지 또는 사용되지 않는지의 여부를 앞서서 설정하는 설정수단(3a, 3b)과, 대응하는 용장 선택선의 어느 하나가 사용되지 않는 제1의 경우에 있어서는 상기 복수개의 어드레스 신호를 선택하여 출력하고 대응하는 용장 선택선의 어느 하나가 사용되는 제2의 경우에 있어서는 사용되어야 할 그 용장 선택선으로 치환될 선택선의 어드레스를 지정하는 어드레스 신호를 선택하여 출력하기 위한 프로그램 수단(4a, 4b)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선을 선택하는 제2의 선택수단(5a, 6a, 5b, 6b)을 포함하는 복수개의 용장성 회로 수단(10a, 10b)과, (f) 대응하는 용장 선택선의 어느 하나가 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때, 상기 복수개의 용장회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키는 불활성화 수단(11)을 구비하고, 상기 복수개의 용장 회로 수단의 제1의 프로그램 수단은 상기 제1의 경우에서 제2의 프로그램수단에 의해 선택된 어드레스 신호이외의 어드레스 신호를 선택함을 특징으로 하는 반도체 기억장치.
  2. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 행과 열로 이루어진 매트릭스에 배열되고 상기 복수개의 선택선에 접속된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a, 1b)과, (b) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 외부로부터 인가된 복수개의 어드레스 신호에 응답하여 대응하는 메모리셀 어레이 블록에서 그 복수개의 선택선 중의 어느 하나를 선택하기 위한 복수개의 제1의 선택수단(2a, 2b)과, (c) 복수개의 용장선(RWLa, RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (d) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (e) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용되는지 또는 사용되지 않는지의 여부를 앞서서 설정하는 설정수단(3a, 3b)과, 대응하는 용장 선택선의 어느 하나로 치환 되어야 할 선택선에 대한 프로그램된 어드레스를 가지는 프로그램 수단(4a, 4b, 4c, 4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하기 위한 제2의 선택수단(5a, 6a, 5b, 6b)을 포함하는 복수개의 용장성 회로수단(10a, 10b)과, (f) 대응하는 용장 선택선의 어느 하나가 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때, 상기 복수개의 용장회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키는 불활성화 수단(11)을 구비하고, 상기 대응하는 용장 선택선이 사용되지 않을 때 상기 복수개의 어드레스 신호의 그 부하가 실질적으로 상호 균등하게 되도록 상기 복수개의 어드레스 신호가 각각의 상기 프로그램 수단에 인가됨을 특징으로 하는 반도체 기억장치.
  3. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 이루어진 매트릭스에 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(la, lb)과, (b) 외부로부터 인가된 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드신호(PXA, X0·X1, X0·/X1, /X0·X1, /X0·/X1)를 생성하기 위한 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선 중의 어느 하나를 선택하기 위한 복수개의 제1의 선택수단(2a, 2b)과, (d) 복수개의 용장 선택선(RWLa, RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)고, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지 또는 사용되지 않을 것인지를 미리 설정하는 설정수단(3a, 3b)과, 대응하는 용장 선택선의 어느 하나가 사용되지 않는 제1의 경우일 때에는, 상기 복수개의 프리디코드 신호의 어느 하나를 선택하여 출력하고, 대응하는 용장 선택선의 어느 하나가 사용되지 않는 제2의 경우일 때는, 사용되어야 할 그 용장 선택선으로 치되도록 선택된 어드레스를 지정하는 프리디코드 신호를 선택하여 출력하기 위한 프로그램 수단(4a, 4b, 4c, 4d)과, 상기 설정수단과 상기 프로그램수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하기 위한 제2의 선택수단(5a, 6a, 5b, 6b)을 포함하는 복수개의 용장성 회로 수단(10a, 10b)과, (g) 대응하는 용장 선택선의 어느 하나가 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때, 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키기 위한 불활성화 수단(11)을 구비하고, 상기 복수개의 용장성 회로수단에 있는 제1의 프로그램 수단은 상기 제1의 경우에 있는 제2의 프로그램 수단에 의해 선택된 프리디코드 신호이외의 프리디코드 수단을 선택함을 특징으로 하는 반도체 기억장치.
  4. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 이루어진 매트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(la, lb)과, (b) 외부로부터 인가된 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0·X1, X0·/X1, /X0·X1, /X0·/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선 중의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a, 2b)과, (d) 복수개의 용장 선택선(RWLa,RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지 또는 사용되지 않을 것인지를 미리 설정시키는 설정수단(3a, 3b)과, 대응하는 용장 선택선의 어느 하나도 사용되지 않는 제1의 경우에 있을 때는 상기 복수개의 프리디코드 신호의 어느 하나를 선택하여 출력하고 대응하는 용장 선택선의 어느 하나가 사용되는 제2의 경우에 있을 때는 사용되어야 할 용장 선택선으로 치환되는 선택선이 어드레스를 지정하는 프리디코드 신호를 선택하여 출력하는 프로그램 수단(4a, 4b, 4c, 4d)과 상기 설정수단과 상기 프로램수단의 수단의 출력에 응답하여 대응하는 용장 선택중의 어느 하나를 선택하는 제2의 선택수단(5a, 5b, 6a, 6b)을 포함하는 복수개의 용장성 회로 수단(10a, 10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 용장성 회로 수단의 어느 하나에 의해 선택될 때는 상기 복수개의 용장성 회로 수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화 시키기 위한 불활성화 수단(11)을 구비하고, 상기 복수개의 용장성 회로수단에 있는 각 프로그램 수단은, 상기 제1의 경우에서 다른 프로그램 수단에 의해 선택된 프리디코드 신호이외의 프리디코드 수단을 선택함을 특징으로 하는 반도체 기억장치.
  5. 반도체 기억장치에 있어서, (a) 복수개의 선택(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 된 매트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(la, lb)과, (b) 외부로부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0·X1, X0·/X1, /X0·X1, /X0·/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a, 2b)과, (d) 복수개의 용장 선택선(RWLa, RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지의 여부를 미리 설정시키는 설정수단(3a, 3b)과, 대응하는 용장 선택선의 어느 하나로 치환될 선택선의 프로그램된 어드레스를 가지는 프로그램 수단(4a, 4b, 4c, 4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 복수개의 용장성 회로수단(10a, 10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로수단에 의해 선택될 때는 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 대응하는 어느 하나의 용장 선택선이 사용되지 않을때는 상기 복수개의 프리 디코드 신호가 각 상기 프로그램 수단에 인가됨을 특징으로 하는 반도체 기억장치.
  6. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로된 매트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(la, lb)과, (b) 외부로부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0·X1, X0·/X1, /X0·X1, /X0·/X1)를 생성하기 위한 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택선의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a, 2b)과, (d) 복수개의 용장 선택선(RWLa, RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, 대응하는 용장 선택선이 사용될 것인지의 여부를 미리 설정시키는 설정수단(3a, 3b)과, 대응하는 용장 선택선의 어느 하나로 치환될 선택선의 프로그램된 어드레스를 가지는 프로그램수단(4a, 4b, 4c, 4d)과, 상기 설정수단과 상기 프로그램 수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 복수개의 용장성 회로수단(10a, 10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로 수단에 의해 선택될 때 상기 복수개의 용장성 회로 수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 제1의 경우에 있을 때, 한 개의 프리디코드 신호를 선택하는 프로그램 수단의 그 수효가, 다른 한 개의 프리디코드 신호를 선택하는 제2의 프로그램 수단에 대해서와 상호 같게 되도록 설정됨을 특징으로 하는 반도체 기억장치.
  7. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로된 메트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(1a, 1b)과, (b) 외부로부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드신호(PXA, X0·X1, X0·/X1, /X0·X1, /X0·/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록내의 복수개의 선택개의 선택선의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a, 2b)과, (d) 복수개의 용장 선택선(RWLa, RWLb)과, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f)상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, (f1)대응하는 어느 하나의 용장 선택선이 사용되는 지의 여부를 미리 설정시키는 제1의 설정수단(3a, 3b)과, (f2)대응하는 어느 하나의 용장 선택선으로 치환될 선택선의 어드레스 집합을 갖는 제2의 설정수단(40, 50)과, 상기 제2설정수단의 출력에 응답하여 상기 복수개의 프리 디코드 신호의 어느 하나를 선택하여 출력하는 신호 선택수단(61-68, 71-78)과, (f3) 상기 제1의 설정수단과 상기 신호 선택수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 제2의 선택수단(5a, 6a, 5b, 6b)을 포함하는 복수개의 용장성 회로 수단(10a, 10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로 수단에 의해 선택될 때, 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 복수개의 용장 선택선이 사용되지 않을 때는 상기 복수개의 용장성 회로 수단에 있는 제1의 프로그램 수단은 제2의 프로그램 수단에 의해 선택된 프리디코드 신호 이외의 프리디코드 신호를 선택함을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제2의 설정수단은 제1의 논리제어신호를 발생하는 상위 설정수단(40)과, 제2의 논리제어 수단을 발생하는 하위 설정수단(50)을 구비하고, 상기 신호 선택수단은, 상기 제1의 논리제어신호가 제1의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호중에서 한 개(X0·X1)를 전송하기 위한 제1의 상위 트랜스퍼 게이트 수단(61, 71)과, 상기 제1의 논리제어신호가 제2의 논리레벨이 이를 때 상기 복수개의 프리디코드 신호 중의 다른 한 개(X0·/X1)를 전송하기 위한 제2의 상위 트랜스퍼 게이트 수단(63, 73)과, 상기 제1의 논리제어신호가 상기 제1의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호중의 또 다른 한 개(/X0·X1)를 전송하기 위한 제3의 상위 트랜스퍼 게이트 수단(65, 75)과, 상기 제1의 논리제어신호가 상기 제2의 논리레벨에 이를 때 상기 복수개의 프리디코드 신호중의 나머지 다른 한 개(/X0·/X1)를 전송하기 위한 제4 상위 트랜스퍼 게이트 수단(67, 77)과, 상기 제2의 논리제어신호가 상기 제1의 논리레벨에 이를때 상기 제1의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제1의 하위 트랜스퍼 게이트 수단(62, 72)과, 상기 제2의 논리제어신호가 상기 제1의 논리레벨에 이를 때, 상기 제2의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제2의 하위 트랜스퍼 게이트 수단(64, 74)과, 상기 제2의 논리제어신호가 상기 제2의 논리레벨에 이를때, 상기 제3의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제3의 하위 트랜스퍼 게이트 수단(66, 76)과, 상기 제2의 논리제어신호가 상기 제2의 논리레벨에 이를 때, 상기 제4의 상위 트랜스퍼 게이트 수단의 출력신호를 전송하기 위한 제4의 트랜스퍼 게이트 수단(68, 78)을 구비함을 특징으로 하는 반도체 기억장치.
  9. 반도체 기억장치에 있어서, (a) 복수개의 선택선(WL)과, 상기 복수개의 선택선에 접속되고 행과 열로 된 메트릭스 형태로 배열된 복수개의 메모리셀(MC)을 포함하는 복수개의 메모리셀 어레이 블록(la, lb)과, (b) 외부로부터 인가되는 복수개의 어드레스 신호(XA)를 디코드하여 복수개의 프리디코드 신호(PXA, X0·X1, X0·/X1, /X0·X1, /X0·/X1)를 생성하는 프리디코드 수단(12)과, (c) 상기 복수개의 메모리셀 어레이 블록에 대응하여 설치되고, 각각은 상기 복수개의 프리디코드 신호에 응답하여 대응하는 메모리셀 어레이 블록 내의 복수개의 선택선의 어느 하나를 선택하는 복수개의 제1의 선택수단(2a, 2b)과, (d) 복수개의 용장 선택선(RWLa, RWLb)고, 상기 복수개의 메모리셀 어레이 블록 각각에 대응하여 설치된 상기 복수개의 용장 선택선의 어느 하나와, (e) 상기 복수개의 용장 선택선에 접속된 복수개의 용장 메모리셀(MC)과, (f) 상기 복수개의 메모리셀 어레이 블록의 각각에 대응하여 설치되고, (f1) 대응하는 어느 하나의 용장 선택선이 사용되는 지의 여부를 미리 설정시키는 설정수단(3a, 3b)과, (f2) 대응하는 어느 하나의 용장 선택선으로 치환될 선택선의 어드레스 집합을 갖는 제2의 설정수단(40, 50)과, 각각은 상기 제2의 설정수단의 출력에 응답하여 대응하는 상기 복수의 프리디코드 신호의 한 개를 전송하기 위한 복수개의 전송수단(61-68, 71-78)과, (f3) 상기 제1의 설정수단과 상기 전송수단의 출력에 응답하여 대응하는 용장 선택선의 어느 하나를 선택하는 제2의 선택수단(5a, 6a, 5b, 6b)을 포함하는 복수개의 용장성 회로수단(10a, 10b)과, (g) 대응하는 어느 하나의 용장 선택선이 상기 복수개의 어느 하나의 용장성 회로수단에 의해 선택될 때, 상기 복수개의 용장성 회로수단의 출력에 응답하여 상기 복수개의 제1의 선택수단을 불활성화시키는 불활성화 수단(11)을 구비하고, 상기 복수개의 용장 선택선이 사용되지 않을 때는 상기 복수개의 제1의 용장성 회로수단에 있는 상기 복수개의 제1의 전송수단은 제2의 용장성 회로수단에 있는 상기 복수개의 제1의 전송수단에 의해 전송된 프리디코드 신호 이외의 프리디코드 신호를 전송함을 특징으로 하는 반도체 기억장치.
  10. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950008104A 1994-04-12 1995-04-07 개량된 용장성 회로를 구비한 반도체 기억장치 KR0160591B1 (ko)

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