JPH0587917B2 - - Google Patents

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JPH0587917B2
JPH0587917B2 JP59504288A JP50428884A JPH0587917B2 JP H0587917 B2 JPH0587917 B2 JP H0587917B2 JP 59504288 A JP59504288 A JP 59504288A JP 50428884 A JP50428884 A JP 50428884A JP H0587917 B2 JPH0587917 B2 JP H0587917B2
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JP
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bit line
input
gate
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clock phase
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Keuin Deiuitsudo Koruitsutsu
Girubaato Reroi Junya Moerii
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AT&T Corp
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AT&T Corp
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Description

請求の範囲 １ Ｎ行Ｎ列に配置されたメモリ・セルのアレ
イ、該アレイのＮ本の行の個々と関連するＮ本の
ビツト線、及び第１のクロツク位相φ１期間中に
該Ｎ本のビツト線を所定値にプリチヤージしそし
て第２の位相φ２期間中に選択されたメモリ・セ
ルにアクセスするための前記Ｎ本のビツト線に接
続されたクロツク源Ｍ６とからなるメモリ装置に
おいて、 該クロツク源からの第１のクロツク位相に応動
して所定値にプリチヤージするダミー・ビツト線
６０、及び 該第１のクロツク位相及び該ダミー・ビツト線
のプリチヤージの完了に応動して出力信号を発生
し、該出力信号を該クロツク源に与えることによ
り該クロツク源の第２のクロツク位相を開始させ
るラツチ手段６８とを含むことを特徴とするメモ
リ装置。
２ 請求の範囲第１項に記載のメモリ装置におい
て、該ダミー・ビツト線は該Ｎ本のビツト線より
ゆつくりした速度でプリチヤージを行なうことを
特徴とするメモリ装置。
３ 請求の範囲第１項に記載のメモリ装置におい
て、該ダミー・ビツト線は該アレイの各々のメモ
リ・セルと同様な幾何学的形状を有する複数個の
トランジスタ素子６２1−６２Nより成ることを特
徴とするメモリ装置。
４ 請求の範囲第１項に記載のメモリ装置におい
て、該ラツチ手段はフリツプ・フロツプ回路より
成り、該第１のクロツク位相が該フリツプ・フロ
ツプ回路の第１の入力CKとして加えられ、該ダ
ミー・ビツト線が該フリツプ・フロツプ回路の第
２の入力Ｄ接線されていることを特徴とするメモ
リ装置。
発明の背景 １ 発明の分野 本発明はメモリ・デバイスのグリツチ・ロツク
アウト回路に関し、特にシステム・クロツクが標
準クロツク源から別のクロツク源に切換えられた
ときに不正なデータ（“グリツチ”）が書き込まれ
ることを防ぐ装置に関する。
２ 従来技術の説明 メモリ・システムにおいて何らかの理由で使用
中のクロツク信号が失なわれた場合に他のクロツ
ク源に切換えることは良くあることである。この
ような他のクロツクは通常異なる位相を有してお
り、従つてメモリ・チツプが１時的にそのクロツ
ク入力において極めて狭いパルス、即ちグリツチ
を受信する可能性が存在する。このようなグリツ
チはシステム中に不適切にデータを書き込むこと
があるので、このようなグリツチをロツクアウト
することが望ましい。
発明の要旨 本発明はメモリ・デバイスのグリツチ・ロツク
アウト回路、特に第１のクロツク位相期間中は常
にプリチヤージされ、第２のクロツク位相期間中
はデイスチヤージされるメモリ装置にダミー・ビ
ツト線が付加されている装置に関する。ダミー線
の状態は第１のクロツク位相によつてラツチさ
れ、第２のクロツク位相の初期化を制御するため
にクロツク発生器にフイードバツクされる。
最小量のオン・チツプ回路の追加によつて例え
ばRAM上の不完全なプリチヤージ・サイクルを
ロツクアウトする装置を提供することは本発明の
１つの特長である。
本発明の更なる特長は、その容量が実際のビツ
ト線のそれと出来るだけ近くなるように実際のビ
ツト線と幾何学的に極めて近いダミー線路を提供
することにある。
本発明の更に他の特長はメモリ・セルの有効な
読み出しまたは書き込みを試みる前にすべての実
際のビツト線が完全にプリチヤージされることを
保証するために実際のビツト線よりゆつくりとチ
ヤージアツプするダミー・ビツト線を提供するこ
とにある。
【図面の簡単な説明】
第１図は本発明と関連するグリツチ・ロツクアウ
ト回路を含むカスタムNMOS RAMの例、第２
図は本発明の動作を説明する第１図の回路と関連
するタイミング図である。
詳細な説明 ｎ型MOS（NMOS）ポリセル設計されたラン
ダム・アクセス・メモリ（RAM）は２相クロツ
クを使用している。即ちクロツク位相φ１が高レ
ベルのときに、入力、出力およびアドレス・ラツ
チはエネイブルされ、ビツト線はプリチヤージさ
れ、クロツク位相φ２が高レベルのときに、すべ
ての入力および出力ラツチは閉じられ、RAMセ
ルのアドレス指定された行がアクセスされ、
RAMを読み出すか又は書き込むことにより有効
データがビツト線上に形成される。プリチヤージ
時間が不十分であると、ビツト線は未知状態とな
り、その後にRAMセルの行がアクセスされると
ビツト線上のこの未知状態がセル中に記憶され、
記憶されたデータが変更される。RAMが例えば
タイムスロツト情報を記憶している場合には大変
な被害が生じることになる。
従つてビツト線を不完全にプリチヤージするよ
うなグリツチをロツクアウトすることが望まし
い。本発明に従うロツクアウトを実行し得る装置
が第１図に示されている。第１図の回路は一例を
示すに過ぎないことを理解されたい。何故ならば
本発明のロツクアウト回路は他のトランジスタ・
デバイスを用いたスタテイツクあるいはダイナミ
ツクRAMデバイスでも使用でき、図示のデユア
ル・ビツト線、交差結合セル構成に必ずしも限定
されないからである。
本発明のロツクアウト回路の動作を議論する前
に、典型的なRAMと関連する動作シーケンスに
ついて簡単に議論する。RAMの動作シーケンス
の初期状態にあつては第１のクロツク位相φ１が
マスタ・クロツクMC（図示せず）によつて発生
され、NORゲート２２（第１図）を通過して、
非反転増幅器２６の出力に現われる。第１のクロ
ツク位相φ１は非反転増幅器２６から出力線に沿
つて伝播し、ゲート入力として複数個のプリチヤ
ージ・ゲート１２1〜１２Nに加えられる。ここで
ＮはRAMのセル・アレイの大きさである。
各プリチヤージ・ゲート１２ｉは１対のトラン
ジスタ１４ｉおよび１６ｉより成り、各トランジ
スタのソース入力は共通接続され、デバイスの正
の電源（通常は5V）に接続される。クロツク位
相φ１は各トランジスタ１４1〜１４N，１６1〜
１６Nのゲート端子に加えられ、関連するプリチ
ヤージ・ゲートを形成する各トランジスタのドレ
イン端子はそれと関連するビツト線に結合されて
いる。即ち、トランジスタ１４1および１６1のド
レイン端子はビツト線１８1に結合されており、
トランジスタ１４2および１６2のドレイン端子は
ビツト線１８2に結合されており、……、トラン
ジスタ１４Nおよび１６Nのドレイン端子はビツト
線１８Nに結合されている。クロツク位相φ１が
ゲート入力としてトランジスタ１４1〜１４Nおよ
び１６1〜１６Nに加えられるとき、プリチヤー
ジ・ゲート１２1〜１２Nは活性化され、ソース入
力に現われる5Vがデバイスを通してドレイン端
子に加えられることを許容し、それによつてビツ
ト線１８1〜１８Nをプリチヤージする。
クロツク位相φ１とクロツク位相φ２がオーバ
ラツプすることを避けるために、クロツク位相φ
２はマスタクロツクMCおよびRW信号によつて
発生される。このようにして、第１図に示す如
く、信号がMCから送信され、インバータ２０お
よび１対の交差結合さたNORゲート２２および
２４に加えられる。読み出しまたは書き込み
（RW）信号がフリツプ・フロツプ１０のＤ入力
に存在するとき、該信号はフリツプ・フロツプ１
０を通過し、その出力に現われる。この場合、読
み出し入力信号Ｒは出力を高レベルとし、書き
込み入力信号ＷはＱ出力を高レベルとする。フリ
ツプ・フロツプ１０のＱ出力は第１の入力として
ANDゲート２８に加えられる。この場合ANDゲ
ート２８の第２の入力はNORゲート２４の出力
である。同様に、フリツプ・フロツプ１０のＱ出
力は第１の入力としてANDゲート３０に加えら
れる。ここでNORゲート２４の出力もまた入力
として加えられる。従つて、読み出しまたは書き
込み動作は、MCからの正しい信号が交差結合さ
れたNORゲート２２および２４を通過するまで
開始されない。ANDゲート２８および３０の他
の入力およびANDゲート３２の動作に関しては
本発明の動作と関連して以下で述べる。
正しいメモリ・セルがアクセスされるために
は、所望のセルのアドレスがメモリ・アレイに加
えられなければならない。これは第１図に示すよ
うに、複数個のアドレス・ラツチ３４1〜３４M
（Ｍはアレイ中のセルの総数に等しい）およびア
ドレス・デコーデイング回路３６によつて実行さ
れる。アドレス・ラツチの各々は別個のアドレス
信号A1〜AMに応動する。ここで各アドレス信号
はメモリ・セルと１対１の関係にある。アドレ
ス・デコーデイング回路は、アドレス信号A1〜
AMの存在を決定することによりどのセルを活性
化すべきかを決定する。この情報はアドレス・デ
コーデイング回路３６の出力として正しい語線３
８1〜３８Nに加えられる。
前述の如く、特定のセルからの情報が読み出さ
れる場合には、ANDゲート２８がエネイブルさ
れ、読み出し制御信号が複数個の出力絶縁ゲート
４２1〜４２Nに加えられる。この場合、各絶縁ゲ
ートはアレイの夫々別個のビツト線と関連してい
る。第１図に示すように、各々の絶縁ゲート４２
ｉは１対のトランジスタ４４ｉおよび４６ｉより
成る。この場合、ANDゲート２８の読み出しエ
ネイブル出力信号は各トランジスタ４４1〜４４N
および４６1〜４６Nのゲート入力に加えられる。
１対のトランジスタ４４ｉおよび４６ｉのソース
入力は第１図に示すようにその関連するビツト線
１８ｉの相対する側に接続されている。従つて、
読み出しエネイブル信号が１対のトランジスタ４
４ｉおよび４６ｉのゲート入力に存在すると、出
力絶縁ゲート４２ｉは非活性化され、ビツト線１
８ｉに沿うセルの１つのアドレス指定の結果とし
て該ビツト線１８ｉに沿つて現われる電荷は出力
絶縁ゲート４２ｉを通過する。絶縁ゲート４２ｉ
からの出力はその後関連する出力ラツチ４８ｉを
通過する。ここで複数個の出力ラツチ４８1〜４
８Nは複数個の絶縁ゲート４２1〜４２Nと１対１
の関係にある。従つて、第１図から分るように、
出力ラツチ４８ｉの出力はビツト線１８ｉに沿う
アドレス指定されたメモリ・セルからの所望のデ
ータ・ビツトDOIとなる。
前述の読み出し過程と類似の仕方で、データは
セル・アレイを形成するメモリ・セル中に転送さ
れ、記憶される。この場合、フリツプ・フロツプ
１０のＤ入力に加えられる書き込み入力信号はフ
リツプ・フロツプ１０のＱ出力をトグル・スイツ
チし、ANDゲート３０をエネイブルする。書き
込みエネイブル信号は複数個の入力絶縁ゲート５
０1〜５０Nに加えられる。ここで各々の入力絶縁
ゲートはアレイの別個のビツト線と関連してい
る。第１図に示す各々の入力絶縁ゲートは１対の
トランジスタ５２ｉおよび５４ｉより成り、書き
込みエネイブル信号は各トランジスタのゲートに
加えられる。各トランジスタのソース入力は関連
するビツト線１８ｉの相対する側に接続されてお
り、ドレイン入力は関連する入力ラツチ５６ｉの
入力に接続されている。書き込まれるべき情報を
含んでいるメモリ・セル・ロケーシヨンは読み出
し操作と関連して述べたのと同じ仕方で同じアド
レス・ラツチ３４1〜３４Mおよびアドレス・デコ
ーデイング回路３６を使用してアドレス指定され
る。従つて、書き込みエネイブル信号がトランジ
スタ５２ｉおよび５４ｉのゲート入力に存在する
場合には、入力絶縁ゲート５０ｉは非活性化さ
れ、書き込みされるべきセルを含むビツト線がそ
の関連する入力ラツチ５６ｉに接続される。入力
データ・ビツトDIiは入力として関連する入力ラ
ツチ５６ｉに加えられ、正しいクロツク信号が存
在する場合には入力ラツチ５６ｉを通して転送さ
れ、ビツト線１８に沿つて伝播してアレイの所望
のセル中に記憶される。
本発明に従い、グリツチ、即ち不完全なプリチ
ヤージは第１図に示すようにダミー・ビツト線６
０を付加することによりロツクアウトされる。ダ
ミー・ビツト線６０はセル・メモリ・アレイの最
終列に直接隣接して配置されたＮ個のトランジス
タ６２1〜６２Nより成る。プリチヤージ・ゲート
６４がまたダミー・ビツト線６０中に含まれてい
る。この場合プチヤージ・ゲート６４はプリチヤ
ージ・ゲート１２1〜１２Nを活性化するのと同じ
クロツク位相φ１信号によつて活性化される。ト
ランジスタ６２1〜６２Nのすべてのソース入力は
恒久的に接地されているので、プリチヤージ信号
をゲート６４に加えるとゲート６４のソースに現
われる5Vがその中を通過し、ダミー・ビツト線
全体をプリチヤージする。第１図から分るよう
に、トランジスタ６２1〜６２Nのすべてのドレイ
ン端子は共通接続されており、Ｄ入力としてフリ
ツプ・フロツプ６８に加えられる。クロツク位相
φ１信号はクロツク入力としてフリツプ・フロツ
プ６８に加えられる。従つて、ダミー・ビツト線
６０が完全にプリチヤージされると、フリツプ・
フロツプ６８のＤ入力は高レベルとなり、フリツ
プ・フロツプ６８のＱ出力をトグル・スイツチす
る。この出力信号はフイードバツクされて第３の
入力としてANDゲート２８および３０に加えら
れる。従つて、本発明に従い、フリツプ・フロツ
プ６８のＱ出力がトグル・スイツチされるまで読
み出し操作も書き込み操作も生じない。何故なら
ばANDゲート２８および３０の第３の入力は低
レベルに留まり、両方のゲートをデイスエイブル
状態に保つからである。
フリツプ・フロツプ６８からのＱ出力信号はま
たANDゲート３２に対する第１の入力として加
えられる。ここでANDゲート３２の第２の入力
はNORゲート２４（これはマスタ・クロツクに
より制御されている）の出力である。従つて
ANDゲート３２の出力はクロツク位相φ２とな
る。クロツク位相φ２はその後アドレス・デコー
デイング回路３６の入力として加えられ、アドレ
ス情報をアドレス・ラツチ３４1〜３４Nからセ
ル・アレイそれ自身に送出する。従つて、本発明
に従い、クロツク位相φ１上のグリツチの存在に
よりダミー・ビツト線６０が完全にプリチヤージ
されないと、フリツプ・フロツプ６８のＱ出力、
そしてφ２、φ２Ｗならびにφ２Ｒは低レベルに
留まり、RAMセルにはアクセスされない。
本発明の動作を説明するタイミング図が第２図
に示されている。点線はRAMサイクルの正規動
作を表わしている。即ちクロツク位相φ１はビツ
ト線を完全にプリチヤージするのに十分な程長い
間高レベルに留つている。ビツト線が一度完全に
プリチヤージされると、クロツク位相φ１は低レ
ベルとなり、クロツク位相φ２は高レベルとなつ
て、読み出しまたは書き込みが実行される。第２
図から分るように、ダミー・ビツト線は残りのビ
ツト線よりゆつくりした速度でプリチヤージを行
い、それによつてクロツク位相φ２が初期化され
る前にすべてのビツト線が十分にプリチヤージさ
れることを保証するように構成されている。ダミ
ー・ビツト線がプリチヤージされる速度はその容
量およびそのプリチヤージ・ゲートの大きさによ
つて決定され、利用者の裁量によつて選択でき
る。更に適正な動作を保証するために、ダミー・
ビツト線はその容量が実際のビツト線のそれと出
来るだけ近くなるようにアレイのビツト線と同じ
様に、即ち実際のビツト線と幾何学的に極めて類
似したレイアウトを有するようにする必要があ
る。
第２図に戻ると、実線で示すようにクロツク位
相φ１でグリツチが生じると、図示のビツト線も
ダミー・ビツト線も共に完全にはプリチヤージさ
れない。従つて、クロツク位相φ２は低レベルに
留まり、セル・アレイはアクセスされない。
JP59504288A 1983-11-25 1984-11-21 グリッチ・ロックアウト回路を有するメモリ装置 Granted JPS61500513A (ja)

Applications Claiming Priority (2)

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US554914 1983-11-25
US06/554,914 US4627032A (en) 1983-11-25 1983-11-25 Glitch lockout circuit for memory array

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JPS61500513A JPS61500513A (ja) 1986-03-20
JPH0587917B2 true JPH0587917B2 (ja) 1993-12-20

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ID=24215235

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JP59504288A Granted JPS61500513A (ja) 1983-11-25 1984-11-21 グリッチ・ロックアウト回路を有するメモリ装置

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US (1) US4627032A (ja)
EP (2) EP0145357B1 (ja)
JP (1) JPS61500513A (ja)
KR (1) KR920010979B1 (ja)
CA (1) CA1229917A (ja)
DE (1) DE3477301D1 (ja)
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