JP2014533419A - メモリにおける基準ビットラインの使用 - Google Patents

Abstract

方法、メモリおよびシステムは、センスノードを論理ハイの電圧レベルまで充電し、基準ビットラインの電圧が基準電圧に達する時間に少なくとも部分的に基づくプリチャージ期間において、ビットラインおよび基準ビットラインに対して電荷を供給することを含んでもよい。プリチャージ期間後にビットラインに対して接続されるメモリーセルを選択してもよく、クランプ電圧が基準ビットラインの電圧に少なくとも部分的に基づいて設定されてもよい。検出期間においてビットラインの電圧レベルがクランプ電圧レベルよりも低くなると、センスノードから電荷が排出されてもよく、検出期間の終了付近におけるセンスノードの電圧レベルに少なくとも部分的に基づいて、メモリーセルの状態が決定されてもよい。【選択図】図１Ａ

Description

本主題は半導体メモリに関し、より詳細にはメモリのアクセス制御に関する。

当業界において多くの種類の半導体メモリが知られている。メモリーセルの電荷蓄積領域に電荷を蓄積するフラッシュメモリは一種のメモリである。酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いたフラッシュセルの電圧閾値は、セルの電荷蓄積領域に格納された電荷量を変更することによって変更可能であり、この場合の電圧閾値はフラッシュセルに記憶されている値を示すために使用できる。フラッシュセルの異なる２つの状態の各電圧閾値間においてフラッシュセル両端の電圧を定めれば、フラッシュセルを流れる電流を計測することによってフラッシュセルの状態が判断できる。フラッシュセルは、オフ電流状態よりも非常に高いオン電流状態を有する。フラッシュメモリに共通して使用される１つのアーキテクチャは、ＮＡＮＤアーキテクチャである。ＮＡＮＤアーキテクチャにおいて、２つ以上のメモリーセルがともにストリングに対して接続され、個々のセル制御ラインはワードラインに対して接続される。ＮＡＮＤストリングはＮＡＮＤストリングの一端部においてビットラインに対して接続されてもよい。

別の種類のメモリは相変化メモリ（ＰＣＭ）である。ＰＣＭは、非導電性の非結晶状態および導電性の結晶状態を有する相転移材料を用いる。ＰＣＭセルは、記憶された値を示す一方の状態と他方の状態のいずれかにされることが可能である。ＰＣＭセル両端の電位を定めれば、そのＰＣＭセルを流れる電流を計測することによってＰＣＭセルの状態が判断できる。ＰＣＭセルは、オフ電流よりも非常に高いオン電流を有する。

フラッシュメモリやＰＣＭを含む多くの種類のメモリは、Ｘ方向およびＹ方向の両方においてアレイを横切ることが可能な制御ラインによって、メモリーセルをアレイに組織してもよい。それらの制御ラインは多くの異なる名称を有する場合があるが、共通してワードラインおよびビットラインと呼ぶ場合がある。制御ラインは非常に長い場合があり、その長さと、ラインに対して接続されるメモリーセルの数とに起因して高抵抗および高容量を有する。

添付図面は、本明細書に取り入れられており、さらにその一部をなし、様々な実施形態を示す。全体的な説明とともに、図面は様々な原理を説明する役割を果たす。

メモリの実施形態のブロック図である。 メモリの制御回路の実施形態のブロック図である。 メモリの一実施形態における様々なラインのタイミング図である。 メモリの一実施形態における様々なラインのタイミング図である。 メモリにアクセスする方法の一実施形態のフローチャートである。 電子システムの一実施形態のブロック図である。

以下の詳細な説明において、関連の教示の完全な理解を実現するために例示を目的として数多くの具体的な詳細を述べる。ただし、本教示がそのような詳細がなくても実行可能であることは、当業者にとって明らかであろう。他の例では、本概念の態様を不必要に不明瞭となることを避けるために、周知の方法、手順、および構成要素を詳細になることなく比較的高いレベルで説明した。本開示の様々な実施形態を説明する際に、数多くの記述的な用語や句が使用されている。そのような記述的な用語や句は、本明細書において異なる定義が与えられない限り、当業者にとって一般的に同意される意味を伝えるために使用される。添付図面に図示して説明した例について以下に詳細に説明する。

図１Ａは、メモリ１００の一実施形態のブロック図である。メモリ１００は、ビットライン１１０および追加のビットライン１２０などの様々な導体を含んでもよい。「ビットライン」なる用語は当業者によって一般的に理解されているが、一部の技術においては別の名称を使用する場合がある。本明細書および特許請求の範囲で使用されるように、「ビットライン」なる用語は、ラインに対して接続されるメモリーセルのうちの１つの状態を検知するために使用可能な２つ以上のメモリーセルに対して接続される何らかの導体を指す。ビットライン１１０、１２０は、メモリアレイの一部でもよい。ビットライン１１０、１２０は、ビットライン１１０に対して接続されるメモリーセル１１１〜１１８などの２つ以上のメモリーセルに対してそれぞれ接続されてもよい。いくつかの実施形態において、メモリーセル１１１〜１１８はビットライン１１０に対してそれぞれ接続されてもよいが、別の実施形態によれば、ＮＡＮＤアーキテクチャにおいて複数のメモリーセルをストリングとして構成し、そのストリングを、ストリングの一端部においてビットラインに対して接続してもよい。メモリーセル１１１〜１１８はビットライン１１０に沿って分散されることによって、一部のメモリーセル１１１〜１１８が他と比較してセンスノード１５１に近くなってもよい。上記の例において、メモリーセル１１１はセンスノード１５１に対して最も近く、メモリーセル１１８はセンスノード１５１から最も遠い。メモリーセル１１１〜１１８は接地されてもよく、導通状態および非導通状態を有してもよく、それによってメモリーセルが導通状態にある場合に、ビットライン１１０上の電荷がメモリーセルを介してグランドに排出されてもよい。メモリーセルがＮＡＮＤストリングに構成される場合、ＮＡＮＤストリングの一端部はグランドに対して接続されてもよい。ここで、ストリングの全メモリーセルが導電性の場合、ストリングは導電性である。ワードライン１４１などの追加のメモリ制御ラインを設けて、ビットライン１１０に対して接続されるメモリーセル１１１〜１１８からメモリーセルを選択するようにしてもよい。

基準ビットライン１３０が含まれてもよい。基準ビットライン１３０は、他のビットライン１１０、１２０と実質的に同様の電気特性を有してもよい。いくつかの実施形態において、基準ビットライン１３０の長さは、他のビットラインと実質的に等しくてもよい。いくつかの実施形態において、基準ビットライン１３０の長さ、抵抗、および容量は、それぞれビットライン１１０などのビットラインの少なくとも１つの長さ、抵抗、および容量の約１０％以内でよい。ビットライン１１０の抵抗および容量が様々な実施形態によって大幅に異なってもよいが、いくつかの実施形態において、ビットライン１１０の全抵抗は約１メガオーム（ＭΩ）と約５ＭΩとの間でもよく、ビットライン１１０の集中容量は約１ピコファラッド（ｐＦ）と約２ｐＦとの間でもよい。ビットライン１１０の長さは実施形態によって大幅に異なってもよいが、少なくともいくつかの実施形態において、ビットライン１１０の長さは約１ミリメートル（ｍｍ）と約３ｍｍの間の長さでよい。ビットライン１１０および基準ビットライン１３０は伝送ラインの役割を果たすことによって、電気波形が、ビットライン１１０または基準ビットライン１３０に沿った電圧が計測される場所に応じて変化してもよい。

いくつかの実施形態において、基準ビットライン１３０はメモリアレイに含まれてもよいが、他の実施形態においてメモリアレイ領域の外部に基準ビットライン１３０を含んでもよい。基準ビットライン１３０はそれに対してメモリーセルが接続されても接続されなくてもよいが、メモリーセルの容量をシミュレーションするための構造を含む場合がある。いくつかの実施形態において、基準ビットライン１３０は、同時にアクセスされない使用可能なメモリーセル、またはビットライン１１０に対して接続されるメモリーセル１１１〜１１８に対して接続されてもよい。基準ビットライン１３０は、基準ビットライン１３０に沿って分散した異なる電圧検出場所を設けるために２つ以上のタップを含んでもよい。ビットライン１１０に対して接続されるメモリーセルの数よりも少ない数のタップを基準ビットライン１３０上に設ける実施形態も可能であるが、様々な実施形態においてあらゆる数のタップを設けてもよい。いくつかの実施形態において、数千のメモリーセルがビットライン１１０に対して接続される場合であっても、２５６個以下などの少数のタップを設けてもよい。少なくとも一実施形態において４個のタップという少ないタップを基準ビットライン１３０上に設けてもよく、他の実施形態では８個、１６個、または３２個のタップを設けてもよい。タップは、パストランジスタ１３１〜１３４によって、制御回路１５０に対して接続される電圧監視ライン１３９に対して接続されてもよい。パストランジスタ１３１〜１３４の制御ゲートはタップ選択ライン１４２によって駆動されて、制御回路１５０がパストランジスタ１３１〜１３４のうちの１つを選択的にオン状態にしてタップを選択することも可能である。

メモリ１００は、制御回路１５０を含んでもよい。制御回路１５０は、パストランジスタ１５４によってビットライン１１０に対して接続されるセンスノード１５１を含んでもよい。いくつかの実施形態において、パストランジスタ１５４はクランプトランジスタと呼ばれる。いくつかの実施形態において、マルチプレクサを使用して、いくつかのビットラインのうちの１つをパストランジスタ１５４に対して接続できるようにしてもよい。バッファ１５８などのセンスゲートはセンスノード１５１に対して接続されて、以下で詳述するように、ビットライン１１０の電圧レベルに基づいてアドレス指定されたメモリーセルの状態を検出してもよい。バッファ１５８の出力１０７は、アドレス指定されたメモリーセルの状態を与えてもよく、実施形態によっては状態の反転を与えてもよい。

制御回路１５０はアドレスを受信し、および／またはメモリ１００にアクセスする外部ソースに対して接続されることが可能なコマンドライン１０５を受けてもよい。制御回路１５０は、ライン１０５上で受信された、読出コマンド、書込コマンド、消去コマンド、および／またはプログラムコマンドなどの特定のコマンドに対して応答可能である。いくつかの実施形態において、制御回路は読出コマンドに応答してバッファ１５８の出力１０７で示すようなアドレス指定されたメモリーセルの状態を与えてもよく、および／または書込コマンド、プログラムコマンド、消去コマンドに応答してアドレス指定されたメモリーセルの状態を有効としてもよい。

いくつかの実施形態において充電用トランジスタと呼ばれることがあるパストランジスタ１５２が、センスノードを供給電圧Ｖ_ＣＣなどの電荷源に対して接続してもよい。パストランジスタ１５６は、供給電圧Ｖ_ＣＣなどの電荷源に対して基準ビットライン１３０を接続するために含まれてもよい。パストランジスタ１５２、１５４、１５６の制御ゲートはビットライン管理回路１６０から駆動されてもよく、その実施形態を図１Ｂに詳細に示す。ビットライン管理回路１６０は、メモリコマンドに応答して少なくとも３つの異なる期間、すなわちプリチャージ期間、発生期間、および検出期間を開始してもよい。これについて以下に詳述する。いくつかの実施形態において、メモリ１００の複数ビットに対して、複数のビットラインを使用して同時にアクセスしてもよい。そのような実施形態において、個々のセンスノード１５１、バッファ１５８、およびパストランジスタ１５２、１５４は各ビットラインに対して設けられてもよい。

図１Ｂは、メモリ１００に対するビットライン管理回路１６０を含む制御回路の一実施形態のブロック図である。メモリコマンドに応答して、ビットライン管理回路１６０はプリチャージ期間を開始してもよい。プリチャージ期間において、選択されたビットライン１１０のメモリーセル１１１〜１１８は非選択かつ非導通状態の場合がある。いくつかの実施形態において、メモリーセル１１１〜１１８はメモリーセル１１１〜１１８に対してそれぞれ接続されるワードライン１４１をディアサートすることによって選択解除が行われてもよい。ただし、他の実施形態において、メモリーセル１１１〜１１８を非導通状態にする代替の機構が設けられてもよい。プリチャージ期間の開始時、基準ビットライン１３０は非充電状態にあり、その長さ全体において約０ボルト（Ｖ）の電圧を有してもよい。タップ選択ライン１４２のうちの１つをアサートすることによって、タップが選択できる。タップは、アドレス指定されたメモリーセルのアドレスに少なくとも部分的に基づいて選択されてもよい。アドレス指定されたメモリーセルからセンスノード１５１までの距離に少なくとも部分的に基づいて、アドレスはタップに対して対応付けられる。したがって、メモリーセル１１１が、アドレス指定されたメモリの所在にあり、それがセンスノード１５１に近い場合、パストランジスタ１３１の制御ゲートをハイに駆動することによって最初のタップを選択可能である。メモリーセル１１８が、アドレス指定されたメモリの所在にあり、それがセンスノード１５１から遠い場合、パストランジスタ１３４の制御ゲートをハイに駆動することによって最後のタップを選択可能である。タップを選択することによって、電圧監視ライン１３９が基準ビットライン１３０の特定点に対して接続される。

プリチャージ期間において、時間制御回路１７０は、供給電圧Ｖ_ＣＣをセンスノード１５１に接続するようにパストランジスタ１５２を有効にすることによって、センスノード１５１を論理ハイレベルまでチャージできる。本実施形態において供給電圧Ｖ_ＣＣの電圧レベルは変動してもよいが、いくつかの実施形態において、パストランジスタ１５４およびパストランジスタ１５６の制御ゲートに対して与えられる様々な電圧よりも大きく約３Ｖでもよい。プリチャージ期間において、時間制御回路１７０は、パストランジスタ１６５がオペアンプ１６６の非反転入力に対して電圧Ｖ１を与える一方、パストランジスタ１６４を禁止できるようにしてもよい。パストランジスタ１６４およびパストランジスタ１６５を使用して、１つのパストランジスタのみを有効にすることによって２：１の多重化を実行するようにしてもよい。時間制御回路１７０は、イネーブルライン１７６を使用してオペアンプ１６６をイネーブルとしてもよい。オペアンプ１６６は、イネーブルライン１７６がハイの場合はオペアンプとして機能してもよいが、イネーブルライン１７６がローの場合はその出力をほぼ接地レベルに駆動してもよい。トランジスタ１６７は、そのソースおよび制御ゲートがオペアンプ１６６の出力に対して接続され、そのドレインがオペアンプ１６６および抵抗器１６８の反転入力に対して接続されて、トランジスタ１６７を流れる電流に対して設けられる。いくつかの実施形態において、イネーブルライン１７６によって制御されるパストランジスタなど、アイドル期間に抵抗器１６８を流れる電流をなくすことによって電力を削減するような回路が設けられてもよい。図示した構成は、回路中の他のトランジスタによって表わすことが可能な、電圧Ｖ１にトランジスタ１６７の電圧閾値Ｖ_ｔを加えたものにほぼ等しい充電電圧をクランプライン１６９上で実現できるものである。クランプライン１６９は、ビットライン１１０をセンスノード１５１に対して接続するパストランジスタ１５４の制御ゲートに対して接続されてもよい。この構成によって、プリチャージ期間において、電荷がＶ_ＣＣからパストランジスタ１５２を介してセンスノード１５１に供給され、センスノード１５１からパストランジスタ１５４を介してビットライン１１０に供給されることが可能である。

時間制御装置１７０は、クランプライン１６９をパストランジスタ１５６に接続するパストランジスタ１７２を有効にすることによって基準ビットライン１３０に対して電荷を与え、それによって供給電圧Ｖ_ＣＣからの電荷が基準ビットライン１３０に対して流れることが可能となる。基準ビットライン１３０の電圧は、電圧監視ライン１３９を介して選択されたタップにて監視されてもよい。比較器１６１は、電圧監視ライン１３９を基準電圧Ｖ_ＲＥＦと比較して、電圧監視ライン１３９が基準電圧Ｖ_ＲＥＦに達したかを示してもよい。いくつかの実施形態において、この基準電圧Ｖ_ＲＥＦはアクセスされているメモリーセルのアドレスに応じて変えてもよく、またはアドレス指定されたメモリーセルからセンスノード１５１までの距離に応じて変えてもよい。少なくとも一実施形態において、基準電圧Ｖ_ＲＥＦはセンスノード１５１から遠いメモリーセルに対してより低くなっていてもよい。選択されたタップにおける基準ビットライン１３０の電圧が基準電圧Ｖ_ＲＥＦに達すると、時間制御回路はプリチャージ期間を終了してもよい。

時間制御回路１７０は、プリチャージ期間終了時にいくつかの動作を行ってもよい。時間制御回路は、イネーブルライン１７６をディアサートすることによってオペアンプ１６６をディスエーブルとして、クランプライン１６９をローとし、ビットライン１１０に対する電荷供給を停止してもよい。したがって、プリチャージ期間と呼ばれる、ビットライン１１０に対して電荷が供給される時間は、基準ビットライン１３０の電圧が基準電圧Ｖ_ＲＥＦとなった時間に基づいてもよい。また、時間制御回路１７０は、プルダウントランジスタ１７３をオンに、パストランジスタ１７２をオフにすることによって、パストランジスタ１５６をオフにして基準ビットライン１３０に対する電荷供給を停止してもよい。時間制御回路１７０は、パストランジスタ１５２をオフにしてセンスノード１５１の充電を停止してもよい。ただし、他の実施形態において、後の時間までパストランジスタ１５２をオフにするのを遅らせてもよい。

基準ビットライン１３０は、ビットライン１１０と実質的に同様の電気特性を有している場合があるため、プリチャージ期間において、ビットライン１１０の電圧は基準ビットライン１３０の電圧と実質的に同様である。したがって、クランプライン１６９が基準電圧Ｖ_ＲＥＦより大幅に高い電圧となる場合でも、ビットライン１１０の電圧は大幅に基準電圧Ｖ_ＲＥＦを超えることがないと考えられる。プリチャージ期間において高い充電電圧がクランプライン１６９上に与えられた場合、ビットライン１１０および基準ビットライン１３０は、パストランジスタ１５４、１５６の制御ゲートとドレインの大きな差および抵抗−容量（ＲＣ）の充電効果に起因してより速く充電することができる。したがって、充電電圧が基準電圧Ｖ_ＲＥＦよりも高くてもよい。いくつかの実施形態において、充電電圧が基準電圧Ｖ_ＲＥＦよりも少なくとも２００ミリボルト（ｍＶ）高い。いくつかの実施形態において、基準電圧約３００ｍＶから約６００ｍＶまでの範囲内であり、充電電圧は約５００ｍＶから約１．０Ｖまでの範囲内である。

プリチャージ期間の終了後、ビットライン１１０に対して接続されたアドレス指定されたメモリーセルを選択してもよい。メモリーセルを選択することによって、メモリーセルは、削除状態または「０」状態などの第１の状態であれば導通状態となり、「１」状態が設定された状態などの他の状態であれば非導通状態となってもよい。いくつかの実施形態において、単一のメモリーセルは、複数ビットの情報を単一メモリーセルに格納可能な２つよりも多い状態を有することが可能であるが、セルの状態がセルを流れる電流によって検出可能な限り、メモリーセルは選択されるとみなされてもよい。いくつかの実施形態において、メモリーセルは、そのメモリーセルに対して接続されるワードラインをアサートすることによって選択されてもよい。ＮＡＮＤアーキテクチャを用いた実施形態において、ＮＡＮＤストリングのうちのアドレス指定されていないセルは、それらの状態に関係なく導通されることが可能であり、そのアドレス指定されたセルが選択される。アドレス指定されたメモリーセルが選択されると、時間制御回路１７０はビットライン１１０に蓄積された電荷に対して発生期間を与えて選択されたセルを安定化し、アドレス指定されたセルが導通状態であれば電荷を排出できるようにしてもよい。ビットライン１１０における伝送ラインの影響に起因してプリチャージ期間の終了後からビットライン１１０の安定化までは時間が必要な場合もあり、さらに／または、ビットライン１１０全体において電荷を分散させる時間が必要な場合もある。

その長さ全体に容量および抵抗が分散した基準ビットライン１３０の長さのため、選択されたタップにおける基準ビットライン１３０の電圧は、電荷がそれ以上供給されなくても、プリチャージ期間終了後に変化する場合がある。電荷が基準ビットライン１３０の一端部に対して供給されている場合は、基準ビットライン１３０のその端部において他端部よりも多くの電荷が存在し、したがって電圧が高くなる。発生期間において、電荷は基準ビットライン１３０全体に分散してもよい。パストランジスタ１３１を有効にすることによって近くのタップが選択されて、基準電圧Ｖと比較すると、発生期間後、タップの電圧は基準電圧Ｖ_ＲＥＦよりも低くなる場合がある。パストランジスタ１３４を有効にすることによって遠くのタップが選択されると、発生期間後、タップの電圧は基準電圧Ｖ_ＲＥＦよりも高くなる場合がある。

発生期間後、時間制御回路１７０は検出期間を開始してもよい。検出期間の開始時、パストランジスタ１５２はこれまでオフ状態とされていなければオフ状態にされ、センスノード１５１が供給電圧Ｖ_ＣＣから切り離されてもよい。パストランジスタ１５６はオフ状態のままとして、基準ビットライン１３０が安定化された電圧レベルで浮遊を継続できるようにしてもよく、クランプ電圧が少なくとも部分的に基準ビットライン１３０の電圧に基づいて設定されてもよい。電圧監視ライン１３９は、単一利得増幅器として構成されるオペアンプ１６２の非反転入力に対して接続されてもよい。いくつかの実施形態において、分圧器１６３は、マージン電圧を選択可能とするために設けられてもよい。分圧器１６３は、固定分圧器、実装段階または試験段階において固定されるか動作中に選択されることが可能な複数の選択可能タップを有するはしご形抵抗回路、ダイオードまたはトランジスタおよび抵抗器によってグランドまたは供給電圧に設定された固定電圧降下装置、またはマージン電圧が基準ビットライン１３９の電圧から差し引かれることを可能とする他の回路のいずれかでもよい。少なくとも一実施形態において、マージン電圧は約５０ｍＶから約２００ｍＶまでの範囲内で可変でもよい。上記の２：１多重化は、パストランジスタ１６４をオン状態としパストランジスタ１６５をオフ状態とすることによって分圧器１６３の出力が与えられるように制御されてもよく、それによって基準ビットライン１３０の電圧からマージン電圧を差し引いた電圧にほぼ等しいクランプ電圧がオペアンプ１６６の非反転入力に対して与えられる。オペアンプ１６６は、イネーブルライン１７６をアサートすることによって検出期間中はイネーブルとなってもよく、それによってクランプ電圧に閾値電圧Ｖ_ｔを加算した電圧に等しい制御電圧がクランプライン１６９上に与えられ、検出期間においてパストランジスタ１５４の制御ゲートに対して与えられる。

クランプ電圧に閾値電圧Ｖ_ｔを加算した電圧と等しい電圧レベルのクランプライン１６９によって、他の端子の少なくとも１つがクランプ電圧よりも小さい場合、パストランジスタ１５４は導通状態となる。したがって、選択されたメモリーセルが非導通状態の場合、ビットライン１１０は基準ビットライン１３０の電圧にほぼ等しい電圧となり、センスノードは供給電圧Ｖ_ＣＣとなる。クランプ電圧がマージン電圧の分だけ基準ビットライン１３０の電圧よりも低く、基準ビットライン１３０の電圧がそれを充電するために使用された供給電圧Ｖ_ＣＣよりも低いため、パストランジスタ１５４は検出期間中に導通状態でなくてもよい。パストランジスタ１５４が導通状態でない場合、センスノード１５１の電荷は排出されなくてもよく、センスノード１５１の電圧は検出期間中に論理ハイレベルを保つ。選択されたメモリーセルが導通状態にある場合、発生期間中においてビットライン１１０は選択されたメモリーセルを介して放電された可能性があり、したがってビットライン１１０は基準電圧Ｖ_ＲＥＦよりも低い電圧となり、０Ｖに近い場合もある。ビットライン１１０がクランプ電圧よりも低い電圧を有する場合、検出期間においてセンスノード１５１からの電荷はビットライン１１０に排出される。ビットライン１１０の容量がセンスノード１５１の容量よりも大幅に大きいため、さらに選択されたメモリーセルがビットライン１１０からグランドに電荷を排出し続ける場合があるため、センスノード１５１の電圧はほぼ０Ｖのビットライン１１０の電圧に近くなる場合があり、検出期間中に論理ローレベルとして検出可能である。したがって、アドレス指定されたメモリーセルの状態は、ビットライン１１０の電圧レベルに基づいて決定できる。いくつかの実施形態において、センスライン上の論理ローレベルは消去された「０」状態に対応し、論理ハイレベルは設定された「１」状態に対応してもよい。他の実施形態においてその対応は逆となってもよく、さらに他の実施形態において複数の電圧レベルを用いて複数のビットを表わしてもよい。検出期間の終了後、基準ビットラインは、トランジスタ１７１をオン状態にすることによって約０ボルトに放電されてもよい。いくつかの実施形態において、トランジスタ１７１がオン状態となって基準ビットライン１３０がその長さ全体において約０Ｖに戻る速度を上げるようにする一方、複数のパストランジスタ１３１〜１３４がオン状態とされてもよい。

なお、制御回路１５０の一実施形態のみを本明細書において説明したが、当業者は所望のふるまいの記載を用いて同様のふるまいを実行する回路の他の多くの実施形態を設計可能である。使用される回路技術に応じて、異なる回路トポロジの方が、図１Ａおよび１Ｂに示した回路よりも高効率の場合や低効率の場合がある。

図２Ａおよび２Ｂは、図１Ａおよび１Ｂに示すものなど、メモリ１００の一実施形態における様々なラインのタイミング図である。図２Ａは、メモリーセル１１１など、センスノード１５１に近いメモリーセルのアクセスを示し、図２Ｂは、メモリーセル１１８など、センスノード１５１から遠いメモリーセルのアクセスを示す。図２Ａにおいて、アクセスタイミングインジケータ２０１Ａは、メモリ１００のアクセスを実行するかもしれない４つの異なる期間を示す。プリチャージ期間２１０Ａは、ビットライン１１０および基準ビットライン１３０が充電される時間として特徴づけられてもよい。発生期間２２０Ａは、メモリーセルが選択されてビットライン１１０が選択されたメモリーセルの状態に依存する電圧に安定化されることが可能な時間として特徴づけられてもよい。検出期間２３０Ａは、センスノード１５１が選択されたメモリーセルの状態を示す時間として特徴づけられてもよく、データバッファリング期間２４０Ａは、メモリから読み出されたデータがラッチされ、読出データとして返され、認証され、もしくは使用される期間として特徴づけられてもよい。

基準ビットライン１３０の電圧波形２０２Ａは、センスノード１５１に近いメモリーセル１１１のアクセスを示す。メモリーセル１１１がセンスノード１５１に近いため、パストランジスタ１３１を有効にして他のタップ上の他のパストランジスタ１３２〜１３４をディスエーブルとすることによって、基準ビットライン１３０から離された最初のタップが選択されてもよい。２つの異なるアクセスを図２Ａに示す。波形２０４Ａおよび２０５Ａによって示す一方のアクセスは、選択されたメモリーセル１１１が非導通「１」状態である。また、波形２０６Ａおよび２０７Ａによって示す他方のアクセスは、選択されたメモリーセル１１１が導通「０」状態にある。波形２０２Ａおよび２０３Ａは両方のアクセスに適用される。

プリチャージ期間２１０Ａにおいて、パストランジスタ１５２はオン状態とされてもよく、それによって、センスノード「１」波形２０４Ａおよびセンスノード「０」波形２０６Ａによって示すように、センスノード１５１は供給電圧Ｖ_ＣＣに近いレベルまで上昇する。クランプライン波形２０３Ａは、ビットライン１１０に対して接続されるパストランジスタ１５４の制御ゲートにおける電圧を示す。また、プリチャージ期間２１０Ａにおいて、パストランジスタ１５６の制御ゲートは同様の電圧で駆動されてもよい。プリチャージ期間２１０Ａにおいて、クランプ波形２０３Ａは電圧Ｖ１よりもわずかに高い電圧を示す。波形２０２Ａおよび波形２０５Ａおよび２０７Ａに示すように、プリチャージ期間２１０Ａにおいて、それぞれパストランジスタ１５４およびパストランジスタ１５６を介してビットライン１１０および基準ビットライン１３０に対して電荷が供給されてもよい。

基準ビットライン１３０が点２１１Ａにおいて基準電圧Ｖ_ＲＥＦに達すると、波形２０３Ａで示すように、パストランジスタ１５２およびパストランジスタ１５６の制御ゲートとともにクランプラインを駆動させることによって、プリチャージ期間２１０Ａが終了されてもよい。そのあとの発生期間２２０Ａにおいて、基準ビットライン１３０の電圧は波形２０２Ａに示すように安定化してもよい。選択されたタップが基準ビットライン１３０の開始に近いため、基準ビットライン１３０の安定化された電圧は、電荷が基準ビットライン１３０全体にわたって分散するにつれて、基準電圧Ｖ_ＲＥＦよりも多少低くなる場合がある。

発生期間２２０Ａにおいて、アドレス指定されたメモリーセルが選択されてもよい。選択されたメモリーセル１１１が非導通「１」状態にある場合に、センスノード１５１を示す波形２０４Ａおよびビットライン１１０を示す波形２０５Ａという２つの例を示す。選択されたメモリーセル１１１が導通「０」状態にある場合、波形２０６Ａはセンスノード１５１を示し、波形２０７Ａはビットライン１１０を示す。波形２０４Ａおよび波形２０６Ａの両方はセンスノード１５１を示す。パストランジスタ１５４がオフ状態にある場合、発生期間２２０Ａにおいて、センスノード１５１はその電荷を保持する。選択されたメモリーセル１１１が非導通状態にある場合、波形２０５Ａは、ビットライン１１０が基準ビットライン１３０と同様の電圧に安定化できることを示す。選択されたメモリーセル１１１が導通状態にある場合、波形２０７Ａは、発生期間２２０Ａにおいてビットライン１１０がプルダウンされ、発生期間２２０Ａ終了までにグランドに近い低電圧となる場合があることを示す。

したがって、検出期間２３０において、クランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}は、上述した通り基準ビットライン１３０の電圧２１２Ａに少なくとも部分的に基づいて設定されてもよい。クランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}は、分圧器１６３によって決定されてもよいマージン電圧の分だけ基準ビットライン１３０の電圧２１２Ａよりも低くてもよい。クランプライン１６９は、センスノード１５１をビットライン１１０に対して接続するパストランジスタ１５４のゲートに対して接続されてもよい。したがって、波形２０４Ａにおいて示されるようなセンスノード１５１と波形２０５Ａにおいて示されるようなビットライン１１０の両方がクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}よりも高い場合、パストランジスタ１５４は非導通状態を保ってもよく、センスノード１５１は論理ハイレベルを保ってもよく、それはバッファ１５８によって検出されて選択されたメモリーセル１１１が非導通「１」状態にあることを示してもよい。しかしながら、ビットライン１１０が波形２０７Ａで示すようにクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}よりも低い場合、パストランジスタ１５４は導通状態となることが可能で、センスノード１５１が論理ローレベルにされることが可能であり、それがバッファ１５８によって検出され、選択されたメモリーセル１１１が導通「０」状態にあることを示してもよい。センスノード１５１とビットライン１１０との間で電荷を共有することが可能である一方、ほとんどの実施形態においてビットライン１１０がセンスノードよりも大幅に高い容量を有することが可能で、選択されたメモリーセル１１１が２つのノードをアクティブローにすることが可能であるため、２つのノードの最終的な電圧レベルはビットライン１１０のほぼ電圧レベルにおいて安定化することが可能である。

いくつかの実施形態は、選択されたメモリーセル１１１のデータが検出され、バッファに格納され、もしくは使用された後に、データバッファリング期間２４０Ａを含む。データバッファリング期間２４０Ａにおいて、基準ビットライン１３０がトランジスタ１７１によってロー状態にされることによって、基準ビットライン１３０は放電され、データバッファリング期間２４０Ａ後の新たなアクセスが可能となる。しかしながら、いくつかの実施形態は検出期間の開始時に少なくとも部分的に基準ビットライン１３０の電圧に基づいてクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}の値を設定し、検出期間２３０Ａにおいてそのクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}を保持する一方、検出期間２３０Ａにおいてトランジスタ１７１をオン状態にして基準ビットラインを放電してもよい。そのような実施形態において、データバッファリング期間２４０Ａは非常に短い、もしくは削除されることもある。

図２Ｂは、メモリーセル１１８など、図２Ｂに示すアクセスよりもセンスノード１５１から遠いメモリーセルのアクセスに対する波形を示す。メモリーセル１１８はセンスノード１５１から遠いため、パストランジスタ１３４など、パストランジスタ１５６から遠い基準ビットライン１３０のタップは、それぞれのタップ選択ライン１４２をハイ状態にすることによって選択されてもよい。したがって、図２Ａに示すプリチャージ期間２１０Ａと同様に、アクセスタイミングインジケータ２０１Ｂに示されるプリチャージ期間２１０Ｂにおいて、パストランジスタ１５２およびパストランジスタ１５６を有効にするとともに、クランプライン１６９が、波形２０３Ｂで示すように電圧Ｖ１より少し高い電圧レベルに駆動される。しかしながら、選択されたタップパストランジスタ１３４が、基準ビットライン１３０に電荷を供給するパストランジスタ１５６から遠いため、より近いタップが選択された場合と比べて波形２０２Ｂはゆっくりと上昇する場合がある。したがって、基準ビットライン１３０が点２１１Ｂにおいて基準電圧Ｖ_ＲＥＦに達するためには時間がより長くかかり、それによってプリチャージ期間２１０Ｂはプリチャージ期間２１０Ａよりも長くなる。しかしながら、波形２０６Ａおよび２０６Ｂで示すように、センスノード１５１はほぼ同じ速度で充電することができる。

発生期間２２０Ｂにおいて、伝送ラインの影響および／または基準ビットライン１３０に沿って分散する電荷が遠くの端部に到達するのにかかる時間に起因して、基準ビットライン１３０が基準電圧Ｖ_ＲＥＦよりも高い電圧で安定化する場合がある。図２Ｂに示すアクセスにおいて、選択されたメモリーセル１１８が導通「０」状態にあることによって、波形２０７Ｂは、発生期間２２０Ｂにおいて選択されたメモリーセル１１８によってロー状態とされたビットライン１１０を示してもよい。検出期間２３０Ｂにおいて、クランプ電圧Ｖ_{ＣＬＡＭＰ＿Ｂ}は、少なくとも部分的に基準ビットライン１３０の電圧２１２Ｂに基づいて設定されてもよい。基準電圧Ｖ_ＲＥＦが図２Ａと図２Ｂで同じ場合、基準ビットライン１３０の電圧２１２Ｂは電圧２１２Ａよりも高くなる場合があり、それによってセンスノード１５１から遠いメモリーセル１１８のアクセスに対するクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ｂ}は、センスノード１５１に近いメモリーセル１１１のアクセスに対するクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ａ}よりも高くなる場合がある。いくつかの実施形態において、基準電圧Ｖ_ＲＥＦは、センスノード１５１から選択されたメモリーセルまでの距離に応じて変化してもよい。一実施形態において、アドレス指定されたメモリーセルがセンスノード１５１から遠い場合に、基準電圧Ｖ_ＲＥＦはより低い電圧に設定されてもよく、それによって基準ビットライン１３０の安定化された電圧は、アドレス指定されたメモリーセルからセンスノード１５１までの距離に関係なく、ほぼ同じ電圧となることができる。

検出期間２３０Ｂにおいて、波形２０３Ｂに示すようにクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ｂ}よりも少し高い電圧をクランプライン１６９にかけてもよい。ビットライン１１０は波形２０７Ｂに示すようにクランプ電圧Ｖ_{ＣＬＡＭＰ＿Ｂ}よりも低い電圧のため、パストランジスタ１５４が導通して、センスノード１５１がビットライン１１０に放電できるようにしてもよい。これによってセンスノード１５１が論理ローレベルとなることができるため、バッファ１５８は、センスノード１５１の電圧レベルに基づいて選択されたメモリーセル１１８の状態が「０」となったことを検出できる。データバッファリング期間２４０Ｂにおいて、基準ビットライン２０２Ｂはロー状態にされるため、メモリ１００は次のアクセスに対応可能な状態となる。

図３は、メモリにアクセスする方法の一実施形態のフローチャート３００である。ブロック３０１において、読出コマンドが受信されてもよい。いくつかの実施形態において、本方法を使用して、書込コマンド、プログラムコマンド、または消去コマンド後にデータを認証してもよい。ブロック３０３において、センスノードが論理ハイ電圧レベルまで充電されてもよい。ブロック３０５において、ビットラインおよび基準ビットラインに対して電荷が供給されてもよい。ブロック３０７において、基準ビットラインが基準電圧と比較されてもよい。基準ビットラインが基準電圧に達している場合、フローチャート３００においてブロック３１３に進み、プリチャージ期間を終了する。それによって、プリチャージ期間は基準ビットラインの電圧が基準電圧に達する時間に基づくことができる。いくつかの実施形態において、基準ビットラインはいくつかのタップを有してもよく、基準ビットラインの電圧は基準ビットラインから離されたタップで検出されてもよい。選択されたメモリーセルのアドレスおよび／またはセンスノードから選択されたメモリーセルまでの距離に基づいて、特定のタップが選択されてもよい。

基準ビットラインが基準電圧にまだ達していない場合、ブロック３０９において、基準ビットラインの充電にかかった時間が最大時間と比較されてもよい。最大制限時間に達している場合、フローチャートはブロック３１３に進み、基準ビットラインが基準電圧にまで充電していない場合、所定の時間の経過後プリチャージ期間を終了する。いくつかの実施形態において、最大時間に達したという事実を使用して、発生期間および／または検出期間の延長など、そのアクセスの他の期間を延長することができる。最大時間に達していない場合、ブロック３１１においてさらに何らかの時間を経過させた後、ブロック３０７において基準ビットライン電圧が基準電圧と再度比較されてもよい。ただし、いくつかの実施形態において、基準ビットライン電圧と基準電圧の比較を継続してもよい。いくつかの実施形態において、基準電圧は、少なくとも部分的に、選択されたメモリーセルのアドレスに基づいて決定されてもよい。アドレスは特定の物理メモリーセルを識別してもよく、それによって選択されたメモリーセルからセンスノードまでの距離に基づいた決定をなすことができる。いくつかの実施形態において、選択されたメモリーセルからセンスノードまでの距離が大きい場合、基準電圧はより低い電圧に調節されてもよい。

プリチャージ期間において、部分的に、基準電圧よりも大きい充電電圧を与えることによって、電荷が供給されてもよい。少なくとも一実施形態において、充電電圧は、ビットラインを供給電圧に接続するパストランジスタの制御ゲートに対して与えられてもよい。相対的な電圧レベルは変化してもよいが、少なくとも一実施形態において、充電電圧は基準電圧よりも少なくとも約２００ｍＶ大きくてもよい。いくつかの実施形態において、充電電圧はさらに高くてもよい。例えば、一実施形態において、基準電圧は約３００ｍＶから約６００ｍＶまでの範囲内でもよく、充電電圧は約５００ｍＶから約１．０Ｖまでの範囲内でもよい。

プリチャージ期間の終了時、ブロック３１３において、ビットラインおよび基準ビットラインの充電を停止してもよく、ブロック３１５において、ビットラインに対して接続されているアドレス指定されたセルはプリチャージ期間後に選択されてもよい。発生期間において、ブロック３１７にて、選択されたメモリーセルの状態に基づいて、発生および安定化する時間がビットラインに与えられてもよい。発生期間の後に検出期間が続き、ブロック３１９において、基準ビットラインの電圧に少なくとも部分的に基づいてクランプ電圧が生成されてもよく、選択されたタップを介して検出されてもよい。いくつかの実施形態において、クランプ電圧をマージン電圧の分だけ減らすことによって、クランプ電圧が、基準ビットラインの電圧からマージン電圧を差し引いたものに少なくとも部分的に基づく。この場合のマージン電圧は選択可能であり、実施形態によって変更してもよいが、少なくとも一実施形態において、マージン電圧は約５０ｍＶから約２００ｍＶまでの範囲内で可変でもよい。

ブロック３２１において、ビットラインの電圧は検出期間中のクランプ電圧に対してチェックされてもよく、ビットラインの電圧がクランプ電圧よりも小さい場合、ブロック３２３においてセンスノードから電荷が排出されてもよい。ブロック３２５において、検出期間の終了付近のセンスノードの電圧レベルに基づいて、メモリーセルの状態が判断されてもよい。少なくとも一実施形態において、電圧レベルが論理ハイレベルであれば、メモリーセルの状態は論理「１」であると判断されてもよく、電圧レベルが論理ローレベルであれば、メモリーセルの状態は論理「０」であると判断されてもよい。ブロック３２７において、読出コマンドに応答して、メモリーセルの状態は返されてもよい。いくつかの実施形態において、メモリーセルの状態を使用して、書込コマンド、プログラムコマンドまたは消去コマンドに応答してメモリーセルの状態を有効化してもよい。フローチャート３００のブロック３２９において、次のメモリアクセスを待つ。

図４は、電子システム４００の一実施形態のブロック図で、メモリ４１０は基準ビットライン４１６を含む。監視回路４０１は、制御／アドレスライン４０３およびデータライン４０４によって、メモリ素子４１０に対して接続される。いくつかの実施形態において、データおよび制御は同一のラインを使用してもよい。監視回路４０１は、プロセッサ、マイクロプロセッサ、マイクロコントローラ、有限状態機械、または他の種類の制御回路でもよい。いくつかの実施形態において、監視回路４０１は、プログラムの命令を実行してもよい。いくつかの実施形態において、監視回路４０１はメモリ素子４１０と同一のパッケージ内で一体化していてもよく、または同じチップ上にあってもよい。いくつかの実施形態において、監視回路４０１は制御回路４１１と一体化していてもよく、それによって同じ回路のいくつかは両方の機能を使用できるようになる。監視回路４０１は、プログラムおよび中間データの格納のために使用されるランダムアクセスメモリ（ＲＡＭ）および読込専用メモリ（ＲＯＭ）などの外部メモリを有してもよく、または内部ＲＡＭまたはＲＯＭを有してもよい。いくつかの実施形態において、監視回路４０１はプログラムまたはデータの格納のためにメモリ素子４１０を使用してもよい。監視回路４０１上で動作するプログラムは、オペレーティングシステム、ファイルシステム、メモリブロックの再マッピング、およびエラー管理を含むがそれに限定されない多くの異なる機能を実現可能である。

いくつかの実施形態において、外部接続４０２が設けられる。外部接続４０２は入力／出力（入出力）回路４０５に対して接続され、それがさらに監視回路４０１に対して接続されてもよく、それによって監視回路４０１は外部装置と通信できるようになる。いくつかの実施形態において、入出力回路４０５は監視回路４０１と一体化していてもよく、それによって外部接続４０２は監視回路４０１に対して直接接続される。電子システム４００が格納システムである場合、外部接続４０２は外部装置に不揮発性ストレージを提供するために使用されてもよい。電子システム４００は、ソリッドステートドライブ（ＳＳＤ）、ＵＳＢサムドライブ、セキュアデジタルカード（ＳＤカード）、またはその他の種類のストレージシステムでもよい。外部接続４０２は、標準的または独自の通信プロトコルを用いた携帯電話またはデジタルカメラなど、コンピュータまたは他のインテリジェント装置に対して接続するために使用されてもよい。外部接続４０２が準拠するコンピュータ通信プロトコルの例には、ユニバーサルシリアルバス（ＵＳＢ）、シリアルＡＴＡ（ＳＡＴＡ）、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、ファイバーチャネル、パラレルＡＴＡ（ＰＡＴＡ）、Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）、イーサネット（登録商標）、ＩＥＥＥ−１３９４、セキュアデジタルカードインタフェース（ＳＤカード）、コンパクトフラッシュ（登録商標）インタフェース、メモリスティックインタフェース、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）またはＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩ−ｅ）などのプロトコルのいずれかのバージョンを含むが、それに限らない。

電子システム４００が携帯電話、タブレット、ノート型パソコン、セットトップボックスなどのコンピューティングシステムまたは他の種類のコンピューティングシステムの場合、外部接続４０２は、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．３、ＩＥＥＥ ８０２．１１、Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（ＤＯＣＳＩＳ）、Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ（ＤＶＢ）−Ｔｅｒｒｅｓｔｒｉａｌ、ＤＶＢ−Ｃａｂｌｅ、およびＡｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｃｏｍｍｉｔｔｅｅ Ｓｔａｎｄａｒｄ（ＡＴＳＣ）などのデジタルテレビ標準、およびＧｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））などの携帯電話通信プロトコル、ＣＤＭＡ２０００およびＬｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）などの符号分割多元接続（ＣＤＭＡ）に基づくプロトコルなどのプロトコルのあらゆるバージョンのネットワーク接続でもよいが、それに限らない。

メモリ素子４１０は、メモリーセルのアレイ４１７を含んでもよい。メモリーセルは、アーキテクチャを用いて構成されてもよく、あらゆる種類のメモリ技術を用いてもよい。メモリアレイ４１７は、ビットラインおよび／またはワードラインなどの様々なラインを含んでもよい。ビットラインはメモリアレイ４１７の２つ以上のメモリーセルに対してそれぞれ接続されてもよい。制御回路に対して接続されてもよい基準ビットライン４１６は上述のように含まれて使用されてもよい。アドレスラインおよび制御ライン４０３は制御回路４１１、入出力回路４１３およびアドレス回路４１２によって受信され、復号化され、ワードラインドライバ４１４および／またはセンス回路４１５を介してメモリアレイ４１７を制御してもよい。入出力回路４１３はデータライン４０４に対して接続してもよく、それによって監視回路４０１とデータの送受信が可能となる。メモリアレイ４１７から読出したデータは、読込バッファ４１９に一時的に格納されてもよい。

図４に示すシステムは、そのシステムの特徴の基本的な理解を容易にするために単純化されている。複数のメモリ素子４１０を制御して記憶領域を増やすために単一の監視回路４０１を使用することを含む、多くの異なる実施形態が可能である。いくつかの実施形態において、ディスプレイを駆動するビデオグラフィックスコントローラなどの追加の機能と、人間指向入出力のための他の装置とが含まれてもよい。

図面におけるフローチャートおよび／またはブロック図は、様々な実施形態のシステム、方法およびコンピュータプログラムプロダクトの考えられる実装のアーキテクチャ、機能性、および動作を例示するのを助けるものである。これに関して、フローチャートまたはブロック図の各ブロックは、特定の論理的な機能を実現するための１つ以上の実行可能な命令を含むコードのモジュール、セグメントまたは一部を表わす。なお、いくつかの代替の実現において、ブロックに記載された機能は、各図に記載の順番とは関係なく現れる。例えば、連続して示される２つのブロックは、実際にはほぼ同時に実行される場合があり、もしくは時々逆の順番で実行される場合もあり、関係する機能によって決定される。なお、ブロック図の各ブロック、フローチャート図、ブロック図および／またはフローチャート図におけるブロックの組み合わせは、専用のハードウェアおよびコンピュータの命令の特定の機能または動作、または組み合わせを実行する専用のハードウェアに基づくシステムによって実現可能である。

様々な実施形態の例を以下の段落において説明する。

メモリにアクセスする例示の方法は、センスノードを論理ハイの電圧レベルまで充電し、基準ビットラインの電圧が基準電圧に達する時間に少なくとも部分的に基づくプリチャージ期間において、ビットラインおよび基準ビットラインに対して電荷を供給することを含む。この例示の方法は、続いて、プリチャージ期間後にビットラインに対して接続されるメモリーセルを選択し、基準ビットラインの電圧に少なくとも部分的に基づいてクランプ電圧を設定し、検出期間においてビットラインの電圧レベルがクランプ電圧レベルよりも低くなると、センスノードから電荷を排出し、検出期間の終了付近におけるセンスノードの電圧レベルに少なくとも部分的に基づいて、メモリーセルの状態を決定してもよい。いくつかの例示の方法において、クランプ電圧レベルはマージン電圧の分だけ減らされる。いくつかの例示の方法において、マージン電圧は約５０ｍＶから約２００ｍＶまでの範囲内で可変である。いくつかの例示の方法において、電荷の供給は、基準電圧よりも大きい充電電圧を供給することを含む。いくつかの例示の方法において、充電電圧は基準電圧よりも少なくとも約２００ｍＶ大きい。いくつかの例示の方法は、選択されたメモリーセルからセンスノードまでの距離が大きくなるにつれて、基準電圧が小さくなるように調節することを含んでもよい。いくつかの例示の方法は、さらに、選択されたメモリーセルのアドレスに少なくとも部分的に基づいて基準電圧を決定することを含んでもよい。いくつかの例示の方法は、センスノードから選択されたメモリーセルまでの距離に少なくとも部分的に基づいて基準ビットラインから離れたタップを選択し、選択されたタップを介して基準ビットラインの電圧を検出することを含んでもよい。いくつかの例示の方法は、さらに、選択されたメモリーセルのアドレスに少なくとも部分的に基づいて、基準ビットラインから離れたタップを選択し、選択されたタップを介して基準ビットラインの電圧を検出することを含んでもよい。いくつかの例示の方法は、基準ビットラインが基準電圧まで充電されない場合、所定の時間の経過後にプリチャージ期間を終了することを含んでもよい。いくつかの例示の方法は、さらに、読出コマンドに応答してメモリーセルの状態を与えることを含んでもよい。いくつかの例示の方法は、プログラムコマンドまたは消去コマンドに応答してメモリーセルの状態を有効化することを含んでもよい。本段落の例のあらゆる組み合わせは、実施形態において使用されてもよい。

例示のメモリは、２つ以上のメモリーセルに対してそれぞれ接続されるビットラインと、基準ビットラインと、センスノードを含む制御回路とを含んでもよい。制御回路は、基準ビットラインの電圧が基準電圧に達する時間に少なくとも部分的に基づくプリチャージ期間において、ビットラインおよび基準ビットラインに対して電荷を供給し、センスノードを論理ハイレベルまで充電し、プリチャージ期間後にビットラインに対して接続されるメモリーセルを選択し、基準ビットラインの電圧に少なくとも部分的に基づいてクランプ電圧を設定し、検出期間においてビットラインの電圧レベルがクランプ電圧レベルよりも低くなるとセンスノードから電荷を排出し、ビットラインの電圧レベルに少なくとも部分的に基づいて、メモリーセルの状態を検出するように構成されてもよい。いくつかの例示のメモリにおいて、基準ビットラインは、基準ビットラインから離れた異なる電圧検出箇所を提供するために２つ以上のタップを含む。

いくつかの例示のメモリにおいて、制御回路は、さらに、センスノードから選択されたメモリーセルまでの距離に少なくとも部分的に基づいてタップを選択するように構成される。いくつかの例示のメモリにおいて、制御回路は、さらに、選択されたメモリーセルのアドレスに少なくとも部分的に基づいてタップを選択するように構成される。いくつかの例示のメモリにおいて、基準ビットラインはビットラインの長さ、抵抗、および容量のそれぞれ約１０％以内の長さ、抵抗、および容量を有する。いくつかの例示のメモリにおいて、制御回路は、さらに、ビットラインとセンスノードとの間に接続されるパストランジスタを含んでもよい。いくつかの例示のメモリにおいて、制御回路は、さらに、プリチャージ期間において、供給電圧をセンスノードに対して接続し、充電電圧をパストランジスタの制御ゲートにかけてパストランジスタを介してビットラインに対して電荷を供給し、検出期間において、パストランジスタの制御ゲートに対して制御電圧をかけて、センスノードから電荷を排出してもよい。いくつかの例示のメモリにおいて、制御電圧はパストランジスタのほぼ電圧閾値の分だけクランプ電圧よりも高く、充電電圧は基準電圧よりも大きく、供給電圧は充電電圧よりも大きい。いくつかの例示のメモリにおいて、充電電圧は基準電圧よりも少なくとも約２００ｍＶ大きい。いくつかの例示のメモリにおいて、クランプ電圧レベルはマージン電圧の分だけ減らされる。いくつかの例示のメモリにおいて、マージン電圧は、約５０ｍＶから約２００ｍＶまでの範囲内で可変である。いくつかの例示のメモリにおいて、制御回路は、さらに、選択されたメモリーセルからセンスノードまでの距離が大きくなるにつれて、基準電圧が小さくなるように調節するように構成される。いくつかの例示のメモリにおいて、制御回路は、さらに、選択されたメモリーセルのアドレスに少なくとも部分的に基づいて基準電圧を決定するように構成される。いくつかの例示のメモリにおいて、メモリーセルはワードラインで選択される。いくつかの例示のメモリにおいて、制御回路は、さらに、基準ビットラインが基準電圧まで充電されない場合、所定の時間の経過後にプリチャージ期間を終了するように構成される。いくつかの例示のメモリにおいて、制御回路は、さらに、読出コマンドに応答してメモリーセルの状態を与え、プログラムコマンドまたは消去コマンドに応答してメモリーセルの状態を有効化するように構成される。本段落の例のあらゆる組み合わせは、実施形態において使用されてもよい。

例示の電子システムは、メモリアクセスを行う監視回路と、監視回路に対して接続される少なくとも１つのメモリとを含んでもよい。メモリは、前述の段落の例のあらゆる組み合わせによって説明でき、２つ以上のメモリーセルに対して接続されるビットラインを含むメモリアレイと、基準ビットラインと、センスノードを含む制御回路とを含んでもよい。例示の電子システムにおいて、制御回路は、電荷がビットラインおよび基準ビットラインに対して流れることを可能とし、基準ビットラインの電圧レベルを監視し、基準ビットラインの電圧が基準電圧に達していれば電荷がビットラインおよび基準ビットラインに流れるのを中止し、センスノードを論理ハイレベルまで充電し、電荷がビットラインに流れなくなった後にビットラインに対して接続するメモリーセルを選択し、ビットラインの電圧レベルが少なくともマージン電圧の分だけ基準ビットラインの電圧よりも小さい場合センスノードから電荷を排出させ、センスノードの電圧レベルに少なくとも部分的に基づいてメモリーセルの状態を検出するように構成されてもよい。いくつかの例示の電子システムにおいて、基準ビットラインは、基準ビットラインから離れた異なる電圧監視場所を提供するために２つ以上のタップを含んでもよく、制御回路は、さらに、選択されたメモリーセルのアドレスに少なくとも部分的に基づいてタップを選択するように構成されてもよい。いくつかの例示の電子システムにおいて、制御回路は、さらに、ビットラインとセンスノードとの間に接続されるパストランジスタを含んでもよい。制御回路は、さらに、供給電圧をセンスノードに対して接続し、パストランジスタの制御ゲートに充電電圧をかけて、電荷がパストランジスタを介してビットラインに流れることを可能とし、パストランジスタの制御ゲートに制御電圧をかけて、センスノードから電荷を排出させるように構成されてもよい。いくつかの例示の電子システムにおいて、制御電圧は基準ビットラインの電圧に少なくとも部分的に基づいてもよく、充電電圧は基準電圧よりも大きくてもよく、供給電圧は充電電圧より大きくてもよい。いくつかの例示の電子システムにおいて、マージン電圧は約５０ｍＶから約２００ｍＶまでの範囲内でもよい。いくつかの例示の電子システムにおいて、制御回路は、さらに、選択されたメモリーセルのアドレスに少なくとも部分的に基づいて基準電圧を決定するように構成されてもよい。いくつかの例示の電子システムは、さらに、外部装置と通信するために、監視回路に対して接続される入出力回路を含んでもよい。いくつかの例示の電子システムはソリッドステートドライブでもよい。本段落および上記段落の例のあらゆる組み合わせは、実施形態において使用されてもよい。

特記しない限り、本明細書および特許請求の範囲で用いられる要素の量、光特性などを表わすすべての数は、すべての例において「約」なる用語を用いて修正されると理解されるべきものである。終点を用いた数字上の範囲の記載は、その終点を含む範囲内に含まれるすべての数を含む。

英文明細書および添付の特許請求の範囲で用いられるように、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、その内容が明らかに他の場合を示していない限り、複数の対象物を含む。さらに、本明細書および添付の特許請求の範囲で用いられるように、その内容が明らかに他の場合を示していない限り、「または」なる用語は、通常、「および／または」を含む意味において使用されている。本明細書で使用されるように、「接続」なる用語は、直接的および間接的な接続を含む。さらに、第１の装置および第２の装置が接続される場合、アクティブな装置を含む介在装置がその間に配置されてよい。

上記の様々な実施形態の説明は例示的なものであり、本開示、用途、または使用法を限定する意図はない。したがって、本明細書で説明される以外の様々な変形は、実施形態の範囲内にあることが意図される。そのような変形は、本開示の意図される範囲からの逸脱とみなされるべきではない。したがって、本開示の扱う領域の広さおよび範囲は上述した実施例によって限定されるべきではなく、以下の特許請求の範囲等によってのみ定義されるべきである。

１００ メモリ
１１０、１２０ ビットライン
１１１〜１１８ メモリーセル
１３０ 基準ビットライン
１３１〜１３４、１５２、１５４、１５６、１６４、１６５ パストランジスタ
１３９ 電圧監視ライン
１４２ タップ選択ライン
１５０ 制御回路
１５１ センスノード
１５８ バッファ
１６０ ビットライン管理回路
１６１ 比較器
１６６ オペアンプ
１６８ 抵抗器
１６９ クランプライン
１７０ 時間制御回路
１７１ トランジスタ
２１０ プリチャージ期間
２２０ 発生期間
２３０ 検出期間
２４０ データバッファリング期間

Claims (26)

1. メモリにアクセスする方法であって、
   センスノードを論理ハイの電圧レベルまで充電し、
   基準ビットラインの電圧が基準電圧に達する時間に少なくとも部分的に基づくプリチャージ期間において、ビットラインおよび前記基準ビットラインに対して電荷を供給し、
   前記ビットラインに対して接続されるメモリーセルをプリチャージ期間後に選択し、
   前記基準ビットラインの電圧に少なくとも部分的に基づいてクランプ電圧を設定し、
   検出期間においてビットラインの電圧レベルがクランプ電圧レベルよりも低くなると、センスノードから電荷を排出し、
   検出期間の終了付近におけるセンスノードの電圧レベルに少なくとも部分的に基づいて、メモリーセルの状態を決定する
   ことを含む方法。
2. 前記クランプ電圧レベルはマージン電圧の分だけ減らされる、請求項１に記載の方法。
3. 前記電荷の供給は、充電電圧を供給することを含み、前記充電電圧は前記基準電圧よりも大きい、請求項１または請求項２に記載の方法。
4. 前記充電電圧は前記基準電圧よりも少なくとも約２００ｍＶ大きい、請求項３に記載の方法。
5. 前記選択されたメモリーセルから前記センスノードまでの距離が大きくなるにつれて、前記基準電圧が小さくなるように調節することをさらに含む、請求項１から請求項４のいずれか１つに記載の方法。
6. 前記センスノードから前記選択されたメモリーセルまでの距離に少なくとも部分的に基づいて前記基準ビットラインから離れたタップを選択し、
   前記選択されたタップを介して前記基準ビットラインの電圧を検出する
   ことをさらに含む請求項１から請求項５のいずれか１つに記載の方法。
7. 前記基準ビットラインが前記基準電圧まで充電されない場合、所定の時間の経過後に前記プリチャージ期間を終了することをさらに含む、請求項１から請求項６のいずれか１つに記載の方法。
8. さらに、読出コマンドに応答して前記メモリーセルの状態を与えることを含む請求項１から請求項７のいずれか１つに記載の方法。
9. プログラムコマンドまたは消去コマンドに応答して前記メモリーセルの状態を有効化することをさらに含む、請求項１から請求項８のいずれか１つに記載の方法。
10. ２つ以上のメモリーセルに対してそれぞれ接続されるビットラインと、
    基準ビットラインと、
    センスノードを含む制御回路と
    を備え、
    前記制御回路は、
    前記基準ビットラインの電圧が基準電圧に達する時間に少なくとも部分的に基づくプリチャージ期間において、ビットラインおよび前記基準ビットラインに対して電荷を供給し、
    前記センスノードを論理ハイレベルまで充電し、
    前記プリチャージ期間の後に前記ビットラインに対して接続されるメモリーセルを選択し、
    前記基準ビットラインの電圧に少なくとも部分的に基づいてクランプ電圧を設定し、
    検出期間において前記ビットラインの電圧レベルがクランプ電圧レベルよりも低くなるとセンスノードから電荷を排出し、
    前記ビットラインの電圧レベルに少なくとも部分的に基づいて、前記メモリーセルの状態を検出するように構成される、メモリ。
11. 前記基準ビットラインは、前記基準ビットラインから離れた異なる電圧検出箇所を提供するために２つ以上のタップを含み、前記制御回路は、さらに、前記選択されたメモリーセルのアドレスに少なくとも部分的に基づいてタップを選択するように構成される請求項１０に記載のメモリ。
12. 前記基準ビットラインは前記ビットラインの長さ、抵抗、および容量のそれぞれ約１０％以内の長さ、抵抗、および容量を有する請求項１０または請求項１１に記載のメモリ。
13. 前記制御回路は、前記ビットラインと前記センスノードとの間に接続されるパストランジスタをさらに含み、
    前記制御回路は、さらに、
    前記プリチャージ期間において、供給電圧を前記センスノードに対して接続し、充電電圧を前記パストランジスタの制御ゲートにかけて前記パストランジスタを介して前記ビットラインに対して電荷を供給し、
    前記検出期間において、前記パストランジスタの前記制御ゲートに対して制御電圧をかけて、前記センスノードから電荷を排出するように構成され、
    前記制御電圧は前記パストランジスタのほぼ電圧閾値の分だけ前記クランプ電圧よりも高く、充電電圧は前記基準電圧よりも大きく、前記供給電圧は前記充電電圧よりも大きい、
    請求項１０から請求項１２のいずれか１つに記載のメモリ。
14. 前記充電電圧は前記基準電圧よりも少なくとも約２００ｍＶ大きい、請求項１３に記載のメモリ。
15. 前記クランプ電圧レベルはマージン電圧の分だけ減らされる請求項１０から請求項１４のいずれか１つに記載のメモリ。
16. 前記マージン電圧は、約５０ｍＶから約２００ｍＶまでの範囲内で可変である請求項１５に記載のメモリ。
17. 前記制御回路は、さらに、前記選択されたメモリーセルのアドレスに少なくとも部分的に基づいて前記基準電圧を決定するように構成される請求項１０から請求項１６のいずれか１つに記載のメモリ。
18. 前記メモリーセルはワードラインで選択される請求項１０から請求項１７のいずれか１つに記載のメモリ。
19. 前記制御回路は、さらに、読出コマンドに応答して前記メモリーセルの状態を与え、プログラムコマンドまたは消去コマンドに応答して前記メモリーセルの状態を有効化するように構成される請求項１０から請求項１８のいずれか１つに記載のメモリ。
20. メモリアクセスを行う監視回路と、
    前記監視回路に対して接続される少なくとも１つのメモリと
    を備え、
    前記少なくとも１つのメモリは、
    ２つ以上のメモリーセルに対して接続されるビットラインを含むメモリアレイと、
    基準ビットラインと、
    センスノードを含む制御回路と
    を有し、
    前記制御回路は、
    電荷が前記ビットラインおよび前記基準ビットラインに対して流れることを可能とし、
    前記基準ビットラインの電圧レベルを監視し、
    前記基準ビットラインの電圧が基準電圧に達していれば電荷が前記ビットラインおよび前記基準ビットラインに流れるのを中止し、
    前記センスノードを論理ハイレベルまで充電し、
    電荷が前記ビットラインに流れなくなった後に前記ビットラインに対して接続するメモリーセルを選択し、
    前記ビットラインの電圧レベルが少なくともマージン電圧の分だけ前記基準ビットラインの電圧よりも小さい場合前記センスノードから電荷を排出させ、
    前記センスノードの電圧レベルに少なくとも部分的に基づいてメモリーセルの状態を検出する、
    ように構成される電子システム。
21. さらに、外部装置との通信のために、前記監視回路に対して接続される入出力回路を含む、請求項２０に記載の電子システム。
22. 前記電子システムはソリッドステートドライブを含む請求項２０または請求項２１に記載の電子システム。
23. 前記基準ビットラインは、前記基準ビットラインから離れた異なる電圧監視場所を提供するために２つ以上のタップを含んでもよく、前記制御回路は、さらに、前記選択されたメモリーセルのアドレスに少なくとも部分的に基づいてタップを選択するように構成される請求項２０から請求項２２のいずれか１つに記載の電子システム。
24. 前記制御回路は、さらに、前記ビットラインと前記センスノードとの間に接続されるパストランジスタを有し、
    前記制御回路は、さらに、
    供給電圧を前記センスノードに対して接続し、前記パストランジスタの制御ゲートに充電電圧をかけて、電荷が前記パストランジスタを介して前記ビットラインに流れることを可能とし、
    前記パストランジスタの前記制御ゲートに制御電圧をかけて、前記センスノードから電荷を排出させるように構成され、
    前記制御電圧は前記基準ビットラインの電圧に少なくとも部分的に基づき、前記充電電圧は前記基準電圧よりも大きく、前記供給電圧は前記充電電圧より大きい、
    請求項２０から請求項２３のいずれか１つに記載の電子システム。
25. 前記マージン電圧は約５０ｍＶから約２００ｍＶまでの範囲内である、請求項２０から請求項２４のいずれか１つに記載の電子システム。
26. 前記制御回路は、さらに、前記選択されたメモリーセルのアドレスに少なくとも部分的に基づいて前記基準電圧を決定するように構成される請求項２０から請求項２５のいずれか１つに記載の電子システム。

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