KR100572333B1 - Nor flash memory device being capable of simply discharging data line - Google Patents

Nor flash memory device being capable of simply discharging data line

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KR100572333B1
KR100572333B1 KR20040088986A KR20040088986A KR100572333B1 KR 100572333 B1 KR100572333 B1 KR 100572333B1 KR 20040088986 A KR20040088986 A KR 20040088986A KR 20040088986 A KR20040088986 A KR 20040088986A KR 100572333 B1 KR100572333 B1 KR 100572333B1
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KR
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discharging
memory
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device
data
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KR20040088986A
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남상완
이승근
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삼성전자주식회사
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Abstract

본 발명은 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시 메모리 장치에 관한 것이다. The present invention relates to a NOR flash memory device which can simply take the display data line. 본 발명에 따른 노어 플래시 메모리 장치는 메모리 셀의 전류를 감지 증폭하는 감지 증폭 회로, 상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼, 상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로, 그리고 상기 삼상태 버퍼와 상기 데이터 래치회로를 연결하는 데이터 라인을 포함한다. NOR flash memory device according to the invention the sense amplifier circuit of the sense amplifier the currents of the memory cells, the sense three receiving the output of the amplifier circuit state buffer, a data latch circuit for latching the output of the tri-state buffer, and the three It includes a data line connecting the state buffer and the data latch circuits. 본 발명에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 삼상태 버퍼에 인가되는 래치 인에이블 신호를 이용하여 데이터 라인에 있는 전하를 제거한다. NOR flash memory device in accordance with the present invention by using a latch enable signal applied to the tri-state buffer before a read operation to remove the charge on the data line. 본 발명에 의하면, 데이터 라인을 디스차지하기 위한 별도의 회로가 불필요하기 때문에 노어 플래시 메모리 장치의 면적을 줄일 수 있다. According to the present invention, since unnecessary a separate circuit for the data it line up discharge can reduce the area of ​​the NOR flash memory device.

Description

데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시 메모리 장치 {NOR FLASH MEMORY DEVICE BEING CAPABLE OF SIMPLY DISCHARGING DATA LINE} NOR flash memory device that can easily occupy disk data lines {NOR FLASH MEMORY DEVICE BEING CAPABLE OF SIMPLY DISCHARGING DATA LINE}

도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 1 is a block diagram illustrating a NOR flash memory device according to an embodiment of the present invention.

도 2는 도 1에 도시된 삼상태 버퍼의 일 실시예를 보여주는 회로도이다. 2 is a circuit diagram showing one embodiment of a tri-state buffer shown in FIG.

도 3은 도 1에 도시된 데이터 래치회로의 일 실시예를 보여주는 회로도이다. 3 is a circuit diagram showing one embodiment of a data latch circuit shown in Fig.

도 4는 도 1에 도시된 노어 플래시 메모리의 동작을 보여주기 위한 타이밍도이다. 4 is a timing chart for showing the operation of the NOR flash memory shown in Fig.

*도면의 주요부분에 대한 부호의 설명* * Description of the Related Art *

10 : 메모리 셀 20 : 비트라인 디스차지 회로 10: memory cell 20: a bit line discharge circuit

100 : 감지 증폭 회로 200 : 삼상태 버퍼 100: the sense amplifier circuit 200: tri-state buffer

300 : 데이터 래치회로 300: a data latch circuit

본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 데이터 라인을 간단하게 디스차지할 수 있는 노어 플래시 메모리 장치에 관한 것이다. The present invention relates to a NOR flash memory device that can simply display the data lines to take the present invention relates to a nonvolatile memory device, and more particularly.

불휘발성 메모리 장치(Non_Volatile Memory device)는 전원이 끊어져도 저장된 데이터가 없어지지 않고 유지되는 기억장치이다. The non-volatile memory device (Non_Volatile Memory device) is a storage device that is maintained without the stored data disappear, the power is lost. 불휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다. The fire-volatile memory device includes a PROM (Programmable ROM), EPROM (Erasable PROM), EEPROM (Electrically EPROM), a flash memory device (Flash Memory Device) and the like.

플래시 메모리 장치는 소비전력이 작고, 정보의 입출력이 자유로워 디지털카메라, 휴대폰, PDA 등 이동기기에 적합하다. The flash memory device is suitable for a digital camera, mobile phone, PDA and mobile equipment is small in power consumption, the input and output of information free. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라 낸드(NAND)형과 노어(NOR)형으로 크게 나누어진다. Flash memory devices, according to the structure of the memory cell array is divided largely into NAND (NAND) type and a NOR (NOR) type. 낸드 플래시 메모리 장치는 구조가 비교적 간단해서 메모리 용량을 늘리는데 적합하며 가격도 노어형에 비해 저렴한 편이다. NAND flash memory device is relatively simple and inexpensive structure suited to the neulrineunde memory prices compared to NOR. 낸드 플래시 메모리 장치는 주로 USB 저장장치, MP3 플레이어 등에 쓰이는 데이터 저장형 메모리 장치이다. NAND flash memory device is primarily a data storage-type memory device used like a USB storage device, MP3 player. 반면에, 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서 처리 속도가 빠르므로 고속 데이터 처리가 필수적인 이동전화 단말기 등에 많이 쓰인다. On the other hand, the NOR flash memory device code storage since the processing speed is faster as the type of memory device used much like the high-speed data processing vital mobile telephone terminal.

노어 플래시 메모리 장치는 메모리 셀에 저장된 데이터를 읽기 전에 이전의 센싱 과정에서 생겨난 전하를 제거한다. NOR flash memory device removes the charges originated from a previous sensing of the process and read the data stored in the memory cell. 종래 기술에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 비트라인에 저장된 전하를 제거하기 위해 비트라인 디스차지 회로를 포함하고 있다. NOR flash memory device according to the related art includes a bit line discharge circuit in order to remove the stored charge to the bit line before a read operation. 상기 비트라인 디스차지 회로는 비트라인과 접지 사이에 연결된 NMOS 트랜지스터로 구성된다. The bit line discharge circuit consists of NMOS transistors coupled between the bit line and ground. 상기 비트라인 디스차지 회로에 비트라인 디스차지 신호가 인가되면 비트라인에 남아있는 전하는 제거된다. When the bit line discharge signal applied to the bit line discharge circuit is removed charge remaining on the bit line.

한편, 종래 기술에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 데이터 라인에 저장된 전하를 제거하기 위한 데이터 라인 디스차지 회로를 포함하고 있다. On the other hand, the NOR flash memory device according to the related art includes a data line discharge circuit for removing the charge stored in the data line before a read operation. 상기 데이터 라인 디스차지 회로는 데이터 라인과 접지 사이에 연결된 NMOS 트랜지스터로 구성된다. The data line discharge circuit consists of NMOS transistors coupled between the data line and ground. 상기 데이터 라인 디스차지 회로에 제어신호가 인가되면 데이터 라인에 남아 있는 전하는 제거된다. When applying the control signal to the data line discharge circuit is removed charge remaining on the data lines.

그러나 데이터 라인을 디스차지하기 위한 상기 데이터 라인 디스차지 회로는 각각의 감지 증폭 회로마다 구비되어야 하므로 많은 면적을 차지하는 문제점이 있다. However, charge the data line up to discharge the discharge data line circuit has a problem because it takes up a large area to be provided for each sense amplifier circuit. 또한, 읽기 동작이 시작될 때마다 상기 데이터 라인 디스차지 회로를 제어하기 위한 제어신호를 제공해야 하는 문제점이 있다. In addition, there is a problem that every time a read operation is started must provide control signals for controlling the data line discharge circuit.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 각각의 메모리 셀마다 사용되는 데이터 라인 디스차지 회로 및 제어신호를 없앨 수 있는 노어 플래시 메모리 장치를 제공하는데 있다. The present invention is to be proposed in order to solve the above problems, it is an object of the present invention to provide a NOR flash memory device that can eliminate the data line discharge circuit and a control signal which is used for each memory cell.

본 발명에 따른 노어 플래시 메모리 장치는, 메모리 셀의 전류를 감지 증폭하는 감지 증폭 회로; The sense amplifier circuit of the NOR flash memory device in accordance with the present invention, sensing the current of the memory cell amplified; 상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; Tri-state buffer for receiving the output of the sense amplifier circuit; 및 상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로를 포함하되, 상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 래치회로를 초기화하는 것을 특징으로 한다. And comprising: a data latch circuit for latching the output of the tri-state buffer, the three-state buffer is characterized in that in response to a latch enable signal initializes the data latch circuits.

이 실시예에 있어서, 상기 래치 인에이블 신호는 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 한다. In this embodiment, the latch enable signal is being generated prior to latching the output of said data latch circuit of the tri-state buffer.

이 실시예에 있어서, 상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함한다. In this embodiment, the tri-state buffers comprises an inverter for inverting the output of the sense amplifier circuit. 여기에서, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다. Here, the inverter is characterized in that the action in response to said latch enable signal.

이 실시예에 있어서, 상기 데이터 래치 회로는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다. In this embodiment, the data latch circuit is characterized in that the action in response to said latch enable signal.

또한, 본 발명에 따른 노어 플래시 메모리 장치의 다른 일면은, 비트라인에 연결된 메모리 셀; Further, another aspect of the NOR flash memory device according to the present invention, memory cells connected to a bit line; 상기 비트라인을 디스차지하는 비트라인 디스차지 회로; Bit line discharge circuit to discharge the bit lines accounts; 상기 비트라인의 전류를 감지 증폭하는 감지 증폭 회로; The sense amplifier circuit for amplifying the detection current of the bit line; 상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; Tri-state buffer for receiving the output of the sense amplifier circuit; 상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로; A data latch circuit for latching the output of the tri-state buffer; 및 상기 삼상태 버퍼 및 데이터 래치회로를 연결하는 데이터 라인을 포함하되, 상기 비트라인 디스차지 회로가 상기 비트라인을 디스차지한 다음에, 상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 라인을 디스차지하는 것을 특징으로 한다. And the data line to the said bit line discharge circuit occupied discharge the bit line, comprising: a data line connecting said tri-state buffer and a data latch circuit, and then, the tri-state buffer in response to a latch enable signal characterized in that occupied disk.

이 실시예에 있어서, 상기 비트라인 디스차지 회로는 비트라인 디스차지 신호에 응답하여 상기 비트라인을 디스차지하는 NMOS 트랜지스터인 것을 특징으로 한다. In this embodiment, the bit line discharge circuit in response to a bit line discharge signal to the bit line, characterized in that the NMOS transistor occupies discharge.

이 실시예에 있어서, 상기 감지 증폭 회로는 상기 비트라인이 디스차지될 때 그 출력값이 하이 레벨로 설정되는 것을 특징으로 한다. In this embodiment, the sense amplifier circuit is characterized in that the output values ​​when the bit lines to be up display that is set to the high level.

이 실시예에 있어서, 상기 래치 인에이블 신호는 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 한다. In this embodiment, the latch enable signal is being generated prior to latching the output of said data latch circuit of the tri-state buffer.

이 실시예에 있어서, 상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함한다. In this embodiment, the tri-state buffers comprises an inverter for inverting the output of the sense amplifier circuit. 여기에서, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다. Here, the inverter is characterized in that the action in response to said latch enable signal.

이 실시예에 있어서, 상기 데이터 래치 회로는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 한다. In this embodiment, the data latch circuit is characterized in that the action in response to said latch enable signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. Or less, to to be described in detail enough characters can be easily performed from the invention one of ordinary skill in the art, described with reference to the accompanying drawings the preferred embodiments of the invention do.

도 1은 본 발명의 바람직한 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다. 1 is a block diagram illustrating a NOR flash memory device according to an embodiment of the present invention. 도 1을 참조하면, 상기 노어 플래시 메모리 장치(1)는 메모리 셀(10), 비트라인 디스차지 회로(20), 감지 증폭 회로(100), 삼상태 버퍼(200), 그리고 데이터 래치회로(300)를 포함한다. 1, the NOR flash memory device 1 includes a memory cell 10, bit line discharge circuit 20, the sense amplifier circuit 100, the tri-state buffer 200, and data latch circuit (300 ) a.

상기 메모리 셀(Memory Cell; MC)(10)은 플래시 메모리에 사용되는 셀 트랜지스터(cell transistor)이다. It said memory cells (Memory Cell; MC) (10) is a cell transistor (cell transistor) is used in the flash memory. 상기 메모리 셀(10)은 P형 반도체 기판의 채널 영역을 사이에 두고 N+ 불순물로 도핑된 소오스(source) 및 드레인(drain)을 갖는다. The memory cell 10 has a source (source) and drain (drain) doped with an N + impurity across the channel region of the P-type semiconductor substrate. 그리고 상기 채널 영역 상에 100Å 이하의 얇은 절연막을 사이에 두고 형성된 플로우팅 게이트(floating gate)와 상기 플로우팅 게이트 상에 절연막을 사이에 두고 형성된 제어 게이트(control gate)를 갖는다. And has a control gate (control gate) is formed across the insulating film on the floating gate (floating gate) and the floating gate are formed across the thin insulating film of 100Å or less on the channel region. 상기 메모리 셀(10)의 소오스, 드레인, 제어 게이트, 그리고 반도체 기판은 각각 프로그램(program), 소거(erase), 및 읽기(read) 동작 시 요구되는 전압들을 인가하기 위한 전원단자들에 연결되어 있다. Source, drain, control gate, and a semiconductor substrate of the memory cell 10 is coupled to a power supply terminal for applying a voltage required for each program (program), erase (erase), and read (read) operation . 제어 게이트는 워드라인(WL)에 연결되며, 드레인은 비트라인(BL)에 연결되며, 소오스는 센싱라인(SL)에 연결된다. The control gate is connected to a word line (WL), a drain is connected to the bit line (BL), source is connected to the sense line (SL).

읽기 동작 시, 상기 메모리 셀(10)의 전원단자들에 인가되는 전압은 드레인에 양의 전압(예를 들면, 1V), 게이트에 소정의 전압(예를 들면, 4.5V), 그리고 소오스에 0V 이다. A read voltage applied to the power supply terminal of the operation, the memory cell 10 includes a positive voltage to the drain (for example, 1V), the predetermined voltage to the gate (e. G., 4.5V), and 0V to the source to be. 상기한 조건에 따라 읽기 동작이 수행되면, 프로그램된 셀은 드레인에서 소오스로의 전류통로를 차단하고, 소거된 셀은 전류통로를 형성해준다. When the read operation is performed in accordance with the above conditions, the programmed cell is a cell block the current path from the source to the drain, and erase allows to form a current path. 여기에서, 프로그램된 셀(programmed cell)은 '오프 셀(OFF cell)'이라고 하며 데이터 "0"을 저장한다. Here, program the cell (programmed cell) are called "off-cell (OFF cell), and stores data" 0 ". 그리고 소거된 셀(erased cell)은 '온 셀(ON cell)'이라고 하며 데이터 "1"을 저장한다. And an erased cell (erased cell) is called the 'on-cell (ON cell), and stores the data "1".

상기 감지 증폭 회로(100)는 상기 메모리 셀(10)에 연결된 비트라인(BL)의 전류를 감지 증폭한다. The sense amplifier circuit 100 amplifies the detected current of the bit line (BL) connected to the memory cell 10. 상기 메모리 셀(10)이 오프 셀(OFF cell)인지 또는 온 셀(ON cell)인지에 따라, 읽기 동작 시 상기 비트라인(BL)에 흐르는 전류의 양은 달라진다. Depending on whether the memory cell 10 is off-cell (OFF cell) or a whole cell (ON cell), varies the amount of current flowing in the read operation when the bit line (BL).

상기 감지 증폭 회로(100)는 전류 미러(current mirror)를 형성하는 PMOS 트랜지스터들(P1, P2)과, 기준전압(Vref)을 입력받는 NMOS 트랜지스터(N1)를 포함한다. And the sense amplifier circuit 100 comprises a current mirror PMOS transistors forming the (current mirror), (P1, P2) and the reference voltage NMOS transistor (N1) receiving a (Vref). 여기에서, 상기 기준전압(Vref)은 기준전압 발생회로(도시되지 않음)에서 제공된다. Here, the reference voltage (Vref) is provided in the (not shown), a circuit generating a reference voltage.

상기 PMOS 트랜지스터(P2)의 게이트와 소오스 사이의 전압이 상기 PMOS 트랜지스터(P2)의 드레솔드 전압(threshold voltage)보다 낮아지면, 상기 PMOS 트랜지스터(P2)의 소오스와 드레인 사이에 형성된 전류통로를 통해 전류가 흐르게 된다. When the voltage between the gate and source of the PMOS transistor (P2) lower than a drain enters in action (Threshold) voltage (threshold voltage) of the PMOS transistor (P2), current through the current path formed between the source and the drain of the PMOS transistor (P2) the flows. 이때, 상기 PMOS 트랜지스터(P2)에 흐르는 전류의 양이 상기 NMOS 트랜지스터(N1) 에 흐르는 전류의 양보다 많아지면, 상기 감지 증폭 회로(100)의 출력노드(SA0)의 전압 레벨은 상승한다. At this time, when the amount of current flowing through the PMOS transistor (P2) larger than the amount of current flowing in the NMOS transistor (N1), the voltage level of the output node (SA0) of the sense amplifier circuit 100 is raised.

상기 삼상태 버퍼(Tri_State Buffer)(200)는 상기 감지 증폭 회로(100)의 출력값을 입력받는다. The tri-state buffer (Tri_State Buffer) (200) receives the output of the sense amplifier circuit 100. 상기 삼상태 버퍼(200)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 상기 데이터 래치회로(300)를 초기화한다. The tri-state buffer 200 is in response to a latch enable signal (ENLAT, nENLAT) initializes the data latch circuit 300. 상기 래치 인에이블 신호(ENLAT, nENLAT)는 서로 상보적인 신호이다. The latch enable signal (ENLAT, nENLAT) are complementary signals to each other. 상기 삼상태 버퍼(200)의 구조 및 동작은 후술되는 도 2를 참조하여 상세히 설명된다. The structure and operation of the tri-state buffer 200 is described in detail with reference to Figure 2 below.

상기 데이터 래치회로(300)는 데이터 라인(Data Line; DL)을 통해 상기 삼상태 버퍼(200)와 연결되어 있다. The data latch circuit 300 is a data line; is connected to the tri-state buffer 200 through the (Data Line DL). 상기 데이터 래치회로(300)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 상기 삼상태 버퍼(200)의 출력값을 래치한다. The data latch circuit 300 latches the output value of the latch enable signal (ENLAT, nENLAT) tri-state buffer 200 in response to the. 상기 데이터 래치회로(300)의 구조 및 동작은 후술되는 도 3을 참조하여 상세히 설명된다. The structure and operation of the data latch circuit 300 is described in detail with reference to Figure 3 below.

한편, 상기 비트라인 디스차지 회로(20)는 상기 메모리 셀(10)에 저장된 데이터를 읽기 전에 비트라인(BL)에 있는 전하를 제거하기 위한 회로이다. On the other hand, the bit line discharge circuit 20 is a circuit for removing the charge on the bit line (BL) and read the data stored in the memory cell 10. 상기 비트라인 디스차지 회로(20)는 비트라인(BL)에 연결되어 있다. The bit line discharge circuit 20 is coupled to a bit line (BL). 상기 비트라인 디스차지 회로(20)는 비트라인 디스차지 신호(BLDIS)에 응답하여 상기 비트라인(BL)을 디스차지하는 NMOS 트랜지스터(N2)로 구성된다. The bit line discharge circuit 20 is composed of a NMOS transistor (N2) to the bit line (BL) which accounts display in response to a bit line discharge signal (BLDIS). 상기 NMOS 트랜지스터(N2)의 드레인은 비트라인(BL)에 연결되며, 소오스는 접지에 연결되며, 게이트는 상기 비트라인 디스차지 신호(BLDIS)를 입력받는다. The drain of the NMOS transistor (N2) is connected to the bit line (BL), source is connected to ground, and the gate receives the bit line discharge signal (BLDIS).

상기 비트라인 디스차지 회로(20)가 상기 비트라인(BL)을 디스차지하면, 상기 감지 증폭 회로(100)의 PMOS 트랜지스터(P2)는 턴 온(turn on) 된다. When the bit line discharge circuit 20, the charge discharge the bit line (BL), PMOS transistor (P2) of the sense amplifier circuit 100 is turned on (turn on). 이때 상기 감지 증폭 회로(100)의 출력노드(SA0)는 하이 레벨로 설정된다. The output node (SA0) of the sense amplifier circuit 100 is set to the high level. 상기 출력노드(SA0)가 하이 레벨로 설정되어 있는 상태에서, 상기 삼상태 버퍼(200)에 상기 래치 인에이블 신호(ENLAT, nENLAT)가 인가된다. The output node (SA0) while it is set to high level, said latch enable signal (ENLAT, nENLAT) to the tri-state buffer 200 is applied. 상기 래치 인에이블 신호(ENLAT, nENLAT)가 인가되면, 상기 데이터 래치회로(300)는 초기화된다. And if the latch enable signal (ENLAT, nENLAT) is applied, the data latch circuit 300 is reset. 즉, 데이터 라인(DL)에 있는 전하가 상기 삼상태 버퍼(200)를 통해 빠져 나간다. That is, to exit through the charge in the data line (DL), the tri-state buffer 200.

일반적으로 노어 플래시 메모리 장치는 읽기 동작 전에 비트라인과 데이터 라인에 있는 전하를 제거하기 위한 수단을 구비하고 있다. In general, NOR flash memory device is provided with a means for removing the charge on the bit line and the data line before a read operation. 특히, 데이터 라인에 있는 전하를 제거하기 위해 별도로 제어신호와 NMOS 트랜지스터가 필요하다. In particular, a separate control signal and the NMOS transistor is required to remove the electric charge on the data line. 본 발명에 따른 노어 플래시 메모리 장치(1)는 읽기 동작 전에 삼상태 버퍼(200)에 인가되는 래치 인에이블 신호(ENLAT, nENLAT)를 이용하여 데이터 라인(DL)에 있는 전하를 제거한다. NOR flash memory device according to the present invention (1) using a latch enable signal (ENLAT, nENLAT) is applied to the tri-state buffer 200 prior to a read operation to remove the charge on the data line (DL).

도 2는 도 1에 도시된 삼상태 버퍼의 일 실시예를 보여주는 회로도이다. 2 is a circuit diagram showing one embodiment of a tri-state buffer shown in FIG. 도 2를 참조하면, 상기 삼상태 버퍼(200)는 상기 감지 증폭 회로(도 1 참조)(100)의 출력노드(SA0) 및 데이터 라인(DL)에 연결되는 인버터를 포함한다. 2, the tri-state buffer 200 includes an inverter connected to an output node (SA0) and a data line (DL) of said sense amplifier circuit (refer to Fig. 1) 100. 상기 인버터는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)로 구성된다. It said inverter is composed of a PMOS transistor (P3) and the NMOS transistor (N3). 상기 인버터는 상기 감지 증폭 회로(100)의 출력값을 반전시킨다. The inverter inverts the output of the sense amplifier circuit 100.

상기 삼상태 버퍼(200)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 동작한다. The tri-state buffer 200 operates in response to a latch enable signal (ENLAT, nENLAT). 상기 삼상태 버퍼(200)는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)를 더 포함한다. The tri-state buffer 200 includes a PMOS transistor (P4) and an NMOS transistor (N4) further. 상기 PMOS 트랜지스터(P4)는 전원단자(VCC)와 상기 인버터 사이에 연결되어 있다. It said PMOS transistor (P4) is connected between the power supply terminal (VCC) and said inverter. 상기 NMOS 트랜지스터(N4)는 상기 인버터와 접지 사이에 연결되어 있 다. The NMOS transistor (N4) is connected to a between the inverter and the ground. 상기 PMOS 트랜지스터(P4)는 래치 인에이블 신호(nENLAT)를 입력받으며, 상기 NMOS 트랜지스터(N4)는 래치 인에이블 신호(ENLAT)를 입력받는다. Said PMOS transistor (P4) input receives a latch enable signal (nENLAT), the NMOS transistor (N4) receives a latch enable signal (ENLAT).

상기 감지 증폭 회로(100)의 출력값이 하이 레벨로 설정된 상태에서, 상기 래치 인에이블 신호(ENLAT)가 활성화되면 상기 데이터 라인(DL)에 있는 전하는 제거된다. While the output value of the sense amplifier circuit 100 is set to the high level, when the latch enable signal (ENLAT) is activated, the charge is removed in the data line (DL). 즉, 상기 데이터 라인(DL)에 있는 전하는 NMOS 트랜지스터들(N3, N4)을 통해 접지로 빠져 나간다. That is, to exit via the NMOS transistor (N3, N4) convey in said data line (DL) to the ground.

도 3은 도 1에 도시된 데이터 래치회로의 일 실시예를 보여주는 회로도이다. 3 is a circuit diagram showing one embodiment of a data latch circuit shown in Fig. 도 3을 참조하면, 상기 데이터 래치회로(300)는 2개의 인버터(INV1, INV2)와 패스 트랜지스터(PT1)를 포함한다. 3, the data latch circuit 300 comprises two inverters (INV1, INV2) and the pass transistor (PT1).

상기 인버터(INV1, INV2)는 데이터 라인(DL)을 통해 입력된 데이터를 래치한다. Said inverter (INV1, INV2) latches the data inputted through the data line (DL). 상기 패스 트랜지스터(PT1)는 래치 인에이블 신호(ENLAT, nENLAT)에 응답하여 턴 온(turn on) 된다. The pass transistor (PT1) is turned on (turn on) in response to a latch enable signal (ENLAT, nENLAT). 즉, 상기 래치 인에이블 신호(ENLAT)가 활성화될 때, 상기 데이터 래치회로(300)는 삼상태 버퍼(도 1 참조)(200)의 출력값을 래치한다. That is, when the latch enable signal (ENLAT) is activated, the data latch circuit 300 latches the output value of the tri-state buffer (see Fig. 1) 200.

도 4는 도 1에 도시된 노어 플래시 메모리의 동작을 보여주기 위한 타이밍도이다. 4 is a timing chart for showing the operation of the NOR flash memory shown in Fig. 이하에서는 읽기 동작 전에 데이터 라인이 디스차지되는 동작이 도 1 및 도 4를 참조하여 설명된다. In the following is described with the operation that is occupied by the display data lines before a read operation with reference to Figs. 1 and FIG.

먼저, 비트라인 디스차지 신호(BLDIS)가 활성화되면, 감지 증폭 회로(100)의 출력노드(SA0)는 하이 레벨로 설정된다. First, when a bit line discharge signal (BLDIS) is activated, the output node (SA0) of the sense amplifier circuit 100 is set to the high level. 상기 감지 증폭 회로(100)의 출력노드(SA0)가 하이 레벨로 설정된 상태에서, 삼상태 버퍼(200)에 래치 인에이블 신호(ENLAT, nENLAT)가 입력된다. The sense amplifier circuit 100, the output node (SA0) is in a state set to the high level, the tri-state buffer latch enable signal (ENLAT, nENLAT) to 200 is input. 상기 래치 인에이블 신호(ENLAT, nENLAT)가 입력되 면, 데이터 라인(DL)에 있는 전하는 제거된다. Said latch enable signal (ENLAT, nENLAT) gets input, charges are removed in the data line (DL).

다음에, 다시 래치 인에이블 신호가(ENLAT, nENLAT)가 상기 삼상태 버퍼(200) 및 데이터 래치회로(300)에 입력되면, 상기 데이터 래치회로(300)는 상기 삼상태 버퍼(200)의 출력값을 래치하게 된다. Next, again the latch-enable signal (ENLAT, nENLAT) is the tri-state buffer 200 and is input to the data latch circuit 300, the data latch circuit 300 is the output value of the tri-state buffers 200 a is latched. 도 4에 도시된 바와 같이, 메모리 셀(10)이 프로그램된 셀(programmed cell), 즉 오프 셀(OFF Cell)이면 상기 데이터 라인(DL)은 하이 레벨 상태에 있다. As shown in Figure 4, if the memory cell 10 is programmed cell (programmed cell), i.e., off-cells (Cell OFF) the data line (DL) is in the high level state. 반면에, 상기 메모리 셀(10) 소거된 셀(erased cell), 즉 온 셀(ON Cell)이면 상기 데이터 라인(DL)은 로우 레벨 상태에 있다. On the other hand, the memory cell 10, the erased cell (erased cell), that is, if one cell (Cell ON) the data line (DL) is in a low level state.

본 발명에 따른 노어 플래시 메모리 장치(1)는 데이터 래치회로(300)의 입력단에 데이터 라인(DL)의 전하를 제거하기 위한 수단을 별도로 구비할 필요가 없다. NOR flash memory device according to the present invention (1) does not have an input terminal of the data latch circuit 300, necessary to provide means for removing the charge on the data line (DL) separately. 본 발명에 따른 노어 플래시 메모리 장치(1)는 읽기 동작 전에 삼상태 버퍼(200)에 래치 인에이블 신호(ENLAT, nENLAT)를 인가하여 데이터 라인(DL)에 있는 전하를 제거한다. NOR flash memory device according to the present invention (1) is generated by applying a tri-state latch enable signal (ENLAT, nENLAT) in the buffer 200 before a read operation to remove the charge on the data line (DL).

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. On the other hand, the invention has been shown and described with respect to specific embodiments, various modifications are possible within the limits that do not depart from the scope of the invention. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. While the invention will be defined by the appended claims and equivalents of the invention as well as the claims below should not jeonghaejyeoseo limited to the embodiments described above ones.

상술한 바와 같이 본 발명에 따른 노어 플래시 메모리 장치는 읽기 동작 전에 삼상태 버퍼에 래치 인에이블 신호를 인가하여 데이터 라인에 있는 전하를 제거 할 수 있다. NOR flash memory device according to the present invention as described above may remove the electric charge on the data line is applied to the latch enable signal to tri-state buffer before a read operation. 따라서 본 발명에 따른 노어 플래시 메모리 장치에 의하면, 데이터 라인 디스차지 회로가 불필요하기 때문에 노어 플래시 메모리 장치의 면적을 줄일 수 있다. Therefore, in accordance with the NOR flash memory device according to the present invention, since unnecessary data line discharge circuit can reduce the area of ​​the NOR flash memory device. 또한, 본 발명에 따른 노어 플래시 메모리 장치에 의하면, 읽기 동작 전에 데이터 라인 디스차지 회로를 제어하기 위한 신호를 제공해야 하는 불편을 해소할 수 있다. Further, according to the NOR flash memory device according to the present invention, it is possible to eliminate the inconvenience that must provide a signal for controlling the data line discharge circuit before a read operation.

Claims (10)

  1. 메모리 셀의 전류를 감지 증폭하는 감지 증폭 회로; The sense amplifier circuit for amplifying the detection current of the memory cell;
    상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; Tri-state buffer for receiving the output of the sense amplifier circuit; And
    상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로를 포함하되, Comprising: a data latch circuit for latching the output of the tri-state buffer,
    상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 래치회로를 초기화하는 것을 특징으로 하는 노어 플래시 메모리 장치. The tri-state buffer is NOR flash memory device which is characterized in that in response to a latch enable signal initializes the data latch circuits.
  2. 제 1 항에 있어서, According to claim 1,
    상기 래치 인에이블 신호는, 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 하는 노어 플래시 메모리 장치. NOR flash memory device, characterized in that the latch enable signal, wherein the data latch circuit is generated before the latch of the output of the tri-state buffer.
  3. 제 1 항에 있어서, According to claim 1,
    상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함하되, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치. The tri-state buffer is NOR flash memory device, characterized in that operating in the inverter in response to the latch enable signal comprising an inverter for inverting the output of the sense amplifier circuit.
  4. 제 1 항에 있어서, According to claim 1,
    상기 데이터 래치 회로는, 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치. The data latch circuit includes a NOR flash memory device characterized in that the action in response to said latch enable signal.
  5. 비트라인에 연결된 메모리 셀; Memory cells connected to a bit line;
    상기 비트라인을 디스차지하는 비트라인 디스차지 회로; Bit line discharge circuit to discharge the bit lines accounts;
    상기 비트라인의 전류를 감지 증폭하는 감지 증폭 회로; The sense amplifier circuit for amplifying the detection current of the bit line;
    상기 감지 증폭 회로의 출력값을 입력받는 삼상태 버퍼; Tri-state buffer for receiving the output of the sense amplifier circuit;
    상기 삼상태 버퍼의 출력값을 래치하는 데이터 래치회로; A data latch circuit for latching the output of the tri-state buffer; And
    상기 삼상태 버퍼 및 데이터 래치회로를 연결하는 데이터 라인을 포함하되, Comprising: a data line connecting said tri-state buffer and a data latch circuit,
    상기 비트라인 디스차지 회로가 상기 비트라인을 디스차지한 다음에, 상기 삼상태 버퍼는 래치 인에이블 신호에 응답하여 상기 데이터 라인을 디스차지하는 것을 특징으로 하는 노어 플래시 메모리 장치. The bit line discharge circuits are NOR flash memory device, it characterized in that the next occupied discharge the bit line, and the tri-state buffer in response to a latch enable signal occupies discharge the data line.
  6. 제 5 항에 있어서, 6. The method of claim 5,
    상기 비트라인 디스차지 회로는 비트라인 디스차지 신호에 응답하여 상기 비트라인을 디스차지하는 NMOS 트랜지스터인 것을 특징으로 하는 노어 플래시 메모리 장치. The bit line discharge circuits are NOR flash memory device in response to a bit line discharge signal to the bit line, it characterized in that the NMOS transistor occupies discharge.
  7. 제 5 항에 있어서, 6. The method of claim 5,
    상기 감지 증폭 회로는, 상기 비트라인이 디스차지될 때 그 출력값이 하이 레벨로 설정되는 것을 특징으로 하는 노어 플래시 메모리 장치. NOR flash memory device, characterized in that said sense amplifier circuit, and the output value when the bit lines discharge to be occupied is set to a high level.
  8. 제 5 항에 있어서, 6. The method of claim 5,
    상기 래치 인에이블 신호는, 상기 데이터 래치회로가 상기 삼상태 버퍼의 출력값을 래치하기 전에 발생되는 것을 특징으로 하는 노어 플래시 메모리 장치. NOR flash memory device, characterized in that the latch enable signal, wherein the data latch circuit is generated before the latch of the output of the tri-state buffer.
  9. 제 5 항에 있어서, 6. The method of claim 5,
    상기 삼상태 버퍼는 상기 감지 증폭 회로의 출력값을 반전시키는 인버터를 포함하되, 상기 인버터는 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치. The tri-state buffer is NOR flash memory device, characterized in that operating in the inverter in response to the latch enable signal comprising an inverter for inverting the output of the sense amplifier circuit.
  10. 제 5 항에 있어서, 6. The method of claim 5,
    상기 데이터 래치 회로는, 상기 래치 인에이블 신호에 응답하여 동작하는 것을 특징으로 하는 노어 플래시 메모리 장치. The data latch circuit includes a NOR flash memory device characterized in that the action in response to said latch enable signal.
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