KR0153848B1 - 반도체 메모리 - Google Patents

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KR0153848B1
KR0153848B1 KR1019950004426A KR19950004426A KR0153848B1 KR 0153848 B1 KR0153848 B1 KR 0153848B1 KR 1019950004426 A KR1019950004426 A KR 1019950004426A KR 19950004426 A KR19950004426 A KR 19950004426A KR 0153848 B1 KR0153848 B1 KR 0153848B1
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아즈마 스즈키
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사토 후미오
가부시키가이샤 도시바
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Abstract

[목적] 비트선진폭의 행어드레스 의존성을 낮추어 행어드레스에 의한 억세스 타임의 변동을 개선한 반도체 메모리를 제공할 수 있다.
[구성] 비트선에 접속된 데이터격납용의 복수의 메모리셀과, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 셀 선택수단 및, 상기 비트선으로 전위를 공급하기 위한 비트선 부하회로를 갖추고, 상기 셀 선택수단에 의해 선택된 메모리셀에 대해 상기 비트선을 매개로 데이터의 독출/기입동작을 행하는 반도체 메모리에 있어서, 상기 비트선 부하회로의 임피던스를 상기 비트선방향 어드레스에 기초하여 제어하는 임피던스 제어수단을 구비하고 있다.

Description

반도체 메모리
제1도는 본 발명을 실시한 반도체 메모리인 SRAM의 비트선 주변회로의 구성을 나타낸 요부 블록도.
제2도는 제1도에 도시한 본 실시예의 반도체 메모리의 비트선 주변회로에서의 메모리셀 그룹이 복수개 모여서 형성되는 메모리셀 섹션의 구성도.
제3도는 제2도에 도시한 메모리셀 섹션이 복수개 모여서 형성되는 반도체 메모리의 블록도.
제4도는 제1도에 도시한 비트선 주변회로의 구체예를 나타낸 회로도.
제5도는 제1도에 도시한 제2섹션기록이네이블 발생회로(10-1)의 구체적인 구성을 나타낸 회로도.
제6도는 비트선상부의 셀 억세스시의 비트선진폭(△VBL)의 상태를 나타낸 도면.
제7도는 비트선하부의 셀 엑세스시의 비트선진폭(△VBL)의 상태를 나타낸 도면.
제8도는 본 실시예의 효과를 나타낸 도면.
제9도는 본 발명의 다른 실시예인 반도체 메모리의 SRAM의 비트선 주변회로의 구성을 나타낸 요부 블록도.
제10도는 제9도에 도시한 제2섹션기록이네이블 발생회로(10-2)의 다른 구체적인 구성을 나타낸 회로도.
제11도는 제10도에 도시한 제2섹션기록이네이블 발생회로(10-2)의 동작을 설명하는 타이밍챠트.
제12도는 본 발명의 반도체 메모리인 SRAM의 비트선 주변회로의 다른 실시예의 구성을 나타낸 도면.
제13도는 제12도에 도시한 제2섹션기록이네이블 발생회로(10-3)의 구체적인 구성을 나타낸 회로도.
제14도는 종래의 SRAM에서의 비트선 주변회로의 구성을 나타낸 요부 블록도.
제15도는 제14도에 도시한 비트선 주변회로의 구체예를 나타낸 회로도.
제16도는 종래의 비트선위치에 대응한 비트선진폭(△VBL)의 상태를 나타낸 도면.
제17도는 종래의 비트선위치에 대응한 다른 비트선진폭(△VBL)의 상태를 나타낸 도면.
제18도는 제14도에 도시한 비트선 주변회로의 동작을 설명하기 위한 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
BL,BLB : 비트선쌍 1 : 메모리셀
2 : 행디코더 6,7 : 비트선 부하회로
8 : 센스엠프
9,10-1,10-2,10-3 : 제1 및 제2섹션기록이네이블 발생회로
[산업상의 이용분야]
본 발명은 비트선 부하회로를 갖춘 반도체 메모리에 관한 것으로, 특히 독출동작의 고속화 등을 도모한 반도체 메모리에 관한 것이다.
[종래의 기술]
종래 이러한 분야의 기술로서는, 예컨대 제14도에 나타낸 바와 같은 것이 있었다. 제14도는 종래의 스태틱 램(이하, SRAM이라 한다)에서의 비트선 주변회로의 구성을 나타낸 요부구성도이다.
이 SRAM은, 격자모양으로 배열된 복수개의 워드선(WL)과 비트선쌍(BL,BLB)을 갖추고, 이들의 교차위치에는 메모리셀(101)이 각각 접속되어 있다. 이 메모리셀(101)은 제15도에 나타낸 바와 같이 N-MOS(101a∼101d), 저항(101e,101f)로 구성되어 있다. 각 워드선(WL)에는 행어드레스(비트선 방향 어드레스)를 디코드하는 행디코더(102)가 접속되고, 그리고 각 비트선쌍(BL,BLB)이 트랜스퍼 게이트(103,104)를 매개로 공통데이터선(DL, DLB)에 각각 접속되어 있다.
상기 트랜스퍼 게이트(103,104)는 열어드레스선택용으로 가능하고, 열디코더(105)로부터 출력되는 열신호(CD)와 이것에 인버터(105a)를 매개한 반전열신호(CDB)에 의해 온/오프제어된다.
또, 비트선쌍(BL,BLB)의 최상부에는 비트선 상부하회로(上負荷回路; 106)가 접속되고, 더욱이 공통 데이타 선(DL,DLB)공통비트선쌍(CBL,CBLB)을 매개로 비트선 하부하회로(下負荷回路; 107)가 접속되어 있다. 제15도에 나타낸 바와 같이 비트선 상부상회로(106)는, P-MOS(106a∼106e)로 구성되고, 또 비트선 하부하회로(107)는 P-MOS(107a∼107c)로 구성되어 있다.
상기 비트선 하부하회로(107)에는, 독출데이터를 증폭하여 공통독출선(MS,MSB)로 출력하는 센스앰프(108)가 접속되어 있다. 센스앰프(108)는 제15도에 나타낸 바와 같이 NPN트랜지스터(108a,108b)와 N-MOS(108c)로 구성되어 있다.
더욱이, 이 비트선 주변회로에는 섹션기록이네이블 발생회로(109)가 설치되어 있다. 이 섹션기록이네이블 발생회로(109)는 전메모리셀을 몇 개의 섹션으로 분할한 때에 각 섹션의 기입동작을 활성화시키기 위한 회로로, 섹션기록이네이블(SWE)과 그 반전신호(SWEB)를 출력한다.
섹션기록이네이블(SWE)은, 비트선 상부하회로(106) 및 비트선 하부하회로(107)을 제어하는 신호로, 독출시 또는 비선택섹션에 대해 L레벨로 되어 비트선부하의 임피던스를 작게 함과 더불어, 선택섹션 또한 기입시에만 비트선부하의 임피던스를 크게 하여 기입동작이 비트선부하의 영향을 받지 않도록 한다.
이 섹션기록이네이블(SWE)의 반전신호(SWEB)는, 몇 개의 분할되어 있는 섹션중의 선택된 섹션에 대해, 독출시에는 H레벨로 되어 센스앰프(108)을 활성화하여 메모리셀(101)로부터 데이터를 공통독출선(MS,MSB)으로 전송함과 더불어 기입시 또는 비선택섹션에 대해서는 L레벨로 되어 센스앰프(108)를 비활성화한다.
또, 상기 공통비트선(CBL,CBLB)에는 기입회로(110)가 접속되어 있다.
다음으로, 상기 비트선 주변회로의 동작을 설명한다.
행디코더(102) 및 열디코더(105)에 의해 행어드레스 및 열어드레스에 대응하는 소정의 워드선(WL)과 열선(CD)이 활성화되면, 트랜스퍼 게이트(103,104)가 온하여 상기 행어드레스와 열어드레스에 대응한 메모리셀(101)이 선택된다.
독출시에는, 섹션기록이네이블(SWE) 및 그 반전신호(SWEB)가 각각 L레벨 및 H레벨로 된다. 이 섹션기록이네이블(SWE)에 의해 비트선 상부하회로(106) 및 비트선 하부하회로(107)의 임피던스가 작아진다. 더욱이, 섹션기록이네이블(SWE)에 의해 센스앰프(108)가 활성화된다.
이에 따라, 선택된 메모리셀(101)에 기억되어 있는 1 또는 0의 데이터는, 비트선(BL) 및 공통비트선(CBL)을 매개로 공통독출선(MS)으로 전송된다. 마찬가지로 하여, 이 메모리셀(101)로부터 독출된 반전데이터는 비트선(BLB) 및 공통비트선(CBLB)을 매개로 공통독출선(MSB)으로 전송된다.
한편, 기입시에는 섹션기록이네이블(SWE)가 H레벨로 되고 그 반전신호(SWEB)가 L레벨로 된다. 이 섹션기록이네이블(SWE)에 의해 비트선 상부하회로(106) 및 비트선 하부하회로(107)의 임피던스가 커진다. 더욱이, 섹션기록이네이블(SWEB)에 의해 센스앰프(108)가 비활성화된다.
이에 따라, 기입회로(110)에 의해 기입데이터 및 반전기입데이터가 비트선쌍(BL,BLB)으로 각각 공급되면, 그들은 상기 메모리셀(101)에 기억된다.
제16도는 비트선전위에 대응한 종래의 비트선진폭(△VBL)의 상태를 나타낸 도면이다.
여기에서, 비트선진폭(△VBL)은,
△VBL = VBL - VBLB
단, VBL : 비트선(BL)의 전압
VBLB : 비트선(BLB)의 전압
로서 나타낼 수 있고, 동도에 나타낸 비트선진폭(△VBL)의 변동은 억세스하는 행어드레스의 상위(相違)에 의해 생기는 것이다.
비트선쌍(BL,BLB)의 상부에 위치하는 메모리셀(101)을 억세스한 경우에 있어서는, 비트선쌍(BL,BLB)이 각각 L레벨, H레벨일 때, 이 메모리셀(101)에는 비트선 상부하회로(106)로부터 전류 I1+i1(I1〉i1)이, 또 비트선 하부하회로(107)로부터 전류 I2+i2(I2〉i2)가 유입되어 셀전류 Icel1은 Icel1=I1+i1+I2+i2로 된다. 이 경우는, I1+i1》I2+i2이고, 비트선진폭(△VBL)은 제16도의 실선(△VBL1)으로 나타낼 수 있다.
한편, 비트선쌍(BL,BLB)의 하부에 위치하는 메모리셀(101)을 억세스한 경우에 있어서는, 비트선쌍(BL,BLB)이 각각 L레벨, H레벨일 때, 마찬가지로 메모리셀(101)에는 비트선 상부하회로(106)로부터 전류 I1'+i1'(I1〉i1')가 도 비트선 하부하회로(107)로부터 전류I2'+i2'(I2〉i2')가 유입되어 셀전류 Icel1은 Icel1=I1'+i1'+I2'+i2'로 된다. 이 경우는, I1'+i1'》I2'+i2' 또한 I2《I2', i2〈i2'이고, 또 비트선진폭(△VBL)은 제16도의 파선(△VBL2)으로 나타낼 수 있다.
또한, 비트선 상부하회로(106), 비트선 하부하회로(107)의 각각의 임피던스를 r0, r1으로 한 경우에 있어서, 양자의 관계는 r1》r0로 된다. 또 센스앰프(108)에 입력하는 △VBL은, 상부의 메모리셀(101)을 억세스한 때에는 r0(I2-i2)로 되고, 하부의 메모리셀(101)을 억세스한 때에는 r1(I2'-i2')로 되며, 이들의 관계는 r0(I2-i2)〈r1(I2'-i2')이다.
또, 상부 메모리셀(101)로부터 비트선 상부하회로(106)까지의 비트선저항을 R1으로 하고, 상부 메모리셀(101)로부터 비트선 하부하회로(107)까지의 비트선저항을 R2로 한 경우에, 비트선진폭(△VBL1)의 최대치는 R2(I2+i2)로 표시할 수 있다. 더욱이, 하부 메모리셀(101)로부터 비트선 상부하회로(106)까지의 비트선(BLB)의 저항을 R1'로 하고, 하부 메모리셀(101)로부터 비트선 하부하회로(107)까지의 비트선(BLB)의 저항을 R2'로 한 경우에, 비트선진폭(△VBL2)의 최대치는 R2'(I2'+i2')로 표시할 수 있다.
다음으로, 종래의 비트선 주변회로의 다른 예로서, 상기 제16도의 비트선 주변회로에 있어서 비트선 상부하회로(106)만을 생략한 경우를 설명한다.
제17도는 이 경우의 비트선위치에 대응한 비트선진폭(△VBL)의 상태를 나타낸 도면이다.
비트선쌍(BL,BLB)의 상부에 위치하는 메모리셀(101)을 억세스한 경우에 있어서는, 이 메모리셀(101)에는 비트선 하부하회로(107)로부터 셀전류 Icel1=I3+i3가 유입된다. 이 경우는, 비트선진폭(△VBL)은 제17도의 실선(△VBL3)으로 나타낼 수 있다. 한편, 비트선쌍(BL,BLB)의 하부에 위치하는 메모리셀(101)을 억세스한 경우는 비트선진폭(△VBL)이 이 비트선위치에 대응한 제17도의 실선(△VBL3)에 중첩한다.
여기에서, 이 경우의 비트선 상부하회로(107)의 임피던스를 r2로 하면, 센스앰프(108)에 입력하는 △VBL은 제17도에 명백해진 바와 같이 억세스하는 메모리셀의 비트선위치에 관계없이 항상 r2(I3-i3)로 일정하게 된다.
[발명이 해결하고자 하는 과제]
그렇지만, 상술한 종래의 비트선 부하회로방식의 반도체 메모리에서는, 다음과 같은 문제점이 있었다.
메모리 용량이 작고 비트선길이가 짧은 경우에는, 제17도에 나타낸 바와 같이 비트선 부하회로는 하부에만 설치하는 것이 바람직하다. 그것은, 억세스하는 메모리셀의 비트선위치에 관계없이 센스앰프(108)에 입력되는 △VBL은 항상 r2(I3-i3)로 일정하기 때문이다. 그러나, 메모리용량이 크고 비트선이 긴 경우에 있어서 비트선 부하회로를 하부에만 설치한 때는, 비트선상에서의 비트선진폭(△VBL)의 차가 커져서 비트선쌍(BL,BLB)에서의 데이터의 반전속도가 상당히 느려진다.
그래서, 비트선 부하회로를 상하 양쪽에 설치한 경우는, 제16도에 나타낸 바와 같이 억세스하는 비트선상에서의 비트선진폭(△VBL)의 차는 소정의 범위로 억제되기 때문에, 비트선쌍(BL,BLB)에서의 데이터 반전속도의 행어드레스 의존성은 작아진다.
그러나, 상술한 바와 같이 센스앰프(108)에 입력되는 △VBL은, 비트선 상부의 메모리셀(101)을 억세스한 때에는 r1(I2-i2)로 되고, 비트선 하부의 메모리셀(101)을 억세스한 때에는 r1(I2'-i2')로 되어 으레 행어드레스 의존성을 갖는다.
그 결과, 독출시의 억세스 타임(access time)의 어드레스변동이 커진다는 문제가 있었다.
즉, 제18도 (a)∼(c)는 이 점을 구체적으로 설명하기 위한 특성도로, 동도(a)는 비트선지연의 △VBL 의존성, 동도 (b)는 센스앰프지연의 △VBL 의존성 및 동도 (c)는 이들 특성으로부터 얻어지는 독출지연의 △VBL 의존성을 각각 타나낸 도면이다.
제18도 (a)로부터 명백해진 바와 같이 비트선진폭(△VBL)이 커질수록 비트선지연이 커지기 때문에 데이터반전에 시간이 걸리고, 제18도 (b)로부터 명백해진 바와 같이 비트선진폭(△VBL)이 커질수록 센스앰프지연이 작아지기 때문에 이득이 크게 취해져서 독출동작이 고속으로 된다. 그리고, 제18도 (c)로부터 명백해진 바와 같이 비트선진폭(△VBL)이 너무 작으면 센스앰프지연이 독출지연을 결정하고, 비트선진폭(△VBL)이 너무 크면 비트선지연이 독출지연을 결정한다.
따라서, 상술한 종래의 비트선부하방식의 메모리에서는, 특히 대용량 메모리인 경우에 비트선진폭(△VBL)의 행어드레스 의존성이 크고, 독출시의 억세스타임의 어드레스변동이 커진다.
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로, 비트선진폭의 행어드레스 의존성을 낮추어 행어드레스에 의한 억세스 타임의 변동을 개선한 반도체 메모리를 제공하는 것을 그 목적으로 한다. 그 밖의 목적은, 억세스 타임의 고속화를 가능하게 한 반도체 메모리를 제공하는 것이다.
[과제를 해결하기 위한 수단]
상기 본 발명은 목적을 달성하기 위해 본 발명의 반도체 메모리는, 비트선쌍에 접속된 데이터격납용의 복수의 메모리셀과, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 메모리셀 선택수단, 상기 비트선쌍으로 전위를 공급하기 위한 비트선 부하회로 및, 상기 비트선 부하회로의 임피던스를 상기 비트선 방향 어드레스에 기초하여 변화시키는 임피던스 제어수단으로 구성되고, 상기 메모리셀 선택수단에 의해 선택된 상기 메모리셀에 대해 상기 비트선쌍을 매개로 데이터의 독출/기입동작을 행하는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리는, 상기 기입동작을 활성화하기 위한 기입제어신호를 생성하고, 이 기입제어신호에 기초하여 상기 비트선 부하회로의 일부의 임피던스를 변화시키는 기입제어신호 생성수단을 더 구비하고, 상기 임피던스 제어수단은 상기 비트선 방향 어드레스와 상기 기입제어신호와의 AND 연산의 결과에 기초하여 상기 비트선 부하회로의 일부의 임피던스 이외의 잔여부의 임피던스를 변화시키는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리는, 복수의 비트선쌍과, 상기 복수의 비트선쌍의 각각에 접속된 데이터격납용의 복수의 메모리셀, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 메모리셀 선택수단, 상기 복수의 비트선쌍의 각각의 전위를 공급하기 위한 비트선 부하회로, 선택된 비트선쌍에 대해 상기 비트선 부하회로의 임피던스를 상기 비트선 방향 어드레스에 기초하여 변화시키고, 선택되지 않은 비트선쌍에 대해 상기 비트선 부하회로를 비트선 방향 어드레스에 관계없이 또한 독출/기입동작에 관계없이 항상 활성화시키지 위한 임피던스 제어수단으로 구성되어 있는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리는, 복수의 비트선쌍과, 상기 복수의 비트선쌍의 각각에 접속된 데이터격납용의 복수의 메모리셀, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 메모리셀 선택수단, 상기 복수의 비트선쌍의 각각으로 전위를 공급하기 위한 비트선 부하회로, 상기 비트선 부하회로의 임피던스를 상기 비트선 방향 어드레스에 기초하여 변화시켜 선택된 비트선쌍에 대해 기입동작시에 상기 비트선 부하회로를 비트선 방향 어드레스에 관계없이 이 기입동작의 버스사이클의 후반으로 활성화시키도록 하는 임피던스 제어수단으로 구성되고 있는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리에서는, 상기 임피던스 제어수단에 의해 상기 비트선 방향 어드레스에 기초하여 임피던스가 변화시켜지는 상기 비트선 부하회로를 상기 비트선쌍중의 1군데 또는 1군데 이상의 복수의 군데에 배치한 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리에서는, 상기 비트선 부하회로는 상기 비트선쌍의 최상부 및 최하부의 2군데에 설치되고, 상기 임피던스 제어수단은 그 비트선쌍의 상부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스보다도 크게 하고, 그 비트선쌍의 하부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스보다도 크게 하는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리에서는, 상기 비트선 부하회로는 상기 비트선쌍의 복수의 군데에 설치되고, 상기 임피던스 제어수단은 억세스하는 비트선 방향 어드레스에 대응한 상기 비트선 부하회로의 임피던스를 그 밖의 비트선 부하회로의 임피던스보다도 크게 하도록 제어하는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리에서는, 상기 비트선 부하회로는 제1부하회로와 제2부하회로로 구성되고, 이 제1 및 제2부하회로는 각각 상기 비트선쌍의 사이에 설치되어 소오스가 전원에 접속된 2개의 트랜지스터와 이 2개의 트랜지스터 사이에 설치된 2개의 트랜지스터로 구성되며, 상기 임피던스 제어수단에 의해 수행되는 상기 제1부하회로 및 제2부하회로의 임피던스의 제어는 상기 트랜지스터를 온/오프시켜 전원과 상기 비트선쌍을 도통시키는가 시키지 않는가에 따라 수행되는 것을 특징으로 하고 있다.
또, 본 발명의 반도체 메모리에서는, 상기 임피던스 제어수단은, 상기 트랜지스터가 MOSFET로 형성되어 있는 경우는 이 NOSFET의 게이트의 전위를, 상기 트랜지스터가 바이폴라 트랜지스터로 형성되어 있는 경우는 이 바이폴라 트랜지스터의 베이스가 전위를 변화시킴으로써 상기 비트선 부하회로의 임피던스의 제어를 수행하는 것을 특징으로 하고 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 임피던스 제어수단은 비트선 부하회로의 임피던스를 비트선 방향 어드레스에 기초하여 제어한다. 예컨대 비트선 부하회로를 비트선의 최상부 및 최하부의 2군데에 배치한 경우에는, 이 비트선의 상부의 메모리셀을 억세스할 때에 상기 비트선의 최상부의 비트선 부하회로의 임피던스를 상기 최하부의 비트선 부하회로의 임피던스보다도 크게 하고, 상기 비트선의 하부의 메모리셀을 억세스할 때에는 그 반대의 제어를 행한다.
이에 따라, 억세스하는 메모리셀의 비트선위치의 상위에 의해 생기는 비트 선진폭의 차를 축소할 수 있으므로, 비트선진폭의 비트선 방향 어드레스 의존성이 작아진다.
또, 본 발명의 반도체 메모리의 구성에 의하면, 기입 버스 사이클중의 기입동작이 종료한 직후부터 독출 버스 사이클의 개시전에 비트선 부하회로의 비트선에 대한 이퀄라이징(equalizing)동작을 종료하는 것이 가능하므로, 고속동작을 행할 수 있다.
[실시예]
이하, 본 발명의 제1실시예를 도면에 기초하여 설명한다.
제1도는 본 발명을 실시한 반도체 메모리인 SRAM의 비트선 주변회로의 구성을 나타낸 요부 블럭도이다.
본 실시예에서의 SRAM의 비트선 주변회로는, 기본적으로는 종래의 비트선 주변회로에 후술하는 비트선부하변화용의 제2섹션기록이네이블 발생회로(10-1)를 부가한 구성을 이루고 있다. 즉, 격자모양으로 배열된 복수개의 워드선(WL)과 비트선쌍(BL,BLB)을 갖추고, 이들의 교차위치에 데이터격납용의 메모리셀(이하, 간단히 셀이라고 한다; 1)이 각각 접속되어 있다. 더욱이, 각 워드선(WL)에는 외부로부터 공급되는 행어드레스를 디코드하는 행디코더(2)가 접속되고, 그리고 각 비트선쌍(BL,BLB)이 트랜스퍼 게이트(3,4)를 매개로 공통데이터선(DL,DLB)에 각각 접속되어 있다.
상기 트랜스퍼 게이트(3,4)는 P-MOS트랜지스터(이하, 간단히 P-MOS라 한다) 및 N-MOS트랜지스터(이하, 간단히 N-MOS라 한다)로 각각 구성되고, 열어드레스를 열디코더(5)로부터 출력되는 열신호(CD)와 이것에 인버터(5a)를 매개한 반전열신호(CDB)에 의해 온/오프동작하여 각 비트선쌍(BL, BLB)을 단속한다.
또, 비트선쌍(BL,BLB)의 최상부에는 비트선 상부하회로(6)가 접속되고, 더욱이 공통데이터선(DL,DLB)에는 공통비트선쌍(CBL,CBLB)을 매개로 비트선 하부하회로(7)가 접속되어 있다. 이들 비트선 상부하회로(6) 및 비트선 하부하회로(7)는 비트선쌍(BL,BLB)에 전위를 공급하는 기능을 갖는다.
상기 비트선 하부하회로(7)에는, 비트선쌍(BL,BLB)을 통하여 독출된 독출데이터를 논리레벨로 증폭하여 공통독출선(MS,MSB)으로 출력하는 센스앰프(8)가 접속되어 있다.
더욱이, 본 실시예의 비트선 주변회로에는, 제1섹션기록이네이블 발생회로(9)가 설치되어 있다. 이 제1섹션기록이네이블 발생회로(9)는 전셀을 몇 개의 섹션으로 분할한 때에 각 섹션의 기입동작을 활성화시키기 위한 회로로, 섹션기록이네이블(SWE)과 그 반전신호(SWEB)를 출력한다.
섹션기록이네이블(SWE)은, 비트선 상부하회로(6) 및 비트선 하부하회로(7)를 제어하는 신호로, 독출시 또는 비선택섹션에 대해 L레벨로 되어 비트선 부하회로(6,7)의 임피던스를 작게 함과 더불어, 선택섹션 또한 기입시에만 비트선 부하회로(6,7)의 임피던스를 크게 하여 기입동작이 비트선부하의 영향을 받지 않도록 한다.
이 섹션기록이네이블(SWE)의 반전신호(SWEB)는, 몇 개의 분할되어 있는 섹션중의 선택된 섹션에 대해, 독출시에는 H레벨로 되어 센스앰프(8)를 활성화하여 셀(1)로부터 데이터를 공통독출선(MS,MSB)으로 전송함과 더불어, 기입시 또는 비선택섹션에 대해서는 L레벨로 되어 센스앰프(8)를 비활성화한다.
그리고, 제1섹션기록이네이블 발생회로(9)를 매개로 상기 열디코더 및 행디코더에는, 본 발명의 특징을 이루는 비트선부하변화용의 제2섹션기록이네이블 발생회로(임피던스 제어수단; 10-1)가 접속되어 있다.
이 제2섹션기록이네이블 발생회로(10-1)는, 행디코더(2)로부터 행어드레스의 최상비트를 제1섹션기록이네이블 발생회로(9)로부터는 섹션기록이네이블(SWE)을 각각 취입하여 상기 비트선 상부하회로(6)를 제어하는 신호(SWEU)와, 비트선 하부하회로(7)을 제어하는 신호(SWEL)를 생성한다.
그리고, 상기 공통비트선쌍(CBL,CBLB)에는 기입시에 셀(1)에 데이터를 기입하기 위한 기입회로(11)가 접속되어 있다.
제2도는 제1도에 도시한 메모리셀 그룹1이 복수개(N개) 모여서 1개의 메모리셀 섹션(1)을 형성하고 있는 경우를 나타낸 구성도이다. 제2도에 나타낸 바와 같이, 메모리셀 섹션(1)에 대응하여 1개의 행디코더(2), 열디코더(5), 비트선 하부하회로(7), 센스앰프(S/A; 8), 제1섹션기록이네이블 발생회로(9), 제2비트선부하변화용 섹션기록이네이블 발생회로(10-1) 및 기입회로(11)가 설치되어 있다.
각 메모리셀 그룹(1,…,N)에는 복수의 메모리셀, 비트선 상부하회로(6), 트랜스퍼 게이트(3,4)가 설치되어 있다. 각 메모리셀 그룹(1,…,N)은 동일한 구성을 갖추고 있다.
제3도는 제2도에 도시한 메모리셀 섹션(1)이 복수개 모여서 1개의 메모리셀 어레이를 형성하고, 이 메모리셀 어레이가 복수개 모여서 형성된 반도체 메모리의 블록도를 나타내고 있다.
제4도는 제1도에 도시한 비트선 주변회로의 구체예를 나타낸 회로도이다.
동도에 있어서, 셀(1)은 워드선(WL)에 게이트가 접속된 N-MOS(1a,1b)와, 전원과 접지와의 사이에 직렬 접속된 저항(1c) 및 N-MOS(1d)와, 전원과 접지와의 사이에 직렬 접속된 저항(1c) 및 N-MOS(1f)로 구성되어 있다.
그리고, 상기 N-MOS(1a)는 N-MOS(1d)의 드레인과 상기 비트선(BL)과의 사이에 접속되고, 또 상기 N-MOS(1b)는 N-MOS(1f)의 드레인과 상기 비트선(BLB)과의 사이에 접속되어 있다. 더욱이, N-MOS(1d)의 게이트 및 드레인과 N-MOS(1f)의 게이트 및 드레인이 크로스접속되어 있다.
한편, 비트선 상부하회로(6)는, 전원에 소오스가 접속된 P-MOS(6a,6b,6c,6d)와 섹션기록이네이블(SWE)이 게이트에 공급되는 P-MOS(6e)와, 신호(SWEU)가 게이트에 공급되는 (6f,6g,6h)로 구성되어 있다.
그리고, P-MOS(6a,6d)의 각 게이트가 접지되고, 그 각 드레인이 비트선쌍(BL,BLB)에 각각 접속되어 있다. 더욱이, P-MOS(6b,6c)의 각 드레인이 비트선쌍(BL,BLB)에 각각 접속되고, P-MOS(6e,6f)가 비트선쌍(BL,BLB) 사이에 병렬 접속되며, P-MOS(6b,6c)의 게이트에는 섹션기록이네이블(SWE)이 공급되도록 되어 있다. 덧붙여서, P-MOS(6g,6h)의 각 소오스가 전원에, 그 각 드레인이 비트선쌍(BL,BLB)에 각각 접속되어 있다.
또, 비트선 하부하회로(7)는, 전원에 소오스가 접속된 P-MOS(7a,7b)와, 섹션기록이네이블(SWE)이 게이트에 공급되는 P-MOS(7c)와, 신호(SWEL)가 게이트에 공급되는(7d,7e,7f)로 구성되어 있다.
그리고, P-MOS(7a,7b)의 각 드레인이 비트선쌍(BL,BLB)에 각각 접속되고, P-MOS(7c,7d)가 비트선쌍(BL,BLB) 사이에 병렬 접속되며, P-MOS(7a,7b)의 게이트에는 섹션기록이네이블(SWE)이 공급되어 있다. 더욱이, P-MOS(7e,7f)의 각 소오스가 전원에, 그 각 드레인이 비트선쌍(BL,BLB)에 각각 접속되어 있다.
또, 센스앰프(8)는 공통독출선(MS,MSB)에 각각 콜렉터가 접속된 NPN트랜지스터(8a,8b)와, 그들의 에미터와 접지와의 사이에 접속된 N-MOS(8c)로 구성되어 있다. 그리고, NPN트랜지스터(8a,8b)의 베이스에는 비트선쌍(BL,BLB)이 각각 접속되고, N-MOS(8c)의 게이트에는 SWEB신호가 공급되도록 되어 있다.
제5도는 제1도에 도시한 제2섹션기록이네이블 발생회로(10-1)의 구체적인 구성을 나타낸 회로도이다.
이 제2섹션기록이네이블 발생회로(10-1)는, 제1섹션기록이네이블 발생회로(9)로부터의 섹션기록이네이블(SWE)을 반전하는 인버터(10a)와, 그 인버터(10a)의 출력측에 접속된 2입력 NAND게이트(10b,10c)로 구성되어 있다. 그리고, NAND게이트(10b,10c)의 다른쪽의 입력측에는 예컨대 비트선 상반분과 하반분의 어드레스를 결정하는 최상위 행어드레스의 내부신호(XN) 및 그 반전신호(XNB)가 각각 공급되며, 그 출력측으로부터 SWEU신호가 출력되도록 되어 있다.
여기에서, 예컨대 상기 최상위 행어드레스의 내부신호(XN)가 L레벨이고 그 반전신호(XNB)가 H레벨일 때는, 비트선쌍(BL,BLB)의 상부에 위치하는 셀(1)이 선택된다. 한편, 그 내부신호(XN)가 H레벨이고 그 반전신호 (XNB)가 L레벨일 때는, 비트선쌍(BL,BLB)의 하부에 위치하는 셀(1)이 선택되도록 되어 있다.
다음으로, 이상과 같이 구성되는 본 실시예의 비트선 주변회로의 동작을 설명한다.
행디코더(2) 및 열디코더(5)에 의해 행어드레스와 열어드레스에 대응하는 소정의 워드선(WL)과 열선(CD)이 각각 H레벨로 활성화되면, 트랜스퍼 게이트(3,4)가 온하고, 상기 행어드레스에 대응한 셀(1)이 선택된다.
데이터의 독출시에는, 섹션기록이네이블(SWE)이 L레벨로 되고, 그 반전신호(SWEB)가 H레벨로 된다. 이때, 최상위 행어드레스의 내부신호(XN)가 L이고 그 반전신호(XNB)가 H레벨인 경우, 즉 비트선쌍(BL,BLB)의 상부에 위치하는 셀(1)이 억세스되는 경우는, SWEU신호 및 SWEL신호는 각각 H레벨 및 L레벨로 된다.
그 결과, 비트선 상부하회로(6)에 있어서, SWE신호로 제어되고 있는 P-MOS(6b,6c,6e)는 전부 온하고, SWEU신호로 제어되고 있는 P-MOS(6f∼6h)는 전부 오프한다. 또 비트선 하부하회로(7)에 있어서는, SWE신호로 제어되고 있는 P-MOS(7a∼7c)는 전부 온함과 동시에 SWEL신호로 제어되고 있는 P-MOS(7d∼7f)도 전부 온한다.
이에 따라, 비트선 상부하회로(6)의 임피던스가 커지고, 비트선 하부하회로(7)의 임피던스는 작아지기 때문에, 선택된 셀(1)로 공급되는 셀전류는 비트선 하부하회로(6)보다도 비트선 하부하회로(7)쪽으로부터 많이 공급되게 된다.
좀더 구체적으로 설명하면, 이 상부위치의 셀(1)을 억세스한 경우에 있어서, 비트선쌍(BL,BLB)이 각각 L레벨, H레벨일 때, 제6도에 나타낸 바와 같이 이 셀(1)에는 비트선 상부하회로(6)로부터 전류 I4+i4(종래 회로의 I1+i1에 상당)가 유입된다. 또, 비트선 하부화회로(7)측으로부터는 P-MOS(7a∼7c)로부터의 전류 I6+i6(종래회로의 I2+i2에 상당)에 본 발명의 P-MOS(7d∼7c)로부터 전류 I6+i6(종래회로의 I2+i2에 상당)에 본 발명의 P-MOS(7d∼7f)로부터의 전류 I7+i7을 더하여 전류 I6+i6+I7+i7이 유입된다.
이 경우는, I1+i1I4+i4, I2+i2I6+i6+I7+i7이고, 셀전류 Icel1은 Icel1=I1+i1+I2+i2=I4+i4+I6+i6+I7+i7로 된다.
따라서, 비트선진폭(△VBL)은 제6도의 실선(△VBL4)으로 나타낼 수 있고, 비트선 하부하회로(7)의 P-MOS(7a,7b)의 임피던스를 r3로 하고, P-MOS(7e,7f)의 임피던스를 r4로 한 경우에 있어서, 센스앰프(8)에 입력하는 △VBL은 r3(I6-i6)로 되어 종래의 r1(I2-i2)보다도 상승한다.
한편, 이 독출시에 있어서, 최상위 행어드레스의 내부 행어드레스가 H레벨이고 그 반전신호(XNB)가 L레벨인 경우, 즉 비트선쌍(BL,BLB)의 하부에 위치하는 셀(1)이 억세스되는 경우에 있어서는, SWEU신호 및 SWEL신호는 각각 L레벨 및 H레벨로 된다.
그 결과, 비트선 상부하회로(6)에 있어서, SWE신호로 제어되고 있는 P-MOS(6b,6c,6e)가 전부 온함과 동시에 SWEU신호로 제어되고 있는 P-MOS(6f∼6h)도 전부 온한다. 또, 비트선 하부화회로(7)에 있어서는, SWE신호로 제어되고 있는 P-MOS(7a∼7c)는 전부 온하지만, SWEL신호로 제어되고 있는 P-MOS(7d∼7f)는 전부 오프한다.
이에 따라, 상술한 상부위치의 셀(1)이 억세스되는 경우와는 반대로, 비트선 상부하회로(6)의 임피던스가 작아지고, 비트선 하부화회로(7)의 임피던스는 커지기 때문에, 선택된 셀(1)로 공급되는 셀전류는 비트선 하부화회로(7)보다도 비트선 상부하회로(6)쪽으로부터 많이 공급되게 된다.
즉, 이 경우에 있어서, 비트선쌍(BL,BLB)이 각각 L레벨, H레벨일 때, 제7도에 나타낸 바와 같이 이 셀(1)에는 비트선 상부하회로(6)로부터 전류 I4'+i4(종래회로의 I1'+i1'에 상당)에 본 발명의 P-MOS(6f∼6h)로부터의 전류 I5+i5를 더한 전류 I4'+i4'+I5+i5가 유입된다. 또, 비트선 하부하회로(7)측으로부터는 P-MOS(7a∼7c)로부터의 전류 I6'+i6(종래회로의 I2'+i2'에 상당)가 유입된다. 이 경우는, I1'+i1'〈I4'+i4'+I5+i5, I2'+i2'〉I6'+i6'이고, 셀전류 Icel1은 Icel1=I1'+i1'+I2'+i2'=I4'+i4'+I5+i5+I6'+i6'로 된다.
따라서, 비트선진폭(△VBL)은 제7도의 점선(△VBL5)으로 나타낼 수 있고, 센스앰프(8)에 입력하는 △VBL은 r3(I6'-i6')로 되어 종래의 r1(I2'-i2')보다도 감소한다.
제8도는 상술한 제6도 및 제7도에서 나타낸 억세스하는 비트선 상하위치의 셀에 대응하는 각 비트선진폭(△VBL)의 상태를 동시에 표시한 도면이다.
동도로부터 명백해진 바와 같이, 센스앰프에 입력되는 비트선진폭(△VBL)의 행어드레스 의존성은 종래방식에 비해 본 실시예의 쪽이 훨씬 작아지고 있다.
즉, 종래방식에서는 비트선 부하회로의 임피던스가 셀의 억세스위치에 관계없이 항상 일정하기 때문에, 특히 대용량 메모리의 경우에 비트선진폭(△VBL)의 행어드레스 의존성이 커지고, 독출시의 억세스 타임의 변동이 커지는데 반해, 본 실시예에서는 비트선 부하회로의 임피던스를 행어드레스에 의해 변화시키도록 했으므로, 대용량 메모리에서 비트선이 길어져도 비트선쌍(BL,BLB)에서의 데이터 반전속도를 고속으로 유지하면서 비트선진폭(△VBL)의 어드레스 의존성을 작게 할 수 있다. 이에 따라, 독출시의 억세스 타임의 변동을 개선할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고 각종의 변형이 가능하다. 예컨대, 상기 실시예에서는 행어드레스에 기초하여 임피던스가 제어되는 비트선 부하회로를 비트선쌍(BL,BLB)의 최상부 및 최하부의 2군데에 배치했지만, 예컨대 비트선쌍(BL,BLB)의 최하부에만 배치하는 것과 같은 구성이라도 좋다.
더욱이, 비트선 부하회로를 P-MOS로 구성했지만, 예컨대 바이폴라 트랜지스터로 구성해도 좋다. 이 경우는, 바이폴라 트랜지스터의 베이스를 제어하여 비트선 부하회로의 임피던스를 제어한다.
제9도는 본 발명의 다른 실시예인 반도체 메모리에서의 비트선 주변회로의 구성도이다. 제9도에 나타낸 실시예의 비트선 주변회로는, 제1도에 나타낸 실시예의 비트선 주변회로와 비교하여, 제1비트선부하변화용 섹션기록이네이블 발생회로(10-2)의 구성, 기능이 다르다.
제10도는 제9도에 나타낸 비트선 주변회로에 사용되고 있는 제2비트선부하변화용 섹션기록이네이블 발생회로(10-2)의 구체적인 구성도이다.
제3도에 나타낸 바와같이, 메모리셀 어레이의 내부를 몇 개의 메모리셀 섹션(1,…,N)으로 분할하는 것은, 일반적으로 이용되고 있는 수법이다. 제10도에 나타낸 본 실시예의 제2비트선부하변화용 섹션기록이네이블 발생회로(10-2)도, 제1도에 나타낸 실시예의 제2비트선부하변화용 섹션기록이네이블 발생회로(10-2)도, 제1도에 나타낸 실시예의 경우와 마찬가지로 각 메모리셀 섹션마다 배치한다. 제9도에 나타낸 본 실시예의 비트선 주변회로내에서 선택된 메모리셀 섹션에 있어서는, SE신호는 하이(HIGH)이다. 선택된 메모리셀 섹션에 있어서는, SWEU와 SWEL신호의 동작은 제5도에 나타낸 제2섹션기록이네이블 발생회로(10-1)와 동일한 동작을 한다.
비선택섹션에 있어서는 SWEU, SWEL 모두 로우(LOW)로 된다. 이 때문에, SWEU, SWEL에 의해 제어되는 비트선 부하회로는 동작하고, 종래의 것과 비교하여 비트선의 이퀄라이즈(equalize)동작과 풀업(pull-up)동작이 더 확실하게 수행된다. 이에 따라, 일반적으로 억세스 타임을 지연시키는 원인인 섹션 스캔속도의 고속화가 가능하게 된다. 이 특징을 제11도에 나타낸 타이밍챠트를 참조하여 이하에 설명한다.
제11도는 제10도에 나타낸 제2비트선부하변화용 섹션기록이네이블 발생회로(10-2)의 동작을 나타낸 타이밍챠트이다. 타이밍 T2에서 비트선(BL,BLB)을 매개로 선택된 메모리셀로의 기입동작이 종료한다. 제14도에 나타낸 종래의 섹션기록이네이블 발생회로(109)에서는 독출 버스 사이클의 상승에지(타이밍 T3)에서 비트선(BL,BLB)에 대해 이퀄라이징동작이 개시되고, 타이밍 T4에서 독출동작이 개시된다. 제10도에 나타낸 제2비트선부하변화용 섹션기록이네이블 발생회로(10-2)를 사용한 경우에서는, 기입 버스 사이클의 후반의 타이밍 T2∼T3의 사이에서 비트선(BL,BLB)에 대한 이퀄라이징동작을 행할 수 있고, 독출 버스 사이클의 상승에지(타이밍 T3)로부터 독출동작을 개시하는 것이 가능하게 된다. 따라서, 약 1nsec 독출동작을 빨리 개시하는 것이 가능하게 된다.
제12도는 본 발명의 다른 실시예에 따른 반도체 메모리인 SRAM의 비트선 주변회로의 구성을 나타낸 요부 블록도이다. 제1도는 비트선 부하회로를 비트선의 상하에 배치한데 반해, 제12도에서는 비트선중의 복수의 장소에 비트선 부하회로를 배치한 구성을 갖는다. 비트선의 상하에만 배치한 부하회로를 최상위 어드레스로 제어하는 것보다도 더 적절히 어드레스를 제어할 수 있게 된다.
제13도는 제12도에 나타낸 제2섹션기록이네이블 발생회로(10-3)의 구체적인 구성을 나타낸 회로도이다. 동도에 나타낸 바와 같이 행디코더(2)로부터의 어드레스신호(XIXJ…XIBXJB)에 따라 제2섹션기록이네이블 발생회로(10-3)는 각 비트선 부하회로(1)∼(N)를 위한 제어신호(SWE1∼SWEN)을 발생한다.
[발명의 효과]
이상 상세히 설명한 바와 같이 본 발명에 의하면, 비트선 부하회로의 임피던스를 비트선 방향 어드레스에 기초하여 제어하는 임피던스 제어수단을 갖추고 있으므로, 간단한 구성으로 억세스하는 셀의 비트선위치의 상위에 의해 생기는 비트선진폭의 차를 축소할 수 있다. 이에 따라, 비트선진폭의 비트선 방향 어드레스 의존성이 작아지고, 비트선 방향 어드레스에 의한 억세스 타임의 변동을 개선할 수 있기 때문에, 억세스 타임의 고속화가 가능하게 된다.
또, 본 발명에 의하면, 기입 버스 사이클의 후반에서 비트선쌍의 이퀄라이징동작을 완료할 수 있으므로, 메모리 억세스동작을 행할 수 있게 된다.

Claims (19)

  1. 비트선쌍에 접속된 데이터격납용의 복수의 메모리셀과, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 메모리셀 선택수단, 상기 비트선쌍으로 전위를 공급하기 위한 비트선 부하회로 및, 상기 비트선 부하회로의 임피던스를 상기 비트선 방향 어드레스에 기초하여 변화시키는 임피던스 제어수단으로 구성되고, 상기 메모리셀 선택수단에 의해 선택된 상기 메모리셀에 대해 상기 비트선쌍을 매개로 데이터의 독출/기입동작을 행하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 기입동작을 활성화하기 위한 기입제어신호를 생성하고, 이 기입제어신호에 기초하여 상기 비트선 부하회로의 일부의 임피던스를 변화시키는 기입제어신호 생성수단을 더 구비하고, 상기 임피던스 제어수단은, 상기 비트선 방향 어드레스와 상기 기입제어신호와의 AND연산의 결과에 기초하여 상기 비트선 부하회로의 일부의 임피던스 이외의 잔여부의 임피던스를 변화시키는 것을 특징으로 하는 반도체 메모리.
  3. 복수의 비트선쌍과, 상기 복수의 비트선쌍의 각각에 접속된 데이터격납용의 복수의 메모리셀, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 메모리셀 선택수단, 상기 복수의 비트선쌍의 각각에 전위를 공급하기 위한 비트선 부하회로, 선택된 비트선쌍에 대해 상기 비트선 부하회로의 임피던스를 상기 비트선방향 어드레스에 기초하여 변화시키고, 선택되지 않은 비트선쌍에 대해 상기 비트선 부하회로를 비트선 방향 어드레스에 관계없이 또한 독출/기입동작에 관계없이 항상 활성화시키기 위한 임피던스 제어수단으로 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  4. 복수의 비트선쌍과, 상기 복수의 비트선쌍의 각각에 접속된 데이터격납용의 복수의 메모리셀, 비트선 방향 어드레스에 따라 상기 메모리셀을 선택하는 메모리셀 선택수단과, 상기 복수의 비트선쌍의 각각으로 전위를 공급하기 위한 비트선 부하회로, 상기 비트선 부하회로의 임피던스를 상기 비트선 방향 어드레스에 기초하여 변화시켜 선택된 비트선쌍에 대해 기입동작시에 상기 비트선 부하회로를 비트선 방향 어드레스에 관계없이 이 기입동작의 버스 사이클의 후반에서 활성화시키도록 하는 임피던스 제어수단으로 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 임피던스 제어수단에 의해 상기 비트선 방향 어드레스에 기초하여 임피던스가 변화시켜지는 상기 비트선 부하회로를 상기 비트선쌍중의 1군데 또는 1군데 이상의 복수의 군데에 배치한 것을 특징으로 하는 반도체 메모리.
  6. 제3항에 있어서, 상기 임피던스 제어수단에 의해 상기 비트선 방향 어드레스에 기초하여 임피던스가 변화시켜지는 상기 비트선 부하회로를 상기 비트선쌍중의 1군데 또는 1군데 이상의 복수의 군데에 배치한 것을 특징으로 하는 반도체 메모리.
  7. 제4항에 있어서, 상기 임피던스 제어수단에 의해 상기 비트선 방향 어드레스에 기초하여 임피던스가 변화시켜지는 상기 비트선 부하회로를 상기 비트선쌍중의 1군데 또는 1군데 이상의 복수의 군데에 배치한 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 비트선 부하회로는, 상기 비트선쌍의 최상부 및 최하부의 2군데에 설치되고, 상기 임피던스 제어수단은, 상기 비트선쌍의 상부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스보다도 크게 하고, 상기 비트선쌍의 하부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스보다도 크게 하는 것을 특징으로 하는 반도체 메모리.
  9. 제3항에 있어서, 상기 비트선 부하회로는, 상기 비트선쌍의 최상부 및 최하부의 2군데에 설치되고, 상기 임피던스 제어수단은, 상기 비트선쌍의 상부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스보다도 크게 하고, 상기 비트선쌍의 하부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스보다도 크게 하는 것을 특징으로 하는 반도체 메모리.
  10. 제4항에 있어서, 상기 비트선 부하회로는, 상기 비트선쌍의 최상부 및 최하부의 2군데에 설치되고, 상기 임피던스 제어수단은, 상기 비트선쌍의 상부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스보다도 크게 하고, 상기 비트선쌍의 하부에 위치하는 상기 메모리셀을 억세스하는 경우에는 상기 비트선쌍의 최하부의 상기 비트선 부하회로의 임피던스를 상기 비트선쌍의 최상부의 상기 비트선 부하회로의 임피던스보다도 크게 하는 것을 특징으로 하는 반도체 메모리.
  11. 제1항에 있어서, 상기 비트선 부하회로는, 상기 비트선쌍의 복수의 군데에 설치되고, 상기 임피던스 제어수단은, 억세스하는 비트선 방향 어드레스에 대응한 상기 비트선 부하회로의 임피던스를 그 밖의 비트선 부하회로의 임피던스보다도 크게 하도록 제어하는 것을 특징으로 하는 반도체 메모리.
  12. 제3항에 있어서, 상기 비트선 부하회로는, 상기 비트선쌍의 복수의 군데에 설치되고, 상기 임피던스 제어수단은, 억세스하는 비트선 방향 어드레스에 대응한 상기 비트선 부하회로의 임피던스를 그 밖의 비트선 부하회로의 임피던스보다도 크게 하도록 제어하는 것을 특징으로 하는 반도체 메모리.
  13. 제4항에 있어서, 상기 비트선 부하회로는, 상기 비트선쌍의 복수의 군데에 설치되고, 상기 임피던스 제어수단은, 억세스하는 비트선 방향 어드레스에 대응한 상기 비트선 부하회로의 임피던스를 그 밖의 비트선 부하회로의 임피던스보다도 크게 하도록 제어하는 것을 특징으로 하는 반도체 메모리.
  14. 제1항에 있어서, 상기 비트선 부하회로는 제1부하회로와 제2부하회로로 구성되고, 이 제1 및 제2부하회로는 각각 상기 비트선쌍의 사이에 설치되어 소오스가 전원에 접속된 제1의 2개의 트랜지스터와 이 2개의 트랜지스터 사이에 설치된 제2의 2개의 트랜지스터로 구성되며, 상기 임피던스 제어수단에 의해 수행되는 상기 제1부하회로 및 제2부하회로의 임피던스의 제어는, 상기 트랜지스터를 온/오프시켜 전원과 상기 비트선쌍을 도통시키는가 시키지 않는가에 따라 수행되는 것을 특징으로 하는 반도체 메모리.
  15. 제3항에 있어서, 상기 비트선 부하회로는 제1부하회로와 제2부하회로로 구성되고, 이 제1 및 제2부하회로는 각각 상기 비트선쌍의 사이에 설치되어 소오스가 전원에 접속된 제1의 2개의 트랜지스터와 이 2개의 트랜지스터 사이에 설치된 제2의 2개의 트랜지스터로 구성되며, 상기 임피던스 제어수단에 의해 수행되는 상기 제1부하회로 및 제2부하회로의 임피던스의 제어는, 상기 트랜지스터를 온/오프시켜 전원과 상기 비트선쌍을 도통시키는가 시키지 않는가에 따라 수행되는 것을 특징으로 하는 반도체 메모리.
  16. 제4항에 있어서, 상기 비트선 부하회로는 제1부하회로와 제2부하회로로 구성되고, 이 제1 및 제2부하회로는 각각 상기 비트선쌍의 사이에 설치되어 소오스가 전원에 접속된 제1의 2개의 트랜지스터와 이 2개의 트랜지스터 사이에 설치된 제2의 2개의 트랜지스터로 구성되며, 상기 임피던스 제어수단에 의해 수행되는 상기 제1부하회로 및 제2부하회로의 임피던스의 제어는, 상기 트랜지스터를 온/오프시켜 전원과 상기 비트선쌍을 도통시키는가 시키지 않는가에 따라 수행되는 것을 특징으로 하는 반도체 메모리.
  17. 제1항에 있어서, 상기 임피던스 제어수단은, 상기 트랜지스터 MOSFET로 형성되어 있는 경우는 이 MOSFET의 게이트의 전위를, 상기 트랜지스터가 바이폴라 트랜지스터로 형성되어 있는 경우는 이 바이폴라 트랜지스터의 베이스의 전위를 변화시킴으로써 상기 비트선 부하회로의 임피던스의 제어를 수행하는 것을 특징으로 하는 반도체 메모리.
  18. 제3항에 있어서, 상기 임피던스 제어수단은, 상기 트랜지스터 MOSFET로 형성되어 있는 경우는 이 MOSFET의 게이트의 전위를, 상기 트랜지스터가 바이폴라 트랜지스터로 형성되어 있는 경우는 이 바이폴라 트랜지스터의 베이스의 전위를 변화시킴으로써 상기 비트선 부하회로의 임피던스의 제어를 수행하는 것을 특징으로 하는 반도체 메모리.
  19. 제4항에 있어서, 상기 임피던스 제어수단은, 상기 트랜지스터가 MOSFET로 형성되어 있는 경우는 이 이 MOSFET의 게이트의 전위를, 상기 트랜지스터가 바이폴라 트랜지스터로 형성되어 있는 경우는 이 바이폴라 트랜지스터의 베이스의 전위를 변화시킴으로써 상기 비트선 부하회로의 임피던스의 제어를 수행하는 것을 특징으로 하는 반도체 메모리.
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