CN202798662U - 高性能全加器运算单元电路 - Google Patents

Abstract

本实用新型提供一种高性能全加器运算单元电路，包括：第一级门电路，包括或非门1、或非门2、或非门3和或非门4；四个或非门的输入分别为(A、B)、(B、C_in)、(A、C_in)、(A、B、C_in)，其中，A、B、C_in为三个一位二进制输入信号，四个或非门的输出分别为Y₁₁、Y₁₂、Y₁₃、Y₁₄；第二级门电路，包括或非门5、或非门6、或非门7和或非门8；四个或非门的输入分别为(A、Y₁₁、Y₁₃)、(B、Y₁₁、Y₁₂)、(C_in、Y₁₂、Y₁₃)、(Y₁₁、Y₁₂、Y₁₃)；四个或非门的输出分别为Y₂₁、Y₂₂、Y₂₃、C_out；第三级门电路，包括或非门9；或非门9的输入为(Y₂₁、Y₂₂、Y₂₃、Y₁₄)，输出为S。

Description

高性能全加器运算单元电路

技术领域

本实用新型涉及集成电路技术领域，尤其涉及一种高性能全加器运算单元电路。

背景技术

在逻辑控制、数值运算等领域，需要进行大量的加法、乘法运算，全加器就是实现这些运算的基本单元电路，且广泛存在于众多集成电路芯片中。

随着信息技术的快速发展，对各种控制部件、运算器件的工作速度和电路成本要求不断提高，各种改进电路不断出现。

但是，许多改进电路都没有有效地从门级改进全加器内部电路结构，提高其工作速度、减小其电路实现成本。

本实用新型由国家自然基金项目“基于m序列的非线性m子序列研究”(61071001)资助。

实用新型内容

本实用新型的目的是提供一种高性能全加器运算单元电路，提高全加器运算单元工作速度，减小其电路实现成本。

为了实现本实用新型的目的，本实用新型提供一组对偶式高性能全加器运算单元，包括由或非门组成的高性能全加器运算单元和由与非门组成的高性能全加器运算单元。

全加器运算单元的功能是完成两个一位二进制数A、B及进位输入C_in的加法运算，得到本位和输出S及进位输出C_out，其逻辑函数如下：

对(1)式进行逻辑代数处理，得到(2)式：

(2)式是全加器输出或非表达式。对(1)式还可以进行如下处理，得到(3)式：

(3)式是全加器输出与非表达式。

根据上述全加器输出或非表达式和与非表达式，本实用新型一个方面提供一种或非门全加器运算单元电路，包括：

第一级门电路，包括或非门1、或非门2、或非门3和或非门4；四个或非门的输入分别为(A、B)、(B、C_in)、(A、C_in)、(A、B、C_in)，其中，A、B为两个一位二进制输入信号，C_in为低位进位输入信号，四个或非门的输出分别为Y₁₁、Y₁₂、Y₁₃、Y₁₄；

第二级门电路，包括或非门5、或非门6、或非门7和或非门8；四个或非门的输入分别为(A、Y₁₁、Y₁₃)、(B、Y₁₁、Y₁₂)、(C_in、Y₁₂、Y₁₃)、(Y₁₁、Y₁₂、Y₁₃)；四个或非门的输出分别为Y₂₁、Y₂₂、Y₂₃、C_out，C_out为全加器进位输出信号；

第三级门电路，包括或非门9；或非门9的输入为(Y₂₁、Y₂₂、Y₂₃、Y₁₄)，输出为S，S为全加器和输出信号。

根据本实用新型另一个方面，提供一种与非门全加器运算单元电路，包括：

第一级门电路，包括与非门1、与非门2、与非门3和与非门4；四个与非门的输入分别为(A、B)、(B、C_in)、(A、C_in)、(A、B、C_in)，其中，A、B两个一位二进制输入信号，C_in为低位进位输入信号，四个与非门的输出分别为Y₁₁、Y₁₂、Y₁₃、Y₁₄；

第二级门电路，包括与非门5、与非门6、与非门7和与非门8；四个与非门的输入分别为(A、Y₁₁、Y₁₃)、(B、Y₁₁、Y₁₂)、(C_in、Y₁₂、Y₁₃)、(Y₁₁、Y₁₂、Y₁₃)；四个与非门的输出分别为Y₂₁、Y₂₂、Y₂₃、C_out，C_out为全加器进位输出信号；

第三级门电路，包括与非门9；与非门9的输入为(Y₂₁、Y₂₂、Y₂₃、Y₁₄)，输出为S，S为全加器和输出信号。

相对于现有技术，本实用新型的优点在于：1.电路传输延迟时间小，工作速度快；2.电路结构简单，实现成本小；3.电路结构整齐，易于集成；4.提供两种形式电路，便于选择。

附图说明

图1是本实用新型一个实施例中提供的或非门全加器运算单元电路图；

图2是本实用新型另一个实施例中提供的与非门全加器运算单元电路图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图，对本实用新型进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

根据本实用新型一个实施例，提供一种由或非门组成的全加器运算单元电路，如图1所示。该全加器运算单元电路包括三级门电路，共九个或非门；第一级门电路由或非门1、2、3、4四个门组成，第二级门电路由或非门5、6、7、8四个门组成，第三级门电路由或非门9组成。

其中，第一级门电路中的或非门1有两个输入端和一个输出端，两个输入端分别与输入信号A、B相连接，输出端输出Y₁₁，第一级门电路中的或非门2有两个输入端和一个输出端，两个输入端分别与输入信号B、C_in相连接，输出端输出Y₁₂，第一级门电路中的或非门3有两个输入端和一个输出端，两个输入端分别与输入信号A、C_in相连接，输出端输出Y₁₃，

所述的第一级门电路中的或非门4有三个输入端和一个输出端，三个输入端分别与输入信号A、B、C_in相连接，输出端输出Y₁₄，

其中，A、B为两个一位二进制输入信号，C_in为低位进位输入信号。

第二级门电路中的或非门5有三个输入端和一个输出端，三个输入端分别与输入信号A、或非门1输出端Y₁₁、或非门3输出端Y₁₃相连接，输出端输出Y₂₁，

第二级门电路中的或非门6有三个输入端和一个输出端，三个输入端分别与输入信号B、或非门1输出端Y₁₁、或非门2输出端Y₁₂相连接，输出端输出Y₂₂，

第二级门电路中的或非门7有三个输入端和一个输出端，三个输入端分别与输入信号C_in、或非门2输出端Y₁₂、或非门3输出端Y₁₃相连接，输出端输出Y₂₃，第二级门电路中的或非门8有三个输入端和一个输出端，三个输入端分别与或非门1输出端Y₁₁、或非门2输出端Y₁₂、或非门3输出端Y₁₃相连接，输出端输出C_out，

第三级门电路由或非门9组成。或非门9有四个输入端和一个输出端，四个输入端分别与Y₂₁、Y₂₂、Y₂₃、Y₁₄相连接，门9输出为S。S为全加器运算单元电路和位输出，由下列或非逻辑函数确定：

$S=\stackrel{\‾}{Y_{21}+Y_{22}+Y_{23}+Y_{14}}$

$=\stackrel{\‾}{\stackrel{\‾}{A+Y_{11}+Y_{13}}+\stackrel{\‾}{B+Y_{11}+Y_{12}}+\stackrel{\‾}{C_{\mathrm{in}}+Y_{12}+Y_{13}}+Y_{14}}$

$=\stackrel{\‾}{\stackrel{\‾}{(A+\stackrel{\‾}{A+B}+\stackrel{\‾}{A+C_{\mathrm{in}}})}+\stackrel{\‾}{(B+\stackrel{\‾}{A+B}+\stackrel{\‾}{B+C_{\mathrm{in}}})}+\stackrel{\‾}{(C_{\mathrm{in}}+\stackrel{\‾}{A+C_{\mathrm{in}}}+\stackrel{\‾}{B+C_{\mathrm{in}}})}+\stackrel{\‾}{(A+B{+C}_{\mathrm{in}})}}$

其中，S_i为全加器和输出信号，C_o为全加器进位输出信号。

综上：

根据本实用新型另一个实施例，提供一种由与非门组成的全加器运算单元电路，如图2所示。该全加器运算单元电路包括三级门电路，共九个与非门；第一级门电路由与非门1、2、3、4四个门组成，所述的第二级门电路由与非门5、6、7、8四个门组成，所述的第三级门电路由与非门9组成。

所述的第一级门电路中的与非门1有两个输入端和一个输出端，两个输入端分别与输入信号A、B相连接，输出端输出Y₁₁，

第一级门电路中的与非门2有两个输入端和一个输出端，两个输入端分别与输入信号B、C_in相连接，输出端输出Y₁₂，第一级门电路中的与非门3有两个输入端和一个输出端，两个输入端分别与输入信号A、C_in相连接，输出端输出Y₁₃，

第一级门电路中的与非门4有三个输入端和一个输出端，三个输入端分别与输入信号A、B、C_in相连接，输出端输出Y₁₄， $Y_{14}=\stackrel{\‾}{\mathrm{AB}{C}_{\mathrm{in}}}.$

第二级门电路中的与非门5有三个输入端和一个输出端，三个输入端分别与输入信号A、与非门1输出端Y₁₁、与非门3输出端Y₁₃相连接，输出端输出Y₂₁，

第二级门电路中的或非门6有三个输入端和一个输出端，三个输入端分别与输入信号B、与非门1输出端Y₁₁、与非门2输出端Y₁₂相连接，输出端输出Y₂₂，

第二级门电路中的与非门7有三个输入端和一个输出端，三个输入端分别与输入信号C_in、与非门2输出端Y₁₂、与非门3输出端Y₁₃相连接，输出端输出Y₂₃，

第二级门电路中的与非门8有三个输入端和一个输出端，三个输入端分别与与非门1输出端Y₁₁、与非门2输出端Y₁₂、与非门3输出端Y₁₃相连接，输出端输出C_out，

第三级门电路由与非门9组成，与非门9有四个输入端和一个输出端，四个输入端分别与Y₂₁、Y₂₂、Y₂₃、Y₁₄相连接，门9输出为S。S为全加器运算单元电路和位输出，由下列与非逻辑函数确定：

综上：

由式(4)、(5)可知，(4)式中的和输出S式与(5)式中的和输出S式是一对对偶式，同样，两式中的C_out式也是对偶式，所以，由或非门组成的高性能全加器运算单元电路与由与非门组成的高性能全加器运算单元电路是对偶电路，不仅电路功能完全相同，电路结构也完全相同。虽然构成电路的器件不同，但都是三级门电路，所以电路最大传输延迟时间是3t_pd(设或非门、与非门传输延迟时间为t_pd)，较传统电路传输延迟时间小。同时，该电路只需九个或非(与非)门，电路实现成本小。

上述实施例中的运算单元电路从门级改进了全加器内部结构，不仅提高了全加器运算单元工作速度，同时还优化了全加器运算单元电路结构、减少电路实现成本，可以使许多以全加器为基本单元的逻辑控制芯片、信号处理芯片、数值运算芯片的工作速度和芯片集成度能从更底层电路得到提高。

上面结合附图对本实用新型进行了示例性描述，显然本实用新型具体实现并不受上述方式的限制，只要采用了本实用新型的技术方案进行的各种改进、各种变形或未经改进、变形直接应用于其它场合的，不管是采用硬件实现的还是采用软件实现的，不管是采用门器件实现的还是采用可编程器件、DSP器件以及集成电路实现的，均在本实用新型的保护范围之内。

应该注意到并理解，在不脱离后附的权利要求所要求的本实用新型的精神和范围的情况下，能够对上述详细描述的本实用新型做出各种修改和改进。因此，要求保护的技术方案的范围不受所给出的任何特定示范教导的限制。

Claims (2)

1.一种高性能全加器运算单元电路，包括： 

第一级门电路，包括或非门1、或非门2、或非门3和或非门4；四个或非门的输入分别为(A、B)、(B、C_in)、(A、C_in)、(A、B、C_in)，其中，A、B、C_in为三个一位二进制输入信号，四个或非门的输出分别为Y₁₁、Y₁₂、Y₁₃、Y₁₄； 

第二级门电路，包括或非门5、或非门6、或非门7和或非门8；四个或非门的输入分别为(A、Y₁₁、Y₁₃)、(B、Y₁₁、Y₁₂)、(C_in、Y₁₂、Y₁₃)、(Y₁₁、Y₁₂、Y₁₃)；四个或非门的输出分别为Y₂₁、Y₂₂、Y₂₃、C_out，C_out为全加器进位输出信号； 

第三级门电路，包括或非门9；或非门9的输入为(Y₂₁、Y₂₂、Y₂₃、Y₁₄)，输出为S，S为全加器和输出信号。 

2.一种高性能全加器运算单元电路，包括： 

第一级门电路，包括与非门1、与非门2、与非门3和与非门4；四个与非门的输入分别为(A、B)、(B、C_in)、(A、C_in)、(A、B、C_in)，其中，A、B、C_in为三个一位二进制输入信号，四个与非门的输出分别为Y₁₁、Y₁₂、Y₁₃、Y₁₄； 

第二级门电路，包括与非门5、与非门6、与非门7和与非门8；四个与非门的输入分别为(A、Y₁₁、Y₁₃)、(B、Y₁₁、Y₁₂)、(C_in、Y₁₂、Y₁₃)、(Y₁₁、Y₁₂、Y₁₃)；四个与非门的输出分别为Y₂₁、Y₂₂、Y₂₃、C_out，C_out为全加器进位输出信号； 

第三级门电路，包括与非门9；与非门9的输入为(Y₂₁、Y₂₂、Y₂₃、Y₁₄)，输出为S，S为全加器和输出信号。 

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