JPH01190124A - 一致比較器 - Google Patents
一致比較器Info
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- JPH01190124A JPH01190124A JP1490688A JP1490688A JPH01190124A JP H01190124 A JPH01190124 A JP H01190124A JP 1490688 A JP1490688 A JP 1490688A JP 1490688 A JP1490688 A JP 1490688A JP H01190124 A JPH01190124 A JP H01190124A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２つのディジタルデータ信号の一致／不−、
ｔｔ−比較判定する一致比較器に関し、特に、比較する
ディジタルデータ信号の各ビット毎に独立して、ドント
・ケア（Ｄｏｎ’ｔ Ｃａｒｅ ）制御をかけることの
できるＣＭＯＳ（相補型ＭＯ８）ランジスタ構成の一致
比較器に関する。
ｔｔ−比較判定する一致比較器に関し、特に、比較する
ディジタルデータ信号の各ビット毎に独立して、ドント
・ケア（Ｄｏｎ’ｔ Ｃａｒｅ ）制御をかけることの
できるＣＭＯＳ（相補型ＭＯ８）ランジスタ構成の一致
比較器に関する。
従来の技術
一致比較器はディジタル回路中で多用されるが、典型的
な使用例として、ロジック・アナライザのトリガ回路が
挙げられる。トリガをかけるためのトリガ信号は例えば
、マイコンシステムであれば、アドレス信号金プローブ
する。１６ビツトのアドレスＡ１６．Ａ１４．・・・・
・・、Ａｏの場合、その全てのビットをフルＫｆってト
リガ条件とするときもあれば、その一部、Ａ１５ｔＡ１
４）Ａｌ１．Ａｌ１と八〇だけが期待している値にマツ
チングしたときにトリガ・スタート育せることもある。
な使用例として、ロジック・アナライザのトリガ回路が
挙げられる。トリガをかけるためのトリガ信号は例えば
、マイコンシステムであれば、アドレス信号金プローブ
する。１６ビツトのアドレスＡ１６．Ａ１４．・・・・
・・、Ａｏの場合、その全てのビットをフルＫｆってト
リガ条件とするときもあれば、その一部、Ａ１５ｔＡ１
４）Ａｌ１．Ａｌ１と八〇だけが期待している値にマツ
チングしたときにトリガ・スタート育せることもある。
この場合、Ａｔｌ〜Ａ１の１１ビツトの値は１無関係”
にしたいから。
にしたいから。
ロジック・アナライザの場合には、この１１ビツトに対
し、ドント・ケア（Ｄｏｎ’ｔ Ｃａｒｓ）設定を行な
う。ロジック・アナライザではこの機能が不可再入であ
るが、このとき用いられるハードウェアは、従来、第２
図の如く構成される。
し、ドント・ケア（Ｄｏｎ’ｔ Ｃａｒｓ）設定を行な
う。ロジック・アナライザではこの機能が不可再入であ
るが、このとき用いられるハードウェアは、従来、第２
図の如く構成される。
第２図の従来例は、一致比較されるディジタル・データ
信号Ａ、Ｂが４ビツトの場合のものである。
信号Ａ、Ｂが４ビツトの場合のものである。
８０〜８３．９０〜９３はＯＲゲートである。３０ａ〜
３３ａはＥＸ−ＮＯＲゲート（排他的論理和の否定）で
あシ、２つの入力ｉａ、ｂとしたとき出力はａ■ｂ ＝
＋ ａ−ｂ＋ａ ｓｂと表わされる。３は６入力ＮＯＲ
ゲートでちる。６０〜５３．６０〜θ３゜２は所定（通
常、ＴＴＬレベル）の論理レベルで反転する入カパッフ
アゲートである。従って、点線で囲んだ４は、ロジック
ＩＣファミリーの７４シリーズ中の′６２１”で実現さ
れ（ただし、５２１”は８ピツトである）、同様に点線
枠８内は、′３２”で実現される。最近の高速低消費電
力のＣＭＯＳロジックで言えば、８と４は例えばＩＤＴ
７４ＡＨＣＴ５２１とＩＤＴ７４ＡＨＣＴ３２で実現さ
れる。さて、Ａ３〜Ａ０にトリガ信号をプローブし、Ｂ
３〜Ｂ０に期待する４ビットパターン信ｔｔ−入力させ
ておく。いま、ドント・ケア制御信号ＤＣ３〜ＤＣ０を
全て低論理レベル（以後、′Ｌ”と記す）にして、ドン
ト・ケアしないときは、Ａ、Ｂ入力は、そのまま、Ａｎ
−＋ａｎ、Ｂｎ→ｂ、（ｒｓ＝３〜Ｏ）となって４に到
達する。４のＩＡ、、、Ｂは拡張用の入力でｓｂ、これ
は′Ｌ”を入力しであるものとする。ＡとＢが等しいと
き、即ち、ａ ｎ ＝ｂｎ（ｎ（ト０）であるとき、３
の出力Ｑ＆Ｂは”Ｌ”となって、−致したことを知らせ
る。次に、トリガ信号Ａ３〜Ａ０のうち、Ａ２＝＋＝″
Ｈ”（高論理レベ／ｌ／） 、 Ａ１＝″Ｌ”でその他
のビットＡ３と八〇はどうでも良い場合にトリガをかけ
たいときには、期待する信号Ｂ３〜Ｂ０をＢ２＝″Ｈ”
、Ｂ１＝”Ｌ”に設定（Ｂ３とＢｏは何でも良い）し、
ドント・ケア制御信号ＤＣ３〜ＤＣ０を、ＤＣ３，、、
”Ｈ”、ＤＣ２＝”Ｌ”、ＤＣｌ：”Ｌ”、ＤＣｏ＝”
Ｈ″と設定して、ビット３とビット０をドント嗜ケアに
する。このため、ＯＲゲート群８で入力信号Ａ。
３３ａはＥＸ−ＮＯＲゲート（排他的論理和の否定）で
あシ、２つの入力ｉａ、ｂとしたとき出力はａ■ｂ ＝
＋ ａ−ｂ＋ａ ｓｂと表わされる。３は６入力ＮＯＲ
ゲートでちる。６０〜５３．６０〜θ３゜２は所定（通
常、ＴＴＬレベル）の論理レベルで反転する入カパッフ
アゲートである。従って、点線で囲んだ４は、ロジック
ＩＣファミリーの７４シリーズ中の′６２１”で実現さ
れ（ただし、５２１”は８ピツトである）、同様に点線
枠８内は、′３２”で実現される。最近の高速低消費電
力のＣＭＯＳロジックで言えば、８と４は例えばＩＤＴ
７４ＡＨＣＴ５２１とＩＤＴ７４ＡＨＣＴ３２で実現さ
れる。さて、Ａ３〜Ａ０にトリガ信号をプローブし、Ｂ
３〜Ｂ０に期待する４ビットパターン信ｔｔ−入力させ
ておく。いま、ドント・ケア制御信号ＤＣ３〜ＤＣ０を
全て低論理レベル（以後、′Ｌ”と記す）にして、ドン
ト・ケアしないときは、Ａ、Ｂ入力は、そのまま、Ａｎ
−＋ａｎ、Ｂｎ→ｂ、（ｒｓ＝３〜Ｏ）となって４に到
達する。４のＩＡ、、、Ｂは拡張用の入力でｓｂ、これ
は′Ｌ”を入力しであるものとする。ＡとＢが等しいと
き、即ち、ａ ｎ ＝ｂｎ（ｎ（ト０）であるとき、３
の出力Ｑ＆Ｂは”Ｌ”となって、−致したことを知らせ
る。次に、トリガ信号Ａ３〜Ａ０のうち、Ａ２＝＋＝″
Ｈ”（高論理レベ／ｌ／） 、 Ａ１＝″Ｌ”でその他
のビットＡ３と八〇はどうでも良い場合にトリガをかけ
たいときには、期待する信号Ｂ３〜Ｂ０をＢ２＝″Ｈ”
、Ｂ１＝”Ｌ”に設定（Ｂ３とＢｏは何でも良い）し、
ドント・ケア制御信号ＤＣ３〜ＤＣ０を、ＤＣ３，、、
”Ｈ”、ＤＣ２＝”Ｌ”、ＤＣｌ：”Ｌ”、ＤＣｏ＝”
Ｈ″と設定して、ビット３とビット０をドント嗜ケアに
する。このため、ＯＲゲート群８で入力信号Ａ。
Ｂはマスクされ、常に＆ ａ ＝ ｂ ｓ ”Ｈ”、ａ
ｏ＝ｂｏ＝ＩＩＨ”に固定され、ＥＸ−ＮＯＲゲート３
０ ａと３３ａの出力はＨ”に固定されて、Ａ３．Ａｏ
、Ｂ３．Ｂｏの値に無関係となり、出力◇Ａ＝ＢはＡ２
．Ａ１．Ｂ２゜Ｂ、のみに依存することになる。
ｏ＝ｂｏ＝ＩＩＨ”に固定され、ＥＸ−ＮＯＲゲート３
０ ａと３３ａの出力はＨ”に固定されて、Ａ３．Ａｏ
、Ｂ３．Ｂｏの値に無関係となり、出力◇Ａ＝ＢはＡ２
．Ａ１．Ｂ２゜Ｂ、のみに依存することになる。
第４図に、第２図と相双な論理で構成された従来例を示
す。即ち、ＯＲゲー）８０〜８３．９０〜９３ カＡ
Ｎ Ｄゲート１８ｏ〜１８３，１９ｏ〜１９３に、ＥＸ
−ＮＯＲゲート３０ ａ 〜３３ ａがＥＸ−ＯＲゲー
） １３０ ａ 〜１３３ ａに、５入力ＮＡＮＤゲー
トが５入力ＮＯＲ／Ｆ’−）１０３に、それぞれ置き換
わっているだけで、機能・動作は全く同様である。
す。即ち、ＯＲゲー）８０〜８３．９０〜９３ カＡ
Ｎ Ｄゲート１８ｏ〜１８３，１９ｏ〜１９３に、ＥＸ
−ＮＯＲゲート３０ ａ 〜３３ ａがＥＸ−ＯＲゲー
） １３０ ａ 〜１３３ ａに、５入力ＮＡＮＤゲー
トが５入力ＮＯＲ／Ｆ’−）１０３に、それぞれ置き換
わっているだけで、機能・動作は全く同様である。
第２図、第４図の実施例は、７４シリーズの汎用ロジッ
クＩＣをプリント基板に載せて実現することになる。
クＩＣをプリント基板に載せて実現することになる。
発明が解決しようとする課題
第２図のＥＸ−ＯＲゲート３０ ａ 〜３３ ａは、例
えば、ＩＤＴ７４ＡＨＣＴ５２１では、ゲート２段分の
遅延時間を必要とする。８と４が別のロジックＩＣであ
るから、ロジックＩＣ２段分の遅延となる。通常、ロジ
ックＩＣの中のゲートの遅延時間に対し、−度ＩＣの外
に出て（ａ ｎ ＋ ｂ ｎ信号のように）再び後段の
ロジックＩＣに入力する形のゲートの遅延時間は同じ機
能のゲートでも約１０倍程度大きい。つまり、第２図に
おいてはＡｎ、Ｂｎ。
えば、ＩＤＴ７４ＡＨＣＴ５２１では、ゲート２段分の
遅延時間を必要とする。８と４が別のロジックＩＣであ
るから、ロジックＩＣ２段分の遅延となる。通常、ロジ
ックＩＣの中のゲートの遅延時間に対し、−度ＩＣの外
に出て（ａ ｎ ＋ ｂ ｎ信号のように）再び後段の
ロジックＩＣに入力する形のゲートの遅延時間は同じ機
能のゲートでも約１０倍程度大きい。つまり、第２図に
おいてはＡｎ、Ｂｎ。
ＤＣｎから入力された信号の論理段数は、ＥＸ−ＮＯＲ
ゲー）３０ａ〜３３ａを２段と数えて、６段であるが、
８の中のＯＲゲートの出力ａｎ、ｂｎでの遅延が極めて
大きく、前述の通シであると仮定すると、４の部分がゲ
ート４段分であるから、等測的遅延時間としてゲート１
４段分程度となる。
ゲー）３０ａ〜３３ａを２段と数えて、６段であるが、
８の中のＯＲゲートの出力ａｎ、ｂｎでの遅延が極めて
大きく、前述の通シであると仮定すると、４の部分がゲ
ート４段分であるから、等測的遅延時間としてゲート１
４段分程度となる。
これは、高速応答性が要求されるアドレス・コンパレー
タや上記したトリガ回路などの応用に対して遅過ぎる。
タや上記したトリガ回路などの応用に対して遅過ぎる。
課題を解決するための手段
本発明は、上述のような従来のドント・ケア機能を有す
る一致比較器の遅延時間を大幅に短縮すべく成されたも
のであり、 ｎを以上の整数とし、 第１と第２の入力の少なくとも一つの入力が高論理レベ
ルであシ、かつ第３と第４の入力が共に高論理レベルで
ある場合に、出力が低論理レベルとなり、それ以外の場
合には、該出力が高論理レベルとなるＯＲ−ＮＡＮＤゲ
ートと、第５と第６の入力を有するＮＡＮＤゲートとか
ら成り、第１の比較ビット入力を上記ＯＲ−ＮＡＮＤゲ
ートの第１の入力と上記ＮＡＮＤゲートの第６の入力に
入力し、第２の比較ビット入力を上記ＯＲ−ＮＡＮＤゲ
ートの第２の入力と上記ＮＡＮＤゲートの第６の入力に
入力し、上記ＮＡＮＤゲートの出力を上記ＯＲ−ＮＡＮ
Ｄゲートの第３の入力に入力し、ドント・ケア制御ビッ
ト入力を上記ＯＲ−ＮＡＮＤゲートの第４の入力に入力
するように構成されたｎ個のビット−数比較回路と、 上記ｎ個のビット−数比較回路の出力を入力とするｎ入
力ＮＡＮＤゲートとを具備し、ｎビット構成の第１の比
較入力信号の各ビット信号をそれぞれ対応する上記ビッ
ト−数比較回路の第１の比較ビット入力に供給し、ｎビ
ット構成の第２の比較入力信号の各ビット信号をそれぞ
れに対応する上記ビット−数比較回路の第２の比較ビッ
ト入力に供給し、ｎビット構成のビット・ケに供給し、
上記ｎ入力５ＡＮＤゲートの出力に判定出力信号を得る
ように構成し、 上記ｎ個のビット−数比較回路と上記ｎ入力ＮＡＮＤゲ
ートとを０ＭＯ８）ランジスタで構え成して、同一シリ
コン基板上に集積したことを特徴とする一致比較器であ
る。
る一致比較器の遅延時間を大幅に短縮すべく成されたも
のであり、 ｎを以上の整数とし、 第１と第２の入力の少なくとも一つの入力が高論理レベ
ルであシ、かつ第３と第４の入力が共に高論理レベルで
ある場合に、出力が低論理レベルとなり、それ以外の場
合には、該出力が高論理レベルとなるＯＲ−ＮＡＮＤゲ
ートと、第５と第６の入力を有するＮＡＮＤゲートとか
ら成り、第１の比較ビット入力を上記ＯＲ−ＮＡＮＤゲ
ートの第１の入力と上記ＮＡＮＤゲートの第６の入力に
入力し、第２の比較ビット入力を上記ＯＲ−ＮＡＮＤゲ
ートの第２の入力と上記ＮＡＮＤゲートの第６の入力に
入力し、上記ＮＡＮＤゲートの出力を上記ＯＲ−ＮＡＮ
Ｄゲートの第３の入力に入力し、ドント・ケア制御ビッ
ト入力を上記ＯＲ−ＮＡＮＤゲートの第４の入力に入力
するように構成されたｎ個のビット−数比較回路と、 上記ｎ個のビット−数比較回路の出力を入力とするｎ入
力ＮＡＮＤゲートとを具備し、ｎビット構成の第１の比
較入力信号の各ビット信号をそれぞれ対応する上記ビッ
ト−数比較回路の第１の比較ビット入力に供給し、ｎビ
ット構成の第２の比較入力信号の各ビット信号をそれぞ
れに対応する上記ビット−数比較回路の第２の比較ビッ
ト入力に供給し、ｎビット構成のビット・ケに供給し、
上記ｎ入力５ＡＮＤゲートの出力に判定出力信号を得る
ように構成し、 上記ｎ個のビット−数比較回路と上記ｎ入力ＮＡＮＤゲ
ートとを０ＭＯ８）ランジスタで構え成して、同一シリ
コン基板上に集積したことを特徴とする一致比較器であ
る。
作 用
本発明は、全てのゲートを同一シリコン基板上に集積し
た０ＭＯ３（相補型ＭＯ８））ランジスタ構成のゲート
とし、かつ、従来例よシ論理段数をさらに減らすことに
よって、高速かつ低消費電力の一致比較器を得るもので
ある。
た０ＭＯ３（相補型ＭＯ８））ランジスタ構成のゲート
とし、かつ、従来例よシ論理段数をさらに減らすことに
よって、高速かつ低消費電力の一致比較器を得るもので
ある。
実施例
第１図に本発明の実施例を示す。Ａ（−Ａ３Ａ−、Ａｏ
）は４ビツトの第１の比較入力信号であり、Ｂ（＝Ｂ３
Ｂ２Ｂ１Ｂ０）は同じく４ビツトの第２の比較入力信号
であり、ＤＣ（＝ＤＣ３・ＤＣ２，ＤＣｌ・ＤＣｏ）は
４ビツトのドント・ケア制御信号であり、ＱＡ：Ｂは一
致出力であシ、”Ａ＝Ｂは拡張用の入力である。
）は４ビツトの第１の比較入力信号であり、Ｂ（＝Ｂ３
Ｂ２Ｂ１Ｂ０）は同じく４ビツトの第２の比較入力信号
であり、ＤＣ（＝ＤＣ３・ＤＣ２，ＤＣｌ・ＤＣｏ）は
４ビツトのドント・ケア制御信号であり、ＱＡ：Ｂは一
致出力であシ、”Ａ＝Ｂは拡張用の入力である。
１０〜１３はＯＲ−ＮＡＮＤゲートであり、２０〜２３
はＮＡＮＤゲートであシ、３は５入力ＮＯＲゲートであ
り、２．６０〜５３．６０〜６３．７０〜７３は所定（
通常、ＴＴＬレベル）の論理レベルで反転する入カバソ
ファ・ゲートである。第２図の従来例の同じ番号を符さ
れているものは全く同じ構成物である。さらに、本発明
の一致比較器１を構成している全てのゲートは０ＭＯ３
）ランジスタ構成で、同一シリコン基板上に集積されて
いる。
はＮＡＮＤゲートであシ、３は５入力ＮＯＲゲートであ
り、２．６０〜５３．６０〜６３．７０〜７３は所定（
通常、ＴＴＬレベル）の論理レベルで反転する入カバソ
ファ・ゲートである。第２図の従来例の同じ番号を符さ
れているものは全く同じ構成物である。さらに、本発明
の一致比較器１を構成している全てのゲートは０ＭＯ３
）ランジスタ構成で、同一シリコン基板上に集積されて
いる。
いま、ドント・ケア制御信号ＤＣがオール”Ｌ”である
とき、即ちフル・ビット比較のとき、ゲート７０〜７３
の出力は全てＨ”となるから、３０〜３３の枠内はＥＸ
−ＮＯＲゲートと等価となり、このとき、第１図の１は
第２図の４とをく等価になる。これは、例えば、３ｏの
出力が、Ａｏ・Ｂ０＋Ａ０・Ｂ ｏ ＋ Ｄ Ｃと表現
されることで容易に理解できる。即ち、ドント・ケア制
御ビット■。
とき、即ちフル・ビット比較のとき、ゲート７０〜７３
の出力は全てＨ”となるから、３０〜３３の枠内はＥＸ
−ＮＯＲゲートと等価となり、このとき、第１図の１は
第２図の４とをく等価になる。これは、例えば、３ｏの
出力が、Ａｏ・Ｂ０＋Ａ０・Ｂ ｏ ＋ Ｄ Ｃと表現
されることで容易に理解できる。即ち、ドント・ケア制
御ビット■。
がＬ”のときには、３０の出力は、ＡｏとＢｏの一致／
不一致でＨ”／″Ｌ”となり、ＤＣｏがＨ”のときには
、八〇、Ｂ０の値に無関係にＨ″となってドント・ケア
機能を果すことになる。前述した通シ、１中の全てのゲ
ートは高速かつ低消費電力の０ＭＯ３）ランジスタで構
成され、同一のシリコン基板上に集積され、同一のＩＣ
パッケージに実装する。こうすることで、信号が一度Ｉ
Ｃの外部に出て大きな遅延を生じるような第２図、第４
図の如き従来例の欠点は完全になくなる。しかもなお、
第１図実施例の論理段数は４段に減り、さらに高速に一
致比較をとることが可能となる。
不一致でＨ”／″Ｌ”となり、ＤＣｏがＨ”のときには
、八〇、Ｂ０の値に無関係にＨ″となってドント・ケア
機能を果すことになる。前述した通シ、１中の全てのゲ
ートは高速かつ低消費電力の０ＭＯ３）ランジスタで構
成され、同一のシリコン基板上に集積され、同一のＩＣ
パッケージに実装する。こうすることで、信号が一度Ｉ
Ｃの外部に出て大きな遅延を生じるような第２図、第４
図の如き従来例の欠点は完全になくなる。しかもなお、
第１図実施例の論理段数は４段に減り、さらに高速に一
致比較をとることが可能となる。
第１図の実施例において、ドント・ケア制御信号ＤＣが
外部から入り、入力バッファ・ゲー）７０〜７３に入力
されているが、この部分は、この通シに限定されること
なく、例えばドント・ケア制御信号ＤＣを記録しておく
ためのレジスタをＩＣの内部に集積し、−旦、外から所
望のＤＣを入力し、ラッチしておいて、そのレジスタの
出力をＯＲ−ＮＡＮＤゲート１０〜１３に供給しておけ
ば良い。これは、比較信号Ａ、Ｈについても同様である
。
外部から入り、入力バッファ・ゲー）７０〜７３に入力
されているが、この部分は、この通シに限定されること
なく、例えばドント・ケア制御信号ＤＣを記録しておく
ためのレジスタをＩＣの内部に集積し、−旦、外から所
望のＤＣを入力し、ラッチしておいて、そのレジスタの
出力をＯＲ−ＮＡＮＤゲート１０〜１３に供給しておけ
ば良い。これは、比較信号Ａ、Ｈについても同様である
。
さて、第３図に他の実施例を示す。これは、第１図の実
施例の論理ゲートと和裁の関係の論理ゲートで構成した
例である。即ち、第１図のＮＡＮＤゲート２０〜２３．
ＯＲ−ＮＡＮＤ／Ｆ’−） １０〜１３．６入力ＮＯＲ
ゲート３をＮＯＲゲート１２０〜１２３、ＡＮＤ−ＮＯ
Ｒゲート１１０〜１１３．５入力ＮＯＲ１ｏｓにそれぞ
れ置換し、ドント・ケア制御信号ＤＣ１一致判定出力Ｑ
Ａ＝Ｂ 、拡張用の入力信号工Ａ−Ｈの論理を反転し
たのが第３図の実施例である。機能・動作は第１図とを
く同様であるので省略する。第３図は、第４図の従来例
を改良したものに対応し、同じ符番をつけた構成物は全
く同じものである。
施例の論理ゲートと和裁の関係の論理ゲートで構成した
例である。即ち、第１図のＮＡＮＤゲート２０〜２３．
ＯＲ−ＮＡＮＤ／Ｆ’−） １０〜１３．６入力ＮＯＲ
ゲート３をＮＯＲゲート１２０〜１２３、ＡＮＤ−ＮＯ
Ｒゲート１１０〜１１３．５入力ＮＯＲ１ｏｓにそれぞ
れ置換し、ドント・ケア制御信号ＤＣ１一致判定出力Ｑ
Ａ＝Ｂ 、拡張用の入力信号工Ａ−Ｈの論理を反転し
たのが第３図の実施例である。機能・動作は第１図とを
く同様であるので省略する。第３図は、第４図の従来例
を改良したものに対応し、同じ符番をつけた構成物は全
く同じものである。
なお、理解を容易にするために第１図、第３図の実施例
では、比較信号が４ビツトの場合を例示したが、もちろ
ん、これに限定されることなく何ビットでも実現できる
ことは、今迄の説明で明らかである。
では、比較信号が４ビツトの場合を例示したが、もちろ
ん、これに限定されることなく何ビットでも実現できる
ことは、今迄の説明で明らかである。
発明の詳細
な説明したように本発明によれば、ドント・ケア機能を
有する一致比較器を最小の論理段数で実現でき、従来の
約１４論理段数（等制約）に対し、本発明ではわずか４
論理段数に減少させることができる。従って、これを７
４シリーズのような汎用ロジックＩＣとして実現、製品
化すれば非常に価値の高いものになる。
有する一致比較器を最小の論理段数で実現でき、従来の
約１４論理段数（等制約）に対し、本発明ではわずか４
論理段数に減少させることができる。従って、これを７
４シリーズのような汎用ロジックＩＣとして実現、製品
化すれば非常に価値の高いものになる。
第１図は本発明の一実施例を示す論理回路図、第２図は
第１図に対応する従来例の論理回路図、第３図は本発明
の他の実施例を示す論理回路図、第４図は第３図に対応
する従来例の論理回路図である。 １ｏ 〜１３−・・−ＯＲ−ＮＡＮＤゲート、２０〜２
３・・・・・・ＮＡＮＤゲート、３・・・・・・５入力
ＮＡＮＤゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ！ ３＝−５入力ＮＡＮＣ１−ト ３０ａ４３ａ −−−Ｅ Ｘ −ＯＲゲート閏−８３，
９０〜９３−ＯＲケート 第 ２１２！１ １２０−Ｊ２３−Ｎ ＯＲゲート 第３図
第１図に対応する従来例の論理回路図、第３図は本発明
の他の実施例を示す論理回路図、第４図は第３図に対応
する従来例の論理回路図である。 １ｏ 〜１３−・・−ＯＲ−ＮＡＮＤゲート、２０〜２
３・・・・・・ＮＡＮＤゲート、３・・・・・・５入力
ＮＡＮＤゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ！ ３＝−５入力ＮＡＮＣ１−ト ３０ａ４３ａ −−−Ｅ Ｘ −ＯＲゲート閏−８３，
９０〜９３−ＯＲケート 第 ２１２！１ １２０−Ｊ２３−Ｎ ＯＲゲート 第３図
Claims (2)
- （１）ｎを２以上の整数とし、 第１と第２の入力の少なくとも一つの入力が高論理レベ
ルであり、かつ第３と第４の入力が共に高論理レベルで
ある場合に、出力が低論理レベルとなり、それ以外の場
合には、該出力が高論理レベルとなるＯＲ−ＮＡＮＤゲ
ートと、第５と第６の入力を有するＮＡＮＤゲートから
成り、第１の比較ビット入力を上記ＯＲ−ＮＡＮＤゲー
トの第１の入力と上記ＮＡＮＤゲートの第５の入力に入
力し、第２の比較ビット入力を上記ＯＲ−ＮＡＮＤゲー
トの第２の入力と上記ＮＡＮＤゲートの第６の入力に入
力し、上記ＮＡＮＤゲートの出力を上記ＯＲ−ＮＡＮＤ
ゲートの第３の入力に入力し、ドント・ケア制御ビット
入力を上記ＯＲ−ＮＡＮＤゲートの第４の入力に入力す
るよう構成されたｎ個のビット一致比較回路と、上記ｎ
個のビット一致比較回路の出力を入力とするｎ入力ＮＡ
ＮＤゲートとを具備し、 ｎビット構成の第１の比較入力信号の各ビット信号をそ
れぞれ対応する上記ビット一致比較回路の第１の比較ビ
ット入力に供給し、ｎビット構成の第２の比較入力信号
の各ビット信号をそれぞれ対応する上記ビット一致比較
回路の第２の比較ビット入力に供給し、ｎビット構成の
ドント・ケア制御信号の各ビット信号をそれぞれ対応す
る上記ビット一致比較回路のドント・ケア制御ビット入
力に供給し、上記ｎ入力ＮＡＮＤゲートの出力に判定出
力信号を得るように構成し、 上記ｎ個のビット一致比較回路と上記ｎ入力ＮＡＮＤゲ
ートとをＣＭＯＳトランジスタで構成して、同一シリコ
ン基板上に集積したことを特徴とする一致比較器。 - （２）ｎを２以上の整数とし、 第１と第２の入力の少なくとも一つの入力が低論理レベ
ルであり、かつ第３と第４の入力が共に低論理レベルで
ある場合に、出力が高論理レベルとなり、それ以外の場
合には、該出力が低論理レベルとなるＡＮＤ−ＮＯＲゲ
ートと、第５と第６の入力を有するＮＯＲゲートとから
成り、第１の比較ビット入力を上記ＡＮＤ−ＮＯＲゲー
トの第１の入力と上記ＮＯＲゲートの第５の入力に入力
し、第２の比較ビット入力を上記ＡＮＤ−ＮＯＲゲート
の第２の入力と上記ＮＯＲゲートの第６の入力に入力し
、上記ＮＯＲゲートの出力を上記ＡＮＤ−ＮＯＲゲート
の第３の入力に入力し、ドント・ケア制御ビット入力を
上記ＡＮＤ−ＮＯＲゲートの第４の入力に入力するよう
構成されたｎ個のビット一致比較回路と、 上記ｎ個のビット一致比較回路の出力を入力とするｎ入
力ＮＯＲゲートとを具備し、 ｎビット構成の第１の比較入力信号の各ビット信号をそ
れぞれ対応する上記ビット一致比較回路の第１の比較ビ
ット入力に供給し、ｎビット構成の第２の比較入力信号
の各ビット信号をそれぞれ対応する上記ビット一致比較
回路の第２の比較ビット入力に供給し、ｎビット構成の
ドント・ケア制御信号の各ビット信号をそれぞれ対応す
る上記ビット一致比較回路のドント・ケア制御ビット入
力に供給し、上記ｎ入力ＮＯＲゲートの出力に判定出力
信号を得るように構成し、 上記ｎ個のビット一致比較回路と上記ｎ入力ＮＯＲゲー
トとをＣＭＯＳトランジスタで構成して、同一シリコン
基板上に集積したことを特徴とする一致比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1490688A JPH01190124A (ja) | 1988-01-26 | 1988-01-26 | 一致比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1490688A JPH01190124A (ja) | 1988-01-26 | 1988-01-26 | 一致比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01190124A true JPH01190124A (ja) | 1989-07-31 |
Family
ID=11874030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1490688A Pending JPH01190124A (ja) | 1988-01-26 | 1988-01-26 | 一致比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01190124A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239627A (ja) * | 1988-03-18 | 1989-09-25 | Nec Corp | 一致検出回路 |
-
1988
- 1988-01-26 JP JP1490688A patent/JPH01190124A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01239627A (ja) * | 1988-03-18 | 1989-09-25 | Nec Corp | 一致検出回路 |
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