JPS60254740A - スキヤン回路 - Google Patents
スキヤン回路Info
- Publication number
- JPS60254740A JPS60254740A JP59111273A JP11127384A JPS60254740A JP S60254740 A JPS60254740 A JP S60254740A JP 59111273 A JP59111273 A JP 59111273A JP 11127384 A JP11127384 A JP 11127384A JP S60254740 A JPS60254740 A JP S60254740A
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- JP
- Japan
- Prior art keywords
- gate
- output
- circuit
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＳＩ或いはプリント回路板の試験に使用す
るスキャン回路に関する。
るスキャン回路に関する。
多数の論理回路を内蔵するＬＳＩ或いはプリント回路板
内部の機能回路を試験するために、機能回路のおのおの
から試験用端子を引き出すことは、端子数の制限から到
底不可能のことである。
内部の機能回路を試験するために、機能回路のおのおの
から試験用端子を引き出すことは、端子数の制限から到
底不可能のことである。
極めて少ない入出力端子から内部機能回路の状態を試験
する方法として一般に行われているのがスキャン方式で
ある。
する方法として一般に行われているのがスキャン方式で
ある。
スキャン方式は、データをラッチするフリップフロップ
（以下ＦＦと略称する）回路にアドレスを持たせて、ア
ドレスを指定することによって所定ＯＦＦにアクセスす
るアドレス方式と、ＦＦ回路を直列に接続してシフトレ
ジスタを構成させ、シフト制御を用いて試験データをス
キャン・インし、結果をスキャン・アウトするシフトレ
ジスタ方式の２つの方式に大別することができる。２つ
の方式には一長一短があり、状況により何れかが選択さ
れて使用されている。
（以下ＦＦと略称する）回路にアドレスを持たせて、ア
ドレスを指定することによって所定ＯＦＦにアクセスす
るアドレス方式と、ＦＦ回路を直列に接続してシフトレ
ジスタを構成させ、シフト制御を用いて試験データをス
キャン・インし、結果をスキャン・アウトするシフトレ
ジスタ方式の２つの方式に大別することができる。２つ
の方式には一長一短があり、状況により何れかが選択さ
れて使用されている。
本発明は、シフトレジスタ方式によるスキャン回路の改
良に関するものである。
良に関するものである。
［従来の技術］
第２図は、従来使用されていたシフトレジスタ方式スキ
ャン回路の基本回路である。図において、１．２．３は
へＮｉｌゲート、４はＮＯ＋？ゲート、５゜６，７．８
はＮＡＮＤゲート、９．１０．１１はＮ０７回路をそれ
ぞれ示す。ＡＮＤゲート１． ２． ３、ＮＯＲゲート
４、およびＮ０７回路９．１０．１１をもってマスク・
ランチを構成し、ＮＡＮＤゲート５．６’、７゜８をも
ってスレーブ・ラッチを構成する。
ャン回路の基本回路である。図において、１．２．３は
へＮｉｌゲート、４はＮＯ＋？ゲート、５゜６，７．８
はＮＡＮＤゲート、９．１０．１１はＮ０７回路をそれ
ぞれ示す。ＡＮＤゲート１． ２． ３、ＮＯＲゲート
４、およびＮ０７回路９．１０．１１をもってマスク・
ランチを構成し、ＮＡＮＤゲート５．６’、７゜８をも
ってスレーブ・ラッチを構成する。
マスク・ラッチは機能回路の出力データを記憶するラン
チであり、スレーブ・ラッチはマスク・ランチ出力の一
時記憶を行うものであり、シフトレジスタ接続の場合に
は、その出力は次段のマスク・ランチに入力される。
チであり、スレーブ・ラッチはマスク・ランチ出力の一
時記憶を行うものであり、シフトレジスタ接続の場合に
は、その出力は次段のマスク・ランチに入力される。
図において、符号を付けた信号の働きは、っぎのとおり
である。Ｄａ ｔａは通常のシステム・データ入力、Ｓ
Ｄｉはスキャンを行うときのデータ入力、ＭＣＬＫは通
常のシステムで使用されるマスク側クロック、５ＣＬＫ
は通常のシステムで使用されるスレーブ側クロック、八
はスキャン中のマスク側クロック、Ｂはスキャン中のス
レーブ側クロック、Ｑ。
である。Ｄａ ｔａは通常のシステム・データ入力、Ｓ
Ｄｉはスキャンを行うときのデータ入力、ＭＣＬＫは通
常のシステムで使用されるマスク側クロック、５ＣＬＫ
は通常のシステムで使用されるスレーブ側クロック、八
はスキャン中のマスク側クロック、Ｂはスキャン中のス
レーブ側クロック、Ｑ。
Ｇはスレーブ・ラッチの出力である。
通常のシステム動作の場合には、ＡＮＤゲート１によっ
て、通常のシステム・データ入力信号Ｄａ ｔａと、通
常システム動作時のマスク側クロックＭＣＬＫのＮＯＴ
値とのＡＮＤがとられたとき、ＮＯＲゲート４を通り、
Ｎ０７回路９でＮＯＴされた出力がＡＮＤゲート３を通
じて帰還され、入力されたＤａ ｔａはランチされる。
て、通常のシステム・データ入力信号Ｄａ ｔａと、通
常システム動作時のマスク側クロックＭＣＬＫのＮＯＴ
値とのＡＮＤがとられたとき、ＮＯＲゲート４を通り、
Ｎ０７回路９でＮＯＴされた出力がＡＮＤゲート３を通
じて帰還され、入力されたＤａ ｔａはランチされる。
ＮＯ＋？ゲート４の出力およびそのＮＯＴ出力は、それ
ぞれＮＡＮＤゲート５．６において、システム動作時ス
レーブ側クロック５ＣＬＫとＡＮＤがとられたとき、Ｆ
Ｆを構成するＮＡＮＤゲート７．８に入力され、ラッチ
されてＱおよびｄを出力する。
ぞれＮＡＮＤゲート５．６において、システム動作時ス
レーブ側クロック５ＣＬＫとＡＮＤがとられたとき、Ｆ
Ｆを構成するＮＡＮＤゲート７．８に入力され、ラッチ
されてＱおよびｄを出力する。
スキャンを行う場合には、ＡＮＤゲート２によって、ス
キャン時データ入力信号ＳＤｉと、スキャン時のマスク
側クロックＡのＮＯＴ値とのＡＮＤがとられたとき、Ｎ
ＯＲゲート４を通り、Ｎ０７回路９でＮＯＴされた出力
がへＮＤゲート３を通じて帰還され、入力されたＳＤｉ
はランチされる。ＮＯＲゲート４の出力およびそのＮＯ
Ｔ出力は、それぞれＮＡＮＤゲート５，６において、ス
キャン時のスレーブ側クロックＢとＡＮＤがとられたと
き、Ｆｌ’を構成するＮＡＮＤゲート７．８に入力され
、ランチされてＱおよび◇を出力する。
キャン時データ入力信号ＳＤｉと、スキャン時のマスク
側クロックＡのＮＯＴ値とのＡＮＤがとられたとき、Ｎ
ＯＲゲート４を通り、Ｎ０７回路９でＮＯＴされた出力
がへＮＤゲート３を通じて帰還され、入力されたＳＤｉ
はランチされる。ＮＯＲゲート４の出力およびそのＮＯ
Ｔ出力は、それぞれＮＡＮＤゲート５，６において、ス
キャン時のスレーブ側クロックＢとＡＮＤがとられたと
き、Ｆｌ’を構成するＮＡＮＤゲート７．８に入力され
、ランチされてＱおよび◇を出力する。
［発明が解決しようとする問題点］
従来のスキャン基本回路においては、上記に説明したよ
うに、システム・データおよびスキャン・データとをセ
ットし、シフトするために、クロックが計４本必要であ
る。このように、クロックの種類が多いということは、
それだけ外部端子数が多（なり、且つクロックの切替え
が繁雑であるということになる。本発明は、このクロッ
クの種類を削減しようとするものである。
うに、システム・データおよびスキャン・データとをセ
ットし、シフトするために、クロックが計４本必要であ
る。このように、クロックの種類が多いということは、
それだけ外部端子数が多（なり、且つクロックの切替え
が繁雑であるということになる。本発明は、このクロッ
クの種類を削減しようとするものである。
［問題点を解決するための手段］
本発明は、上記問題点を解消した新規なスキャン回路を
提供するもので、その手段は、通常のシステム動作時お
よびスキャン時の、各マスク・ランチ側ならびにスレー
ブ・ランチ側のためのクロック信号として、総て共通の
クロック信号を用いるとともに、モード切替え信号を設
けて、前記通常のシステム動作時の入力データと、前記
スキャン時の入力データの切替えを該モード切替え信号
によって行うよう構成した本発明によって達成される。
提供するもので、その手段は、通常のシステム動作時お
よびスキャン時の、各マスク・ランチ側ならびにスレー
ブ・ランチ側のためのクロック信号として、総て共通の
クロック信号を用いるとともに、モード切替え信号を設
けて、前記通常のシステム動作時の入力データと、前記
スキャン時の入力データの切替えを該モード切替え信号
によって行うよう構成した本発明によって達成される。
なお、新に追加するモード切替え信号は、全く新しく設
けるものではなく、スキャン動作時におけるバス回路の
バス・ファイト（１本のバスに接続する複数のトライ・
ステート回路の２つ以上が同時に低インピダンスとなる
状態）の防止等の目的で使用されているものである。
けるものではなく、スキャン動作時におけるバス回路の
バス・ファイト（１本のバスに接続する複数のトライ・
ステート回路の２つ以上が同時に低インピダンスとなる
状態）の防止等の目的で使用されているものである。
［作用］
本発明によって、マスク側とスレーブ側のクロックは統
一されて１本となり、スキャン・データと通常のシステ
ム・データの切替えは、モード切替え信号によって行わ
れるものである。
一されて１本となり、スキャン・データと通常のシステ
ム・データの切替えは、モード切替え信号によって行わ
れるものである。
［実施例Ｊ
以下第１図に示す実施例により、本発明の要旨を具体的
に説明する。図において、第２図と同一の符号は、同一
の対象物を示し、１２．１３．１４はＮ０７回路、ＣＬ
Ｋは共通りロンク、ＳＭはモード切替え信号をそれぞれ
示す。
に説明する。図において、第２図と同一の符号は、同一
の対象物を示し、１２．１３．１４はＮ０７回路、ＣＬ
Ｋは共通りロンク、ＳＭはモード切替え信号をそれぞれ
示す。
モード切替え信号針は、通常のシステム動作のとき、論
理状態“１”であり、スキャン・モードのとき、“０”
となる信号である。
理状態“１”であり、スキャン・モードのとき、“０”
となる信号である。
通常のシステム動作の場合には、ＡＮＤＮＯゲートよっ
て、通常のシステム・データ入力信号Ｄａ ｔａと、モ
ード切替え信号針と、共通り口・ツクＣＬＫのＮＯＴ値
との八ＮＯがとられて、その出力がＮＯＲゲート４に入
り、ＮＯＲゲート４の出力のＮＯＴ回路９によるＮＯＴ
出力がＡＮＤゲート３を通して帰還され、入力されたＤ
ａ ｔａはランチされる。
て、通常のシステム・データ入力信号Ｄａ ｔａと、モ
ード切替え信号針と、共通り口・ツクＣＬＫのＮＯＴ値
との八ＮＯがとられて、その出力がＮＯＲゲート４に入
り、ＮＯＲゲート４の出力のＮＯＴ回路９によるＮＯＴ
出力がＡＮＤゲート３を通して帰還され、入力されたＤ
ａ ｔａはランチされる。
ＮＯＲゲート４の出力およびそのＮＯＴ出力は、それぞ
れＮＡＮＤゲート５，６において、共通りロックＣＬＫ
とＡＮＤがとられたとき、ＦＦを構成するＮＡＮＤゲー
ト７．８に入力され、ラッチされてＱおよびΦを出力す
る。
れＮＡＮＤゲート５，６において、共通りロックＣＬＫ
とＡＮＤがとられたとき、ＦＦを構成するＮＡＮＤゲー
ト７．８に入力され、ラッチされてＱおよびΦを出力す
る。
スキャンを行う場合には、ＡＮＤＮＯゲートよって、ス
キャン時データ入力信号ＳＤｉと、モート切替え信号Ｓ
ＭのＮＯＴ出力と、共通りロックＣＬＫＯＮＯＴ値との
八ＮＯがとられて、その出力がＮＯＲゲート４に入り、
ＮＯＲゲート４の出力のＮＯＴ回路９によるＮＯＴ出力
がＡＮＤゲート３を通して帰還され、人力されたＳＤｉ
はラッチされる。ＮＯＲゲート４の出力およびそのＮＯ
Ｔ出力は、それぞれＮＡＮＤゲート５，６において、共
通りロックＣＬＫとＡＮＤがとられたとき、ＦＦを構成
するＮＡＮＤゲート７．８に入力され、ラッチされてＱ
および◇を出力する。
キャン時データ入力信号ＳＤｉと、モート切替え信号Ｓ
ＭのＮＯＴ出力と、共通りロックＣＬＫＯＮＯＴ値との
八ＮＯがとられて、その出力がＮＯＲゲート４に入り、
ＮＯＲゲート４の出力のＮＯＴ回路９によるＮＯＴ出力
がＡＮＤゲート３を通して帰還され、人力されたＳＤｉ
はラッチされる。ＮＯＲゲート４の出力およびそのＮＯ
Ｔ出力は、それぞれＮＡＮＤゲート５，６において、共
通りロックＣＬＫとＡＮＤがとられたとき、ＦＦを構成
するＮＡＮＤゲート７．８に入力され、ラッチされてＱ
および◇を出力する。
以上説明したよう龜、モード切替え信号針によって、シ
ステム動作時データとスキャン・モード時のデータを完
全に切り換えることができる。
ステム動作時データとスキャン・モード時のデータを完
全に切り換えることができる。
［発明の効果］
以上説明したように、本発明によるスキャン回路は、従
来４本であったクロックを１本とすることによって、外
部端子数を削減し、回路設計を単純化する効果を有する
ものである。
来４本であったクロックを１本とすることによって、外
部端子数を削減し、回路設計を単純化する効果を有する
ものである。
第１図は本発明の一実施例のスキャン回路の基本回路、
第２図は従来のスキャン回路の基本回路である。
図面において、
１．２．３はＡＮＤゲート、
４はＮＯＲゲート、
５、５．７．８はＮＡＮＤゲート、
９、１０．１１．１２．１３．１４はＮＯＴ回路、をそ
れぞれ示す。 第１ 閃 竿２ 図
れぞれ示す。 第１ 閃 竿２ 図
Claims (1)
- ＬＳＩ或いはプリント回路板の内部回路の試験を行うシ
フトレジスタ方式スキャン回路において、通常のシステ
ム動作時およびスキャン時の、各マスク・ラッチ側なら
びにスレーブ・ランチ側のためのクロック信号として、
総て共通のクロック信号を用いるとともに、モード切替
え信号を設けて、前記通常のシステム動作時の入力デー
タと、前記スキャン時の入力データの切替えを該モード
切替え信号によって行うよう構成したことを特徴とする
スキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111273A JPS60254740A (ja) | 1984-05-31 | 1984-05-31 | スキヤン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111273A JPS60254740A (ja) | 1984-05-31 | 1984-05-31 | スキヤン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254740A true JPS60254740A (ja) | 1985-12-16 |
Family
ID=14557036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111273A Pending JPS60254740A (ja) | 1984-05-31 | 1984-05-31 | スキヤン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202724B2 (en) * | 2003-11-27 | 2007-04-10 | Samsung Electronics Co., Ltd | Pulse-based flip-flop |
-
1984
- 1984-05-31 JP JP59111273A patent/JPS60254740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202724B2 (en) * | 2003-11-27 | 2007-04-10 | Samsung Electronics Co., Ltd | Pulse-based flip-flop |
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