JPS60209850A - 診断論理回路 - Google Patents
診断論理回路Info
- Publication number
- JPS60209850A JPS60209850A JP59065731A JP6573184A JPS60209850A JP S60209850 A JPS60209850 A JP S60209850A JP 59065731 A JP59065731 A JP 59065731A JP 6573184 A JP6573184 A JP 6573184A JP S60209850 A JPS60209850 A JP S60209850A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- loop
- shift
- address
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は診断論理回路に係り、診断論理のために使用す
るピン削減に好適な診断を行う論理回路に関する。
るピン削減に好適な診断を行う論理回路に関する。
ＬＳＩ内あるいはＶＬＳＩ内の全論理を１つのスキャン
ループ機構で動作せしめることは、装置上非常に困難で
あり、データ管理の点からも問題点が多いため通常いく
つものループに分割される。
ループ機構で動作せしめることは、装置上非常に困難で
あり、データ管理の点からも問題点が多いため通常いく
つものループに分割される。
第１図は、その憧来例を示す論理回路図であり、１はス
キャンインデータ信号線、２はスキャンロックＡの、３
はスキャンロックＢの信号線、４〜６はシフトループア
ドレスのエンコード信号線、７〜１４は４〜６をデコー
ドし、特定ループを指定するループアドレス信号線、１
５，１６及び１７．１８はそれぞれシフトループ１００
及び２００がシフト動作を行うためのクロック信号線、
２９〜４０はＤタイプのフリッププロップ、１９゜２０
はそれぞれ２９及び３５の出力データ信号線。
キャンインデータ信号線、２はスキャンロックＡの、３
はスキャンロックＢの信号線、４〜６はシフトループア
ドレスのエンコード信号線、７〜１４は４〜６をデコー
ドし、特定ループを指定するループアドレス信号線、１
５，１６及び１７．１８はそれぞれシフトループ１００
及び２００がシフト動作を行うためのクロック信号線、
２９〜４０はＤタイプのフリッププロップ、１９゜２０
はそれぞれ２９及び３５の出力データ信号線。
２１．２２はそれぞれ１００及び２００のスキャンアウ
トデータ信号線、２３はデコーダ、２４〜２７はアンド
ゲート、２８はオアゲート、４１は全体のスキャンアウ
トデータ信号線である。その論理動作は以下の通りであ
る。
トデータ信号線、２３はデコーダ、２４〜２７はアンド
ゲート、２８はオアゲート、４１は全体のスキャンアウ
トデータ信号線である。その論理動作は以下の通りであ
る。
まず、シフトループアドレスピンから入力されたシフト
ループアドレスのエンコード信号４〜６をデコーダ２３
でデコードし１例えばデコードされたシフトループアド
レス信号７によってシフトループ１００が選択されたと
する。そこでスキャングロック信号線２からクロックが
１個送出されるとアンドゲート２４によってクロック信
号線１５からクロックが送出され、フリップフロップ２
９にスキャンインデータ信号線ｌからのスキャンインデ
ータがスキャンインされる。次に、スキャンクロック信
号線３からクロックが１個送出されると、アンドゲート
２５によってクロック信号線１６からのクロックが送出
され、フリップフロップ３０にフリップフロップ２９か
らの出力データ信号線１９によってデータが入力され、
スキャンインデータが２９から３０ヘシフトされる。ス
キャンクロック信号線２，３から交互にクロックが送出
されることによって上記のシフト動作が繰り返され、シ
フトループ１００上の特定なフリップフロップにスキャ
ンインデータがスキャンインされる。更にシフト動作が
繰り返されるとスキャンアウトデータ信号線２１からデ
ータがスキャンアウトされる。一方、シフトループ２０
０についてもシフトループ１００と同様に、デユードさ
れたシフトループアドレス信号８によって選択され、ク
ロック信号１７．１８によってシフト動作が繰り返され
スキャンアウト信号線２２からデータがスキャンアウト
される。以上のようなシフトループからのスキャンアウ
ト信号線がオアゲート２８によってまとめられ、信号線
４１から全ループからのスキャンアウトデータが観測さ
れる。
ループアドレスのエンコード信号４〜６をデコーダ２３
でデコードし１例えばデコードされたシフトループアド
レス信号７によってシフトループ１００が選択されたと
する。そこでスキャングロック信号線２からクロックが
１個送出されるとアンドゲート２４によってクロック信
号線１５からクロックが送出され、フリップフロップ２
９にスキャンインデータ信号線ｌからのスキャンインデ
ータがスキャンインされる。次に、スキャンクロック信
号線３からクロックが１個送出されると、アンドゲート
２５によってクロック信号線１６からのクロックが送出
され、フリップフロップ３０にフリップフロップ２９か
らの出力データ信号線１９によってデータが入力され、
スキャンインデータが２９から３０ヘシフトされる。ス
キャンクロック信号線２，３から交互にクロックが送出
されることによって上記のシフト動作が繰り返され、シ
フトループ１００上の特定なフリップフロップにスキャ
ンインデータがスキャンインされる。更にシフト動作が
繰り返されるとスキャンアウトデータ信号線２１からデ
ータがスキャンアウトされる。一方、シフトループ２０
０についてもシフトループ１００と同様に、デユードさ
れたシフトループアドレス信号８によって選択され、ク
ロック信号１７．１８によってシフト動作が繰り返され
スキャンアウト信号線２２からデータがスキャンアウト
される。以上のようなシフトループからのスキャンアウ
ト信号線がオアゲート２８によってまとめられ、信号線
４１から全ループからのスキャンアウトデータが観測さ
れる。
このように従来の診断論理回路では、該スキャンループ
機構が複数存在する場合には、エンコードされたループ
アドレス信号を新たに必要とされるループアドレスピン
から入力し、デコード分解して意図する該スキャンルー
プ機構を指定していたので、ループアドレスピンの分だ
けビン数を増加せしめるような欠点があった。
機構が複数存在する場合には、エンコードされたループ
アドレス信号を新たに必要とされるループアドレスピン
から入力し、デコード分解して意図する該スキャンルー
プ機構を指定していたので、ループアドレスピンの分だ
けビン数を増加せしめるような欠点があった。
本発明の目的は、スキャンループを指定するループアド
レス信号のために必要なループアドレスピンを不要にす
る診断論理回路を提供することにある。
レス信号のために必要なループアドレスピンを不要にす
る診断論理回路を提供することにある。
本発明は、複数のスキャンループに対し各ループを識別
するために必要なループアドレスをループアドレスピン
から入力してスキャンデコーダで分解するのではなく、
スキャンインデータピンからシフトレジスタ構成のスキ
ャンレジスタにループアドレスをスキャンインし、一端
、該スキャンレジスタのループアドレスをラッチした上
で該スキャンデコーダに入力することにより、上記目的
を達成する。
するために必要なループアドレスをループアドレスピン
から入力してスキャンデコーダで分解するのではなく、
スキャンインデータピンからシフトレジスタ構成のスキ
ャンレジスタにループアドレスをスキャンインし、一端
、該スキャンレジスタのループアドレスをラッチした上
で該スキャンデコーダに入力することにより、上記目的
を達成する。
第２図は、本発明による実施例の論理回路図であり、図
中５１．５２はスキャングロック信号線、５８はスキャ
ンインデータ信号線、６２〜６８はアンドゲート、７２
はシフトレジスタ構成のスキャンレジスタ、７３はレジ
スタ、７４はデコーダ、７５〜８２はＤタイプのフリッ
プフロップ、８３はオアゲート、１００，２００はシフ
トループ、８７は１００のスキャンアウトデータ信号線
、８８は全体のスキャンアウトデータ信号線である。
中５１．５２はスキャングロック信号線、５８はスキャ
ンインデータ信号線、６２〜６８はアンドゲート、７２
はシフトレジスタ構成のスキャンレジスタ、７３はレジ
スタ、７４はデコーダ、７５〜８２はＤタイプのフリッ
プフロップ、８３はオアゲート、１００，２００はシフ
トループ、８７は１００のスキャンアウトデータ信号線
、８８は全体のスキャンアウトデータ信号線である。
第３図はその論理動作を表わすタイムチャートであり、
図中第２図と同一番号のものは同一のものの論理動作を
表わし、７２−（１）〜７２−（６）はシフトレジスタ
構成の３ビット−スキャンレジスタ７２の個々のＤタイ
プ−フリップフロップの論理動作を表わしている。その
手順は以下の通りである。
図中第２図と同一番号のものは同一のものの論理動作を
表わし、７２−（１）〜７２−（６）はシフトレジスタ
構成の３ビット−スキャンレジスタ７２の個々のＤタイ
プ−フリップフロップの論理動作を表わしている。その
手順は以下の通りである。
まず、スキャンクロック信号線５１．５２から互いに一
致することなく、交互にクロックが送出されると、信号
線５３及びアンドゲート６３゜６４によって信号線５５
．５６からシフトレジスタ構成のスキャンレジスタ７２
がシフト動作を行うためのクロックが交互に送出され、
スキャンインデータ信号線５８からのシフトループアド
レスがスキャンインされる。スキャンクロツタ信号線５
１．５２からクロックが各々３個、計６回のシフト動作
が繰り返されシフトループアドレスのスキャンインが完
了した後、５１．５２から同時にクロックが送出される
と、アンドゲート６２によって信号線５７からクロック
が送出され、レジスタ７３にシフトループアドレスがラ
ッチされる。
致することなく、交互にクロックが送出されると、信号
線５３及びアンドゲート６３゜６４によって信号線５５
．５６からシフトレジスタ構成のスキャンレジスタ７２
がシフト動作を行うためのクロックが交互に送出され、
スキャンインデータ信号線５８からのシフトループアド
レスがスキャンインされる。スキャンクロツタ信号線５
１．５２からクロックが各々３個、計６回のシフト動作
が繰り返されシフトループアドレスのスキャンインが完
了した後、５１．５２から同時にクロックが送出される
と、アンドゲート６２によって信号線５７からクロック
が送出され、レジスタ７３にシフトループアドレスがラ
ッチされる。
そこでデコーダ７４によってデコードされ１例えばシフ
トループ１００を指定するアドレス信号線５９が確立す
る６一方、シフトループへのスキャンインデータについ
ては、スキャンクロック信号線５１．５２から何時にク
ロックが送出された後、シフトループアドレスの場合と
同様に５１．５２から交互に３個ずつクロックが送出さ
れることによってシフトレジスタ７２にスキャンインが
完了し、次のクロックが信号線５１から送出されるとア
ンドゲート６７及び信号線７０によって初めてシフトル
ープ１００にスキャンインされる。以下の動作について
は、第１図の従来例と同様である。
トループ１００を指定するアドレス信号線５９が確立す
る６一方、シフトループへのスキャンインデータについ
ては、スキャンクロック信号線５１．５２から何時にク
ロックが送出された後、シフトループアドレスの場合と
同様に５１．５２から交互に３個ずつクロックが送出さ
れることによってシフトレジスタ７２にスキャンインが
完了し、次のクロックが信号線５１から送出されるとア
ンドゲート６７及び信号線７０によって初めてシフトル
ープ１００にスキャンインされる。以下の動作について
は、第１図の従来例と同様である。
本実施例によれば、従来のスキャンインデータ信号線５
８から特定のシフトループを選択するために必要なシフ
トループアドレスを送出することかでき、スキャンイン
データピンをループアドレスピンを併用できるため１ル
ープしか存在しない場合と同数のピンで論理の実現が可
能であり、診断論理のために必要なピンを削減する効果
がある。
８から特定のシフトループを選択するために必要なシフ
トループアドレスを送出することかでき、スキャンイン
データピンをループアドレスピンを併用できるため１ル
ープしか存在しない場合と同数のピンで論理の実現が可
能であり、診断論理のために必要なピンを削減する効果
がある。
本発明によれば、スキャンループ機構が複数存在する場
合にも、スキャンインデータピンをループアドレスピン
と併用し特定のスキャンループ機構を指定するループア
ドレスをスキャンインデータピンから入力しシフトレジ
スタ構成のスキャンレジスタにスキャンインすることに
よって１ループしか存在しない場合と同数のピンで論理
の実現が可能となり、診断論理のために必要なピンを削
減する効果がある。
合にも、スキャンインデータピンをループアドレスピン
と併用し特定のスキャンループ機構を指定するループア
ドレスをスキャンインデータピンから入力しシフトレジ
スタ構成のスキャンレジスタにスキャンインすることに
よって１ループしか存在しない場合と同数のピンで論理
の実現が可能となり、診断論理のために必要なピンを削
減する効果がある。
第１図は、従来の診断論理回路の回路図、第２図は本発
明による一実施例の論理回路図、第３図は、第２図の回
路の論理動作を表わすタイムチャートである。 ７２・・・シフトレジスタ構成のスキャンレジスタ、７
３・・・７２のループアドレスを１度にラッチするレジ
スタ。 第 １ 区
明による一実施例の論理回路図、第３図は、第２図の回
路の論理動作を表わすタイムチャートである。 ７２・・・シフトレジスタ構成のスキャンレジスタ、７
３・・・７２のループアドレスを１度にラッチするレジ
スタ。 第 １ 区
Claims (1)
- 【特許請求の範囲】 論理回路システム内に設けられている各種回路単位をそ
れぞれ直列に接続し、該−路単位群をシフトレジスタと
して動作可能とし、該シフトレジスタとして動作可能と
された回路単位群の先頭の位置の回路単位にスキャンイ
ンデータを入力し。 該回路単位群の最後の位置の回路単位よりスキャンアウ
トデータを取り出すスキャンループ機構により、回路の
診断を行う該論理回路システムにおける複数の該スキャ
ンループ機構に対して、特定の該スキャンループ機構を
選択するために必要なループアドレスをスキャンインデ
ータピンから入力することにより、該ループアドレスを
入力するためのピンを一切必要とせず、診断で使用する
ピンを削減する論理回路を設けたことを特徴とする診断
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065731A JPS60209850A (ja) | 1984-04-04 | 1984-04-04 | 診断論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065731A JPS60209850A (ja) | 1984-04-04 | 1984-04-04 | 診断論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60209850A true JPS60209850A (ja) | 1985-10-22 |
Family
ID=13295452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59065731A Pending JPS60209850A (ja) | 1984-04-04 | 1984-04-04 | 診断論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60209850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213014A (ja) * | 1987-03-02 | 1988-09-05 | Nec Corp | デ−タ処理装置 |
-
1984
- 1984-04-04 JP JP59065731A patent/JPS60209850A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213014A (ja) * | 1987-03-02 | 1988-09-05 | Nec Corp | デ−タ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5406216A (en) | Technique and method for asynchronous scan design | |
| JPS6134174B2 (ja) | ||
| JPH0572290A (ja) | 半導体集積回路 | |
| JPS6156903B2 (ja) | ||
| JPS60209850A (ja) | 診断論理回路 | |
| JPS6175935A (ja) | スキヤンフリツプ・フロツプ方式 | |
| JPS59211146A (ja) | スキヤンイン方法 | |
| JPH0582905B2 (ja) | ||
| JPH03105269A (ja) | テスト回路 | |
| JP2514989B2 (ja) | 順序回路 | |
| JPS6077518A (ja) | 集積回路 | |
| JPS6149698B2 (ja) | ||
| JPS6287877A (ja) | 論理回路 | |
| JPH0690265B2 (ja) | テスト回路 | |
| JPS62252214A (ja) | 診断回路付非同期式カウンタ回路 | |
| JPS60254740A (ja) | スキヤン回路 | |
| JPH05273314A (ja) | 半導体論理集積回路 | |
| JPH0628151A (ja) | シリアルデータのパラレルラッチ回路 | |
| JPS6020527A (ja) | 半導体集積回路装置 | |
| JPS6093559A (ja) | スキヤン方式 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JPS59175099A (ja) | 記憶回路 | |
| JPS6339936B2 (ja) | ||
| JPH06148291A (ja) | バウンダリスキャンレジスタ | |
| JPH06167546A (ja) | メモリデバイス検査用データ転送回路 |