JPS6353576B2 - - Google Patents
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- Publication number
- JPS6353576B2 JPS6353576B2 JP54170671A JP17067179A JPS6353576B2 JP S6353576 B2 JPS6353576 B2 JP S6353576B2 JP 54170671 A JP54170671 A JP 54170671A JP 17067179 A JP17067179 A JP 17067179A JP S6353576 B2 JPS6353576 B2 JP S6353576B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- diagnostic
- fifo memory
- write request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003745 diagnosis Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000002405 diagnostic procedure Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はフアースト・イン・フアースト・アウ
ト・バツフアメモリ回路の障害診断方式に関す
る。
ト・バツフアメモリ回路の障害診断方式に関す
る。
第１図は従来例の回路図、第３図は第１図の動
作を示すタイミングチヤートである。第３図中の
Ａ〜Ｈは書込み要求回路１０１から出力される任
意の書込みデータである。従来、フアースト・イ
ン・フアースト・アウト・バツフアメモリ回路
（以下FIFOメモリ回路という）の障害診断を行な
う場合、第１図に示すように、診断制御回路１０
９は、FIFOメモリ回路１００へのテストデータ
を発生させる為に、外部の回路である書込み要求
発生回路１０１を、障害診断時にも動作させ、書
込み要求信号１０８と書込みデータ１０２を発生
させなければならず、その為の診断手順が複雑で
あると同時に、FIFOメモリ以外の回路も動作さ
せる事になる。通常、書込み要求発生回路１０１
はFIFOメモリ回路１００に比べて複雑かつ、回
路構成が大きい為、診断上の被擬範囲が大きくな
り、障害個所指摘の分解能が悪いという欠点があ
つた。
作を示すタイミングチヤートである。第３図中の
Ａ〜Ｈは書込み要求回路１０１から出力される任
意の書込みデータである。従来、フアースト・イ
ン・フアースト・アウト・バツフアメモリ回路
（以下FIFOメモリ回路という）の障害診断を行な
う場合、第１図に示すように、診断制御回路１０
９は、FIFOメモリ回路１００へのテストデータ
を発生させる為に、外部の回路である書込み要求
発生回路１０１を、障害診断時にも動作させ、書
込み要求信号１０８と書込みデータ１０２を発生
させなければならず、その為の診断手順が複雑で
あると同時に、FIFOメモリ以外の回路も動作さ
せる事になる。通常、書込み要求発生回路１０１
はFIFOメモリ回路１００に比べて複雑かつ、回
路構成が大きい為、診断上の被擬範囲が大きくな
り、障害個所指摘の分解能が悪いという欠点があ
つた。
本発明の目的はFIFOメモリ回路障害診断の為、
FIFOメモリ書込みデータの発生をFIFO制御回路
の４ワードカウンタ20ビツト信号を利用する事に
より、診断手順の簡略化及び被擬範囲の縮小によ
る、障害診断の分解能を向上させた装置を提供す
ることにある。
FIFOメモリ書込みデータの発生をFIFO制御回路
の４ワードカウンタ20ビツト信号を利用する事に
より、診断手順の簡略化及び被擬範囲の縮小によ
る、障害診断の分解能を向上させた装置を提供す
ることにある。
本発明によるFIFOメモリ回路障害診断方式は、
フアースト・イン・フアースト・アウト・バツフ
アメモリと、このメモリへのデータの書込みを制
御するシフトインクロツク信号およびインプツト
レデイ信号を発生する制御回路と、複数の書込み
要求に対しての要求受付回路とで構成するフアー
スト・イン・フアースト・アウト・バツフア回路
の障害診断動作時に、前記制御回路内に設けられ
前記シフトインクロツク信号の前記バツフアメモ
リへの供給を阻止する信号を発生するために使用
される４ワードカウンタの20信号を、書込みデー
タとして前記バツフアメモリへ書込むようにした
ことを特徴とする。
フアースト・イン・フアースト・アウト・バツフ
アメモリと、このメモリへのデータの書込みを制
御するシフトインクロツク信号およびインプツト
レデイ信号を発生する制御回路と、複数の書込み
要求に対しての要求受付回路とで構成するフアー
スト・イン・フアースト・アウト・バツフア回路
の障害診断動作時に、前記制御回路内に設けられ
前記シフトインクロツク信号の前記バツフアメモ
リへの供給を阻止する信号を発生するために使用
される４ワードカウンタの20信号を、書込みデー
タとして前記バツフアメモリへ書込むようにした
ことを特徴とする。
次に本発明の実施例について図面を参照して説
明する。
明する。
第２図に本発明の一実施例である時分割型デー
タ交換機の制御回路に使用されるFIFOメモリ回
路２００の構成図を示す。第４図は第２図の動作
を示すタイミングチヤートである。第４図中のＡ
は“10101010”のビツトパターンとなり、４ワー
ドカウンタ20ビツトを書込みデータとしている。
Ｂは“01010101”のビツトパターンとなり、４ワ
ードカウンタ20ビツトを書込みデータとしてい
る。このメモリ回路は、FIFOメモリ１０５、診
断書込みデータ選択回路２０３、書込み要求受付
回路２１１、FIFOメモリへの書込み、読み取り
を制御するFIFO制御回路１０６で構成され、こ
の制御回路１０６は１度の書込み要求に対して複
数ワードの書込みを行なう為の４ワードカウンタ
２０６を含み、その20ビツトを診断書込みデータ
２０５として選択回路２０３の一方の入力端子と
接続する。診断制御回路２１０からの診断モード
信号２０８が出力された時に診断書込みデータ選
択回路２０３において書込みデータ２０５が選択
されるように接続する。診断モード信号２０８は
受付回路２１１へも接続し、信号２０８が出力さ
れた時は書込み要求発生回路１０１からの書込み
要求信号１０８は禁止されるようにする。また診
断制御回路２１０からの診断書込み要求信号２０
９は制御回路１０６へ直接書込み要求を行なえる
ように接続する。
タ交換機の制御回路に使用されるFIFOメモリ回
路２００の構成図を示す。第４図は第２図の動作
を示すタイミングチヤートである。第４図中のＡ
は“10101010”のビツトパターンとなり、４ワー
ドカウンタ20ビツトを書込みデータとしている。
Ｂは“01010101”のビツトパターンとなり、４ワ
ードカウンタ20ビツトを書込みデータとしてい
る。このメモリ回路は、FIFOメモリ１０５、診
断書込みデータ選択回路２０３、書込み要求受付
回路２１１、FIFOメモリへの書込み、読み取り
を制御するFIFO制御回路１０６で構成され、こ
の制御回路１０６は１度の書込み要求に対して複
数ワードの書込みを行なう為の４ワードカウンタ
２０６を含み、その20ビツトを診断書込みデータ
２０５として選択回路２０３の一方の入力端子と
接続する。診断制御回路２１０からの診断モード
信号２０８が出力された時に診断書込みデータ選
択回路２０３において書込みデータ２０５が選択
されるように接続する。診断モード信号２０８は
受付回路２１１へも接続し、信号２０８が出力さ
れた時は書込み要求発生回路１０１からの書込み
要求信号１０８は禁止されるようにする。また診
断制御回路２１０からの診断書込み要求信号２０
９は制御回路１０６へ直接書込み要求を行なえる
ように接続する。
次に本実施例における障害診断手順を述べる。
始めに診断制御回路２１０は、書込み要求発生回
路１０１からの書込み要求信号１０８を禁止し、
かつ、診断書込みデータ選択回路２０３の入力選
択を診断書込みに切換えるため診断モード信号２
０８を出力する。この信号の出力は診断動作中保
持する。次にFIFOメモリ１０５内部の初期設定
を行なつた後、診断制御回路２１０からの診断書
込み要求信号２０９を出力し、診断書込み要求を
行なう。診断書込み要求信号２０９出力は診断書
込み要求が受付けられるまで続ける。次にFIFO
制御回路１０６は書込み要求に対して動作を開始
し、１度の要求に対して、予じめ設定されてある
４ワードに達するまで診断書込みデータ選択回路
２０３の出力を４ワードカウンタFIFOメモリ回
路１０５へ書込み、かつ４ワードカウンタ回路２
０６の＋１加算動作を行なう。この時４ワードカ
ウンタ回路２０６は２進カウンタの為、１ワード
書込みが行なわれるごとにバイナリ２ビツトカウ
ンタ中の20ビツト位置の信号は“０”、“１”の反
転をくり返す。この診断書込みデータ信号２０５
を回路診断書込みデータ選択２０３の入力データ
として用いる為FIFOメモリ回路１０５には交互
に“10101010”、“01010101”、“10101010”、
“01010101”の４ワードが書込まれる。また、診
断モード信号２０８を出力している状態で診断書
込み要求信号２０９を必要回数分出力することに
より、４ワード×ｎ回分のデータをFIFOメモリ
に書込むことができる。次に診断制御回路２１０
はFIFOメモリ１０５に書込まれたデータを読み
出し、ワード数、内容についてマイクロプロセツ
サーを用いて期待値との照合検査を行ない、
FIFOメモリ回路１０５とFIFO制御回路１０６及
び書込み要求受付回路２１１の良否決定を行な
う。
始めに診断制御回路２１０は、書込み要求発生回
路１０１からの書込み要求信号１０８を禁止し、
かつ、診断書込みデータ選択回路２０３の入力選
択を診断書込みに切換えるため診断モード信号２
０８を出力する。この信号の出力は診断動作中保
持する。次にFIFOメモリ１０５内部の初期設定
を行なつた後、診断制御回路２１０からの診断書
込み要求信号２０９を出力し、診断書込み要求を
行なう。診断書込み要求信号２０９出力は診断書
込み要求が受付けられるまで続ける。次にFIFO
制御回路１０６は書込み要求に対して動作を開始
し、１度の要求に対して、予じめ設定されてある
４ワードに達するまで診断書込みデータ選択回路
２０３の出力を４ワードカウンタFIFOメモリ回
路１０５へ書込み、かつ４ワードカウンタ回路２
０６の＋１加算動作を行なう。この時４ワードカ
ウンタ回路２０６は２進カウンタの為、１ワード
書込みが行なわれるごとにバイナリ２ビツトカウ
ンタ中の20ビツト位置の信号は“０”、“１”の反
転をくり返す。この診断書込みデータ信号２０５
を回路診断書込みデータ選択２０３の入力データ
として用いる為FIFOメモリ回路１０５には交互
に“10101010”、“01010101”、“10101010”、
“01010101”の４ワードが書込まれる。また、診
断モード信号２０８を出力している状態で診断書
込み要求信号２０９を必要回数分出力することに
より、４ワード×ｎ回分のデータをFIFOメモリ
に書込むことができる。次に診断制御回路２１０
はFIFOメモリ１０５に書込まれたデータを読み
出し、ワード数、内容についてマイクロプロセツ
サーを用いて期待値との照合検査を行ない、
FIFOメモリ回路１０５とFIFO制御回路１０６及
び書込み要求受付回路２１１の良否決定を行な
う。
４ビツトカウンタは、通常動作時および診断動
作時ともに１回の書込み要求に対し、連続４ワー
ドをFIFOメモリへ書込むための２ビツトカウン
タ回路（桁上げ信号付き）である。FIFOメモリ
のSI信号とは、シフトインクロツク信号のこと
で、FIFOメモリへの書込みクロツクである。IR
信号とは、インプツトレデイ信号のことで、IR
＝１の時、FIFOメモリが書込み可能な状態を示
す信号である。両者の信号をタイミングを第５図
に示す。
作時ともに１回の書込み要求に対し、連続４ワー
ドをFIFOメモリへ書込むための２ビツトカウン
タ回路（桁上げ信号付き）である。FIFOメモリ
のSI信号とは、シフトインクロツク信号のこと
で、FIFOメモリへの書込みクロツクである。IR
信号とは、インプツトレデイ信号のことで、IR
＝１の時、FIFOメモリが書込み可能な状態を示
す信号である。両者の信号をタイミングを第５図
に示す。
以上のように本発明によつて、FIFOメモリ回
路２００の障害診断に対し、FIFOメモリ回路２
００以外の外部回路を動作させる必要性がなくな
り、動作回路を小さな範囲に限定する事ができ
る。
路２００の障害診断に対し、FIFOメモリ回路２
００以外の外部回路を動作させる必要性がなくな
り、動作回路を小さな範囲に限定する事ができ
る。
なお、本実施例では、書込み要求発生回路は一
つであるが、書込み要求発生回路を複数個に置換
えても同様の制御方法が適用できる。
つであるが、書込み要求発生回路を複数個に置換
えても同様の制御方法が適用できる。
本発明は以上説明したように、FIFOメモリ回
路障害診断のテストデータとして内部で発生する
信号を使用する事により、FIFOメモリ回路以外
の回路を動作させる必要性がなくなり、診断の分
解能を向上させることができる。また診断動作が
簡単になる為、経済的な障害診断設計が行なえ
る。
路障害診断のテストデータとして内部で発生する
信号を使用する事により、FIFOメモリ回路以外
の回路を動作させる必要性がなくなり、診断の分
解能を向上させることができる。また診断動作が
簡単になる為、経済的な障害診断設計が行なえ
る。
第１図は、従来の障害診断方式を示す回路図、
第２図は本発明による実施例を示す回路図、第３
図は第１図の動作を示すタイミングチヤート、第
４図は第２図の動作を示すタイミングチヤート、
第５図は第２図中のFIFOメモリの動作を示すタ
イミングチヤートである。 １０１……書込み要求発生回路、２０２……回
路１０１から出力される書込データ、２０３……
診断書込みデータ選択回路、１０５……FIFOメ
モリ、２０５……診断書込みデータ、２０６……
４ワードカウンタ、１０６……FIFO制御回路、
２０８……診断モード信号、２０９……診断書込
み要求信号、２１０……診断制御回路、２１１…
…書込み要求受付回路、１０８……書込み要求信
号、１０３……FIFOメモリ読み出しデータ、２
００……FIFOメモリ回路、１００……FIFOメモ
リ回路、２０１……４ワードカウンタ桁上げ信
号、２０７……FIFOメモリインプツトレデイ信
号。
第２図は本発明による実施例を示す回路図、第３
図は第１図の動作を示すタイミングチヤート、第
４図は第２図の動作を示すタイミングチヤート、
第５図は第２図中のFIFOメモリの動作を示すタ
イミングチヤートである。 １０１……書込み要求発生回路、２０２……回
路１０１から出力される書込データ、２０３……
診断書込みデータ選択回路、１０５……FIFOメ
モリ、２０５……診断書込みデータ、２０６……
４ワードカウンタ、１０６……FIFO制御回路、
２０８……診断モード信号、２０９……診断書込
み要求信号、２１０……診断制御回路、２１１…
…書込み要求受付回路、１０８……書込み要求信
号、１０３……FIFOメモリ読み出しデータ、２
００……FIFOメモリ回路、１００……FIFOメモ
リ回路、２０１……４ワードカウンタ桁上げ信
号、２０７……FIFOメモリインプツトレデイ信
号。
Claims (1)
- １ フアースト・イン・フアースト・アウト・バ
ツフアメモリと、このメモリへのデータの書込み
を制御するシフトインクロツク信号およびインプ
ツトレデイ信号を発生する制御回路と、複数の書
込み要求に対しての要求受付回路とで構成するフ
アースト・イン・フアースト・アウト・バツフア
回路の障害診断動作時に、前記制御回路内に設け
られ前記シフトインクロツク信号の前記バツフア
メモリへの供給を阻止する信号を発生するために
使用される４ワードカウンタの20信号を、書込み
データとして前記バツフアメモリへ書込むように
したことを特徴とするフアースト・イン・フアー
スト・アウト・バツフアメモリ回路障害診断方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17067179A JPS5694591A (en) | 1979-12-27 | 1979-12-27 | Failure diagnosis system of buffer memory circuit first-in and first-out |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17067179A JPS5694591A (en) | 1979-12-27 | 1979-12-27 | Failure diagnosis system of buffer memory circuit first-in and first-out |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5694591A JPS5694591A (en) | 1981-07-31 |
| JPS6353576B2 true JPS6353576B2 (ja) | 1988-10-24 |
Family
ID=15909211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17067179A Granted JPS5694591A (en) | 1979-12-27 | 1979-12-27 | Failure diagnosis system of buffer memory circuit first-in and first-out |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5694591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020059598A1 (ja) * | 2018-09-21 | 2020-03-26 | 株式会社ユニバンス | 駆動装置 |
-
1979
- 1979-12-27 JP JP17067179A patent/JPS5694591A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020059598A1 (ja) * | 2018-09-21 | 2020-03-26 | 株式会社ユニバンス | 駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5694591A (en) | 1981-07-31 |
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