JPH05151012A - テスト回路 - Google Patents

テスト回路

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JPH05151012A
JPH05151012A JP3311204A JP31120491A JPH05151012A JP H05151012 A JPH05151012 A JP H05151012A JP 3311204 A JP3311204 A JP 3311204A JP 31120491 A JP31120491 A JP 31120491A JP H05151012 A JPH05151012 A JP H05151012A
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JP
Japan
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test
signal
test mode
serial
parallel converter
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JP3311204A
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Minoru Nozaki
稔 野崎
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【目的】テスト回路においてシリアルパラレル変換器を
有することによりテストピンを少なくし、制御部を有す
ることにより１テストが終了する前に他のテストを開始
することができる。 【構成】テストピンよりのデータをシリアルパラレル変
換器に入力しその出力群をデコーダーでテストモード選
択信号に変換し、そのテストモード選択信号とシリアル
パラレル変換器よりのＯＮ／ＯＦＦ信号とクロックによ
りテストモードを決定する構成となっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はテスト回路に関し特にＬ
ＳＩのテスト回路に関する。
【０００２】
【従来の技術】図３に従来のテスト回路を示す。従来テ
スト回路はテストピン１〜ｎの入力をデコーダー２でデ
コードしてテストモード１〜ｍのいづれか１つのテスト
モードに設定していた。
【０００３】
【発明が解決しようとする課題】この従来のテスト回路
ではテストモードが多くなるとテストピンが多くなり、
又、１つのテストモードでテスト中はそのテストが終了
するまで他のテストモードでのテストを行なうことが出
来ないという問題点があった。
【０００４】
【課題を解決するための手段】本発明のテスト回路はテ
ストピンよりのデータをパラレルに変換するシリアルパ
ラレル変換器と前記シリアルパラレル変換器の出力群デ
コードするデコーダーとデコーダーの出力群とシリアル
パラレル変換器のＯＮ／ＯＦＦ信号とＣＫ信号によりテ
ストモードを制御する制御部を有するテスト回路におい
てシフトレジスタと制御部を備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例である。テストピンよりの
データをシリアルパラレル変換器１に入力しシリアルパ
ラレル変換する。変換された信号の内最下位のＯＮ／Ｏ
ＦＦ信号６以外デコーダー２に入力されどのテストモー
ドを制御するかを選択するテストモード選択信号７を出
力する。
【０００６】図２は図１に示す制御部の一部を示す回路
図である。テストモード選択信号７は制御部３に入力さ
れシリアルパラレル変換器１のＯＮ／ＯＦＦ信号６がＯ
Ｎであればテストモード選択信号７により選択されたテ
ストモードをＣＫ信号９のタイミングでアクティブす
る。
【０００７】シリアルパラレル変換器１よりのＯＮ／Ｏ
ＦＦ信号６がＯＦＦであれば、テストモード選択信号７
により選択されたテストモードをＣＫ信号９のタイミン
グでノーアクテイブにする。テストモード選択信号７に
より選択されていないテストモードはＣＫ信号９が入力
されてもＣＫ信号９が入力される前の状態を保持してい
る。
【０００８】
【発明の効果】以上説明したように本発明は、テストピ
ンよりのデータをパラレルに変換するシリアルパラレル
変換器とその出力をデコードするデコーダーとデコーダ
ーの出力とシリアルパラレル変換器のＯＮ／ＯＦＦ信号
とＣＫ信号によりテストモードを制御する制御部を有す
る構成にしたのでテストピンが少ない。又、１つのテス
トモードでテスト中にそのテストが終了する前に他のテ
ストモードでのテストを開始することができ、最近のＬ
ＳＩの大規模化に伴なうテスト時間の長大化に対して、
テスト時間短縮に有効なテスト回路になる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図。
【図２】制御部の１テストモードあたりの回路図。
【図３】従来のテスト回路の回路図。
【符号の説明】
１ シフトレジスタ ２ デコーダー ３ 制御部 ４ フリップフロップ ５ テストピン ６ ＯＮ／ＯＦＦ信号 ７ テストモード選択信号 ８ テストモード ９ ＣＫ信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 シリアルなテストモード信号をパラレル
    に変換するシリアルパラレル変換器と、前記シリアルパ
    ラレル変換器の第１出力群からの信号をデコードするデ
    コーダーと、前記シリアルパラレル変換器の第２出力に
    応じて活性が制御され前記デコーダーの出力に対応した
    テストモードを出力する制御部とを有することを特徴と
    するテスト回路。
JP3311204A 1991-11-27 1991-11-27 テスト回路 Expired - Lifetime JP2972417B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434480B1 (ko) * 1997-08-11 2004-07-16 삼성전자주식회사 적은 테스트 핀수를 갖는 마이크로 콘트롤러

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0313876A (ja) * 1989-06-12 1991-01-22 Nec Corp モード設定回路

Patent Citations (1)

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