JPS63125022A - 補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＰＣＭデータを処理するに当り、誤ル訂正は
不可能であったが誤りが検出されているデータを補間す
る回路に関し、特にその回路規模の縮小化ｔ−図ったも
のである。

〔従来の技術〕

コンノ９クトディスクプレーヤ等のＰＣＭオーディオ装
置における上記したような補間は、平均値補間や前値保
持が一般的である。従来、この種の補間回路は、処理す
るデータのビット数分のラッチを補間に必要な段数だけ
設け、かつ加算器もデータのビット数だけ設けることに
より、データをパラレル処理しておシ、その回路規模は
かなシ大きなものであった。そこで、回路規模縮小化の
方法として、データをシリアル変換して補間を行なう方
法が提案されている。

第５図は特開昭６０−６１９６２号公報に示されている
補間回路の構成を示し、ｌは１ワード１６ビットから成
るデータ入力端子、２は１６ビット同期ロード付きシフ
トレジスタ、２１ｆｌセレクタ、２２は３４ビットシフ
トレジスタ、２３は１ビットフリツグフロツグ、２４は
セレクタ、２５は１ビットフリツグフロツグ、２６は３
２ビットシフトレジスタ、６は１ビット加算器、７は１
ビットフリツグ７０ツグ、ＩＯはシリアルデータ出力端
子である。

次に、動作を説明する。まず、１６ビット同期ロード付
きシフトレジスタ２はｌワード１６ビットの入力データ
をシリアルに変換し、ＬＳＢ側から送出する。このとき
のシフトクロックはｌワードの時間間隔に１７個のクロ
ックパルスが与えられるものであり、シフトレジスタ２
，２２．２６およびフリラグフロッグ７．２３．２５は
このクロックによりデータをシフトまたはラッチする。

シフトレジスタ２はＭＳＢのデータを送出した後、１７
番目のクロックによりダミーデータとして気ＯＮを１ビ
ット付加する。セレクタ２１は、シフトレジスタ２の出
力に誤りが検出されていることを示すフラグがついてい
るときには、シフトレジスタ２２の出力を選択する。従
って、この場合には、シフトレジスタ２２の入力データ
は、シフトレジスタ２のデータに代って前の正しいデー
タとなる。シフトレジスタ２２およびフリラグフロッグ
２３は、セレクタ２１の出力をクロックパルスに同期し
て３５ビットシフトさせる。セレクタ２４はフリラグフ
ロッグ２３から送られるデータにフラグがついていたら
加算器６の出力を選択し、それ以外のときはフリラグフ
ロッグ２３の出力全選択する。加算器６にはシフトレジ
スタ２６の出力とセレクタ２ｔの出力が供給されており
、その加算値を出力する。フリラグフロッグ２５はセレ
クタ２４の出力をクロックパルスに同期してラッチする
が、ダミーデータ％０１　ｙｌ、ラッチするタイミング
でクリアされるようになっているため、フリラグフロッ
グ２３の送出データに７ラグがついていて加算器６の出
力が選択されＬＳＢの加算出力がフリラグフロッグ２５
にラッチされるタイミングでフリラグフロッグ２５はク
リアされ、その出力は％□Ｉとなる。即ち、ＬＳＢの加
算結果は切捨てられ、フリラグフロッグ２５にラッチさ
れるそのキャリー出力のみが７リツグフロツグ７にラッ
チされ、次の２ビット目以降の加算に利用される。従っ
て、フラグのある場合には、前後の正しいデータの加算
平均しｔ値がフラグのついているデータに代ってシフト
レジスタ２６にシフトされ、データ出力端子１０から送
出される。

〔発明が解決しようとする問題点〕

従来のシリアル処理補間回路の構成および動作は上記の
通シであり、その回路規模は／＃２レル処理を行なうも
のに比べてかなり削減されている。

しかし、まだ充分でになく、さらに回路を縮小化するこ
とは一回路のＬＳＩ化の際に非常に有利である。　　　
　　　　　　− この発明は上記のような問題点を解決するために成され
友ものであり、データをシリアル処理する補間回路にお
いて、その回路規模を最大限に縮小化することを目的と
する。

〔問題点を解決するための手段〕

この発明に係る補間回路は、パラレルデータをシリアル
データに変換する第１のシフトレジスタと、第１のシフ
トレジスタのシリアル出力を入力される２ワード長の第
２のシフトレジスタの出力と第１のシフトレジスタの出
力を選択するセレクタと、このセレクタの出力と第２の
シフトレジスタの出力の加算平均を行なう手段を設けた
ものである。

〔作用〕

この発明においては、平均値補間を行なうときには、第
２のシフトレジスタの出力と第１のシフトレジスタの出
力の加算平均をとり、補間なしまたは前値保持のときに
は第２のシフトレジスタの出力同志の加算平均をとる。

〔実施例〕

以下、この発明の実施例を図面とともに説明する。第１
図において、３は１ビットセレクタ、４は２ワード３２
ビットのシフトレジスタ、５は１ビットセレクタ、８は
サインビット（ＭＳ　Ｂ　）を生成するゲート回路、９
はセレクタ、」１は入力端子、１２〜１４はフラグをラ
ッチするフリップフロッグ、１５はインバータ、１６は
アンドｒ　−トである。

次に、上記構成の動作を第２図のタイミング図を用いて
説明する。第２図（ａ）に示すＦＳＬＤは２倍の標本化
周波数Ｆｓごとに発生するクロックパルスで、例えばＦ
ｓ　＝　４８　ＫＨｚのときＦＳＬＤの周期は９６　Ｋ
Ｈｚである。ｌワード１６ビットのパラレルデータはＦ
ＳＬＤによって同期ロード付きシフトレジスタ２に格納
され、ｌワード周期Ｔ内に１６個発生するビットクロッ
クＢＣＬＫによってＬＳＢ側からシリアルに送出される
。この様子を第２図（ｂ）に示す。データｄ、は左（Ｌ
）チャンネル、右（Ｒ）チャンネル交互に送出され、第
２図ではＴの期間内にその１６ビットデータがシフトさ
れることを示している。−万、入力端子１１から入力さ
れたフラグはＦＳＬＤによりフリップフロッグ１２にラ
ッチされると共に、フリップ７０ッグ１３．１４に移送
される。第２図では、＆　、　Ｒｓ　、　Ｌｓのデータ
にフラグが付加されてお夕、そのときフリップフロッグ
１２の出力ｄ、Ｆｉ第２図（ｃ）に示すようにハイレベ
ルになる。このｄ、はセレクタ３のコントロール信号と
され、セレクタ３はｄ、がハイレベルのときにはシフト
レジスタ４の出力ｄ４を、ｄｔがローレベルのときには
シフトレジスタ２の出力ｄｏｔ’それぞれ出力ｄ、とし
て出力する。この様子を第２図（ｄ）に示す。３２（ッ
トシフトレジスタ４は入力ｄａｔ”ＢＣＬＫによ′つて
順次シフトするものであり、シリアルデータｔ２ワード
分遅延させる働きをする。

従って、その出力ｄ４は第２図（ｅ）に示すようになる
。

このｄ４がセレクタ３の一方の入力となっているので、
ｄｌにフラグのある場合にはそのデータに代って２ワー
ド前の同じチャンネルのフラグのない正しいデータがシ
フトレジスタ４に取込まれる。第２図の例の場合、フラ
グのある＆　、　Ｌａ　、　Ｒｓに代°：てＲ，、Ｌ、
　、　Ｒ，のデータがセレクタ３によって選択され、シ
フトレジスタ４に格納される。シフトレジスタ４の出力
ｄ４は１ビット加算器６の一方の入力とセレクタ５の一
方の入力に供給される。セレクタ５の他方の入力にはシ
フトレジスタ２の出力ｄ、が供給されてお９、セレクタ
５のコントロール信号はフリップフロッグ１４の出力と
フリップフロッグ１２の出力をインバータ１５により反
転し之ものとをアンドゲート１６によってアンドをとっ
てｄ、として得ている。即ち、第２図（ｆ）に示すよう
にｄ４にフラグがついておシ、かつそのときのｄ。

にフラグがない場合にｄｓはハイレベルになり、セレク
タ５はｄ、を選択して第２図（ロ）に示すｄ６として出
力する。この場合は補間を行なう場合であって補間した
いデータの次のデータがフラグのない正しいものでるる
ときである。−万、補間を行なわないときまたは補間す
るが次のデータにもフラグがついているときには、ｄ！
ＩはＢＣＬＫの第１６クロツク目においてＬ　Ｓ　Ｂ　
（Ｄｏ）が出力されることになる。このデータが加算器
６に与えられ、加算出力およびキャリー出力が得られる
。キャリー出力はＢＣＬＫの立下りに同期してフリップ
フロッグ７にラッチされるので、そのフリップフロッグ
７の出力は第３図（ｅ）のようになる。ここで％　Ｄｏ
の加算し友キャリーがＣＡＯである。このキャリーは加
算器６のキャリー人力に与えられ、次のビットの加算に
利用される。又％　ＤＯデータの加算をする場合にキャ
リー人力を０にするために、フリップフロッグ７は例え
ばＦＳＬＤのタイミングでリセットしておく。

ゲート回路８の詳細な構成を第４図に示す。この回路は
データが２°Ｓコングリメントｐ示されている場合に用
いるものであり、オフセットパイナＩＪ　Ｎ示のデータ
の場合にはＭ　Ｓ　Ｂ　ＣＤｏｓ）の加算キャリーをラ
ッチしておくだけで良い。加算器６の２人力は端子３２
．３３に与えられ、それぞれのデータのＭ　Ｓ　Ｂ　（
Ｄｏｓ　）即ちサインビットが両方ともに％ｌＮであっ
た場合には、アンドゲート３５の出力ｔＩ′ｉ′【〃に
なる。又、両方のサインピット力’Ｏ’　（！：　’　
ｔ　’　”ＣｈツｆＣ＠合Ｋ［ＥＸＯＲｆ−ト３４の出
力が％ｌ’になる。−万、端子３１には加算器６のキャ
リー出力が供給されており、ＥＸＯＲｒ−ト３４０出力
が％ｔ’ｏとき端子３１が％ｌＩならばアンドＰ−）　
３６の出力は％１１となり、アンドダート３５．３６の
出力はＯＲゲート３７を介してフリラグフロッグ３８に
ラッチされる。このラッチのタイミングはＢＣＬＫの１
６発ｌ０立下りであるので、第３図（ｆ）のようにＭＳ
Ｂのタイミングで７リツグフロツグ３８はこの値をサイ
ンピットとして出力する。又、セレクタ９のコントロー
ル信号は第、［Ｉ（ｇ）のようになっており、ローレベ
ルの期間にはローレベルとなり、セレクタ５はｄ４を選
択して出力する。加算器６はｄ４とセレクタ５の出力ｄ
ａ　ｔ　１ビットずつ順次加算して行くものであり、実
際には加算平均を行なう。ｄ、がローレベルのときセレ
クタ５の出力はｄ４となるので、加算器６はｄ４とｄ４
の加算平均をとることになり、加算器６の出力ｄｙｔｉ
ｄ＋となる。−万、ｄ、がハイレベルのときにはｄ・は
ｄ、となり、加算器６の出力ｄ、は第２図（ｈ）のよう
に五二東となって平均値補間を行なつｔ値が出力される
。従って、第２図においては、フラグのついているＲ３
のデータは前後のデータＬｘ　、　Ｒ４に共にフラグが
ついていないので、この値の加算平均りニーが代りに出
力され、ま友同様にフラグのついているＲ２のデータは
次のＲ１にもフラグがついているので平均値補間は行な
われず、単に前値保持としてＲｔが出力される。さらに
、Ｒ３は前のデータＲ７にフラグがついているのでその
前値保持の値Ｒ８と次の８４の平均値補間した値＆エム
が代りに出力される。

こうして、補間動作は完了するが、加算平均を行なう加
算器６、フリラグフロッグ７、Ｐ−）回路８およびセレ
クタ９の動作についてもう少し詳しく説明する。第３図
はＦＳＬＤの間ＩＭＴの期間内のタイミングを示してい
る。第３図（ｂ）のＢＣＬＫは前述したようにＴ期間内
に１６発光発生るシフトクロックであり、各シフトレジ
スタ２，４に対しその立下りでデータをシフトする。従
って、例えばｄｉのデータは第３図（ｃ）のようにＢＣ
ＬＫの芹゛ｌクロックの立下りでＬＳＢ２ビット目のり
、が−フトアウトされる。そのため、シフトレジスタ４
の出力ｄ４においては、第３図（ｄ）のように加算器６
の出力を選択して出力し、ハイレベルの期間にはダート
回路８の出力即ちフリラグフロッグ３８の出力を選択し
て出力する。このため、セレクタ９の出力は第３図（ｈ
）のようになり、Ｄｔ’に加算した出力ピットをＬＳＢ
とするようにｄ４．ｄｌを加算した値ｔ″１１ビットシ
フトものとなり、ＭＳＢはフリラグフロッグ３８の出力
とすることにより加算平均を実現できる。

尚、上記実施例ではセレクタ５の一方の入力をシフトレ
ジスタ２の出力ｄ１とし友が、セレクタ３の出力ｄ、と
しても良い。

〔発明の効果〕

以上のようにこの発明によｎば、シリアル処理の補間回
路において、補間を行なうときもそうでないときも同じ
加算平均処理を行なうように構成しているので、必要と
なるシフトレジスタのピット数を削減することができ、
回路規模の縮小化を図ることができる。又Ｊシリアル処
理とすることにより、各要素間の配線が大幅に削減され
、特にＬＳＩ化の際に有利な回路を提供できる。

【図面の簡単な説明】

第１図はこの発明による補間回路の構成図、第２図はこ
の発明による補間回路の動作タイミング図、第３図はこ
の発明による補間回路のより詳細な動作タイミング図、
第４図はこの発明によるｒ−ト回路の構成図、第５図は
従来の補間回路の構成図である。 ２．４・・・シフトレジスタ、３，５・・・セレクタ、
６・・・加算器。 尚、図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ｎビットから成る１ワードのパラレルデータをシ
   リアルデータに変換する第１のシフトレジスタと、第１
   のシフトレジスタの出力を一方の入力とする１ビットの
   第１のセレクタと、第１のセレクタの出力を入力とする
   とともに出力を第１のセレクタの他方の入力とする少な
   くとも２ｎビット数の第２のシフトレジスタと、第２の
   シフトレジスタの出力を一方の入力とし第１のシフトレ
   ジスタの出力または第１のセレクタの出力を他方の入力
   とする１ビットの第２のセレクタと、第２のシフトレジ
   スタの出力と第２のセレクタの出力との加算平均を行な
   う手段を備えたことを特徴とする補間回路。
2. （２）加算平均を行なう手段を、第２のシフトレジスタ
   の出力と第２のセレクタの出力を加算する１ビット加算
   器と、この加算器のキャリー出力をラッチする手段と、
   加算器の入力とキャリー出力より入力データの最上位ビ
   ット（サインビット）を生成する手段と、加算器の出力
   と上記最上位ビット生成手段の出力とを選択して出力す
   る手段とにより構成したことを特徴とする特許請求の範
   囲第１項記載の補間回路。