JPH02178831A - ―1倍回路および方法 - Google Patents
―1倍回路および方法Info
- Publication number
- JPH02178831A JPH02178831A JP63334913A JP33491388A JPH02178831A JP H02178831 A JPH02178831 A JP H02178831A JP 63334913 A JP63334913 A JP 63334913A JP 33491388 A JP33491388 A JP 33491388A JP H02178831 A JPH02178831 A JP H02178831A
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、2の補数データを扱う回路において使用さ
れ、入力ディジタル・データの一1倍の値を表わすデー
タを出力する回路に関する。
れ、入力ディジタル・データの一1倍の値を表わすデー
タを出力する回路に関する。
従来の技術
従来、ディジタル・データの一1倍を作成するには1反
転回路を利用してこのディジタル・データの全ビットを
反転した後に1を加えることにより行なっている。
転回路を利用してこのディジタル・データの全ビットを
反転した後に1を加えることにより行なっている。
発明が解決しようとする課題
しかしながら従来の方法では入力するディジタル・デー
タのビット数に対応するだけの反転回路が必要であり、
−1倍回路の回路規模を小さくすることができない。と
くにこのことは回路のIC化等において問題となる。
タのビット数に対応するだけの反転回路が必要であり、
−1倍回路の回路規模を小さくすることができない。と
くにこのことは回路のIC化等において問題となる。
課題を解決するための手段
第1の発明は、N(Nは3以上の正の整数)ビットのデ
ィジタル・データを入力し、この入力ディジタル・デー
タの一1倍値を表わすデータを出力する回路であり、上
記入力ディジタル・データの最下位ビット・データをそ
のまま出力する最下位ビット出力端子、上記入力ディジ
タル・データの最下位ビット・データと第2位ビット・
データとが与えられ、これらのデータの排他的論理和デ
ータを出力する第1の排他的論理和回路、上記第1の排
他的論理和回路の出力が与えられる第2位ビット出力端
子、最下位ビットから第n (nは3からN−1までの
正の整数)位ビットまでのすべての入力ディジタル・デ
ータがそれぞれ与えられ、これらのディジタル・データ
の論理和データを出力する(N−2)個の論理和回路1
対応する上記論理和回路の出力論理和データと入力ディ
ジタル・データの第(n+1)位ビットとが与えられ、
これらの排他的論理和データをそれぞれ出力する(N−
2)個の第2の排他的論理和回路、および上記(N−2
)個の排他的論理和回路の出力が与えられる(N−2)
個の上位ビット出力端子を備えていることを特徴とする
。
ィジタル・データを入力し、この入力ディジタル・デー
タの一1倍値を表わすデータを出力する回路であり、上
記入力ディジタル・データの最下位ビット・データをそ
のまま出力する最下位ビット出力端子、上記入力ディジ
タル・データの最下位ビット・データと第2位ビット・
データとが与えられ、これらのデータの排他的論理和デ
ータを出力する第1の排他的論理和回路、上記第1の排
他的論理和回路の出力が与えられる第2位ビット出力端
子、最下位ビットから第n (nは3からN−1までの
正の整数)位ビットまでのすべての入力ディジタル・デ
ータがそれぞれ与えられ、これらのディジタル・データ
の論理和データを出力する(N−2)個の論理和回路1
対応する上記論理和回路の出力論理和データと入力ディ
ジタル・データの第(n+1)位ビットとが与えられ、
これらの排他的論理和データをそれぞれ出力する(N−
2)個の第2の排他的論理和回路、および上記(N−2
)個の排他的論理和回路の出力が与えられる(N−2)
個の上位ビット出力端子を備えていることを特徴とする
。
第2の発明は、 N (Nは正の整数)ビットの入力デ
ィジタル・データを一1倍にする方法であり、上記入力
ディジタル・データの最下位ビットから順次上位ビット
に向って、そのビットが0が1かを判別し、0ならばそ
の入力ビットをそのまま出力し、初めて1のビットが検
出されたときにそのビットをそのまま出力するとともに
、1であるビットの1つの上位のビットから最上位ビッ
トまでをすべて反転して出力することを特徴とする。
ィジタル・データを一1倍にする方法であり、上記入力
ディジタル・データの最下位ビットから順次上位ビット
に向って、そのビットが0が1かを判別し、0ならばそ
の入力ビットをそのまま出力し、初めて1のビットが検
出されたときにそのビットをそのまま出力するとともに
、1であるビットの1つの上位のビットから最上位ビッ
トまでをすべて反転して出力することを特徴とする。
作 用
第1の発明によると、−1倍すべきディジタル・データ
が回路のそれぞれのビットの入力端子に与えられると回
路の最下位ビットの出力端子からは入力データ・ビット
をそのまま表わすデータが出力される。第2位ビットの
出力端子がらは入力ディジタル・データの最下位ビット
・データと第2位ビット・データの排他的論理和のデー
タが出力される。そして第3位ビット以上の出力端子か
らは、第0位ビットまでのすべての論理和デ夕と第(n
+1)位ビット・データとの排他的論理和データがそれ
ぞれ出力される。
が回路のそれぞれのビットの入力端子に与えられると回
路の最下位ビットの出力端子からは入力データ・ビット
をそのまま表わすデータが出力される。第2位ビットの
出力端子がらは入力ディジタル・データの最下位ビット
・データと第2位ビット・データの排他的論理和のデー
タが出力される。そして第3位ビット以上の出力端子か
らは、第0位ビットまでのすべての論理和デ夕と第(n
+1)位ビット・データとの排他的論理和データがそれ
ぞれ出力される。
第2の発明のよると入力ディジタル・データの最下位ビ
ットから順次上位ビットに向って、そのビットがOか1
かが判別される。そして0ならばその入力ビットをその
まま出力し、初めて1のビットを検出したときにそのビ
ットをそのまま出力し、その1であるビットの1つ上位
のビットから最上位ビットまでをすべて反転して出力す
る。
ットから順次上位ビットに向って、そのビットがOか1
かが判別される。そして0ならばその入力ビットをその
まま出力し、初めて1のビットを検出したときにそのビ
ットをそのまま出力し、その1であるビットの1つ上位
のビットから最上位ビットまでをすべて反転して出力す
る。
実施例
第1図は第1の発明の実施例を示す一1倍回路である。
この図において入力端子が11〜工8で、出力端子がS
−88で示されている。入力■ ディジタル・データはその最下位ビット・データか入力
端子■1に、最上位ビット・データが18に入力するよ
うにそれぞれ順に与えられる。−1倍回路には6つのO
R回路1〜6.および7つの排他的論理和回路(Ex−
OR回路) 11〜17が含まれでいる。
−88で示されている。入力■ ディジタル・データはその最下位ビット・データか入力
端子■1に、最上位ビット・データが18に入力するよ
うにそれぞれ順に与えられる。−1倍回路には6つのO
R回路1〜6.および7つの排他的論理和回路(Ex−
OR回路) 11〜17が含まれでいる。
出力端子S は入力端子11と接続されてお■
リ 入力端子11に与えられる最下位ビット・データが
そのまま出力される。出力端子S2には入力端子I と
入力端子I2とからのビット■ データの排他的論理和データを出力する第1のEx−O
R回路1■の出力データか与えられる。
そのまま出力される。出力端子S2には入力端子I と
入力端子I2とからのビット■ データの排他的論理和データを出力する第1のEx−O
R回路1■の出力データか与えられる。
第1のOR回路1には入力端チエ1からのビット・デー
タおよび入力端子I2からのビットデータか与えられて
おり、これらの論理和データが第2のEx−OR回路1
2の一方の入力端子に与えられる。第2のEx−OR回
路12の他方の入力端子には入力端子■3からのビット
・データが与えられており、与えられたデータの排他的
論理和データが出力され、第3位ビットの出力端子S3
に与えられる。
タおよび入力端子I2からのビットデータか与えられて
おり、これらの論理和データが第2のEx−OR回路1
2の一方の入力端子に与えられる。第2のEx−OR回
路12の他方の入力端子には入力端子■3からのビット
・データが与えられており、与えられたデータの排他的
論理和データが出力され、第3位ビットの出力端子S3
に与えられる。
第2のOR回路2には入力端子I 、I およびI
3からのビット・データが与えられ、その論理和データ
が第3のEx−OR回路13の一方の入力端子に与えら
れる。第3のEx−OROo路13の他方の入力端子に
は入力端子I4からのビット・データか与えられており
、それぞれ与えられたデータの排他的論理和データが出
力され第4位ビットの出力端子S4に与えられる。第3
のOR回路3には入力端子1,12.I3および■4か
らのビット・データが与えられ、その論理和データが第
4のEx−OR回路14の一方の入力端子に与えられる
。第4のE x−OR回路の他方の入力端子には、入力
端子I5からのビット・データが与えられており、それ
ぞれのデータの排他的論理和データが第5位ビットの出
力端子S5に与えられている。
3からのビット・データが与えられ、その論理和データ
が第3のEx−OR回路13の一方の入力端子に与えら
れる。第3のEx−OROo路13の他方の入力端子に
は入力端子I4からのビット・データか与えられており
、それぞれ与えられたデータの排他的論理和データが出
力され第4位ビットの出力端子S4に与えられる。第3
のOR回路3には入力端子1,12.I3および■4か
らのビット・データが与えられ、その論理和データが第
4のEx−OR回路14の一方の入力端子に与えられる
。第4のE x−OR回路の他方の入力端子には、入力
端子I5からのビット・データが与えられており、それ
ぞれのデータの排他的論理和データが第5位ビットの出
力端子S5に与えられている。
第4のOR回路4には第3のOR回路3の出力データと
入力端チエ、からの入力データが与えられている。これ
により、■ 〜I5までのピット・データが第4のOR
回路4にすべて与えられることと同じとなる。第4のO
R回路4の出力データと入力端子■6に与えられる入力
データとが第5のE x−OR回路15に与えられその
出力データが第6位ビットの出力端子S6に与えられる
。
入力端チエ、からの入力データが与えられている。これ
により、■ 〜I5までのピット・データが第4のOR
回路4にすべて与えられることと同じとなる。第4のO
R回路4の出力データと入力端子■6に与えられる入力
データとが第5のE x−OR回路15に与えられその
出力データが第6位ビットの出力端子S6に与えられる
。
また第5のOR回路5には第3のOR回路3の出力デー
タと入力端子■5およびI6からの入力データが与えら
れ、第6のOR回路6には第3のOR回路3の出力デー
タと入力端子I 、I およびI7からの入力デー
タが与えられる。そして第6のEx−OR回路16によ
って第5のOR回路5の出力データと入力端子I7の入
力データとの排他的論理和データがとられて第7ビツト
めの出力端子S7に与えられ、第7のEx−OR回路1
7によって第6のOR回路6の出力データと入力端子I
8の入力データとの排他的論理和データがとられて第8
ビツトめの出力端子S8に与えられる。
タと入力端子■5およびI6からの入力データが与えら
れ、第6のOR回路6には第3のOR回路3の出力デー
タと入力端子I 、I およびI7からの入力デー
タが与えられる。そして第6のEx−OR回路16によ
って第5のOR回路5の出力データと入力端子I7の入
力データとの排他的論理和データがとられて第7ビツト
めの出力端子S7に与えられ、第7のEx−OR回路1
7によって第6のOR回路6の出力データと入力端子I
8の入力データとの排他的論理和データがとられて第8
ビツトめの出力端子S8に与えられる。
この回路によって出力端子81〜S8の出力データは入
力端子11〜I8の入力データの一1倍となる。
力端子11〜I8の入力データの一1倍となる。
第2図はディジタル・データを一1倍にして出力する処
理手順を示すフローチャートである。
理手順を示すフローチャートである。
この図を参照して、−1倍に変換すべきディジタル・デ
ータがCPU等にすべて入力される(ステップ21)。
ータがCPU等にすべて入力される(ステップ21)。
次にカウンタによって1が加算される(ステップ22)
。このカウンタの値は入力するディジタル・データのデ
ータ・ビットの位数に対応するものであり、かつ始めは
n−0とされている。初めてのステップ22の処理によ
りビット・データは最下位ビット・データに対応するこ
ととなる。
。このカウンタの値は入力するディジタル・データのデ
ータ・ビットの位数に対応するものであり、かつ始めは
n−0とされている。初めてのステップ22の処理によ
りビット・データは最下位ビット・データに対応するこ
ととなる。
次にこの第nビットのデータが1かOかが判断される(
ステップ23)。このデータが0ならばそのまま出力さ
れ次の上位ビットのデータが判断される(ステップ23
でYES 、ステップ24)。データが1と判断される
と(ステップ23でYES)、 この1と判別された
データのビットをそのまま出力するとともに、1である
ビットの1つ上位のビットから最上位ビットまでがすべ
て反転されて出力される(ステップ25.26)。
ステップ23)。このデータが0ならばそのまま出力さ
れ次の上位ビットのデータが判断される(ステップ23
でYES 、ステップ24)。データが1と判断される
と(ステップ23でYES)、 この1と判別された
データのビットをそのまま出力するとともに、1である
ビットの1つ上位のビットから最上位ビットまでがすべ
て反転されて出力される(ステップ25.26)。
発明の効果
第1の発明によると反転回路を少なくすることができる
ので、−1倍回路の規模を小さくすることができ、IC
化する場合において使用すべき素子の個数が少なくなり
とくに有効となる。
ので、−1倍回路の規模を小さくすることができ、IC
化する場合において使用すべき素子の個数が少なくなり
とくに有効となる。
第2の発明によると入力されるディジタル・データをす
べて反転する必要がなくなり、データの反転処理に必要
な時間を短縮することができる。
べて反転する必要がなくなり、データの反転処理に必要
な時間を短縮することができる。
第1図は第1の発明の実施例を示すブロック図である。
第2図は第2の発明の処理手順を示すフローチャートで
ある。 1〜6・・・OR回路。 11〜17・E x −OR回路。 1〜I8・・・入力端子。 81〜S8・・・出力端子。 以 上
ある。 1〜6・・・OR回路。 11〜17・E x −OR回路。 1〜I8・・・入力端子。 81〜S8・・・出力端子。 以 上
Claims (2)
- (1)N(Nは3以上の正の整数)ビットのディジタル
・データを入力し、この入力ディジタル・データの−1
倍値を表わすデータを出力する回路であり、 上記入力ディジタル・データの最下位ビット・データを
そのまま出力する最下位ビット出力端子、 上記入力ディジタル・データの最下位ビット・データと
第2位ビット・データとが与えられ、これらのデータの
排他的論理和データを出力する第1の排他的論理和回路
、 上記第1の排他的論理和回路の出力が与えられる第2位
ビット出力端子、 最下位ビットから第n(nは3からN−1までの正の整
数)位ビットまでのすべての入力ディジタル・データが
それぞれ与えられ、これらのディジタル・データの論理
和データを出力する(N−2)個の論理和回路、 対応する上記論理和回路の出力論理和データと入力ディ
ジタル・データの第(n+1)位ビットとが与えられ、
これらの排他的論理和データをそれぞれ出力する(N−
2)個の第2の排他的論理和回路、および 上記(N−2)個の排他的論理和回路の出力が与えられ
る(N−2)個の上位ビット出力端子、を備えた−1倍
回路。 - (2)N(Nは正の整数)ビットの入力ディジタル・デ
ータを−1倍にする方法であり、 上記入力ディジタル・データの最下位ビットから順次上
位ビットに向って、そのビットが0か1かを判別し、 0ならばその入力ビットをそのまま出力し、初めて1の
ビットが検出されたときにそのビットをそのまま出力す
るとともに、1であるビットの1つ上位のビットから最
上位ビットまでをすべて反転して出力する−1倍方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63334913A JPH02178831A (ja) | 1988-12-29 | 1988-12-29 | ―1倍回路および方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63334913A JPH02178831A (ja) | 1988-12-29 | 1988-12-29 | ―1倍回路および方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02178831A true JPH02178831A (ja) | 1990-07-11 |
Family
ID=18282639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63334913A Pending JPH02178831A (ja) | 1988-12-29 | 1988-12-29 | ―1倍回路および方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02178831A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014002342A1 (en) * | 2012-06-29 | 2014-01-03 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
-
1988
- 1988-12-29 JP JP63334913A patent/JPH02178831A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014002342A1 (en) * | 2012-06-29 | 2014-01-03 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
GB2518317A (en) * | 2012-06-29 | 2015-03-18 | Ibm | High speed and low power circuit structure for barrel shifter |
US9021000B2 (en) | 2012-06-29 | 2015-04-28 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
US9501260B2 (en) | 2012-06-29 | 2016-11-22 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
US9996317B2 (en) | 2012-06-29 | 2018-06-12 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
GB2518317B (en) * | 2012-06-29 | 2020-10-28 | Ibm | High speed and low power circuit structure for barrel shifter |
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