JPH02178831A - ―１倍回路および方法 - Google Patents
―１倍回路および方法Info
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- JPH02178831A JPH02178831A JP63334913A JP33491388A JPH02178831A JP H02178831 A JPH02178831 A JP H02178831A JP 63334913 A JP63334913 A JP 63334913A JP 33491388 A JP33491388 A JP 33491388A JP H02178831 A JPH02178831 A JP H02178831A
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- circuit
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- 238000000034 method Methods 0.000 title claims description 6
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、２の補数データを扱う回路において使用さ
れ、入力ディジタル・データの一１倍の値を表わすデー
タを出力する回路に関する。
れ、入力ディジタル・データの一１倍の値を表わすデー
タを出力する回路に関する。
従来の技術
従来、ディジタル・データの一１倍を作成するには１反
転回路を利用してこのディジタル・データの全ビットを
反転した後に１を加えることにより行なっている。
転回路を利用してこのディジタル・データの全ビットを
反転した後に１を加えることにより行なっている。
発明が解決しようとする課題
しかしながら従来の方法では入力するディジタル・デー
タのビット数に対応するだけの反転回路が必要であり、
−１倍回路の回路規模を小さくすることができない。と
くにこのことは回路のＩＣ化等において問題となる。
タのビット数に対応するだけの反転回路が必要であり、
−１倍回路の回路規模を小さくすることができない。と
くにこのことは回路のＩＣ化等において問題となる。
課題を解決するための手段
第１の発明は、Ｎ（Ｎは３以上の正の整数）ビットのデ
ィジタル・データを入力し、この入力ディジタル・デー
タの一１倍値を表わすデータを出力する回路であり、上
記入力ディジタル・データの最下位ビット・データをそ
のまま出力する最下位ビット出力端子、上記入力ディジ
タル・データの最下位ビット・データと第２位ビット・
データとが与えられ、これらのデータの排他的論理和デ
ータを出力する第１の排他的論理和回路、上記第１の排
他的論理和回路の出力が与えられる第２位ビット出力端
子、最下位ビットから第ｎ （ｎは３からＮ−１までの
正の整数）位ビットまでのすべての入力ディジタル・デ
ータがそれぞれ与えられ、これらのディジタル・データ
の論理和データを出力する（Ｎ−２）個の論理和回路１
対応する上記論理和回路の出力論理和データと入力ディ
ジタル・データの第（ｎ＋１）位ビットとが与えられ、
これらの排他的論理和データをそれぞれ出力する（Ｎ−
２）個の第２の排他的論理和回路、および上記（Ｎ−２
）個の排他的論理和回路の出力が与えられる（Ｎ−２）
個の上位ビット出力端子を備えていることを特徴とする
。
ィジタル・データを入力し、この入力ディジタル・デー
タの一１倍値を表わすデータを出力する回路であり、上
記入力ディジタル・データの最下位ビット・データをそ
のまま出力する最下位ビット出力端子、上記入力ディジ
タル・データの最下位ビット・データと第２位ビット・
データとが与えられ、これらのデータの排他的論理和デ
ータを出力する第１の排他的論理和回路、上記第１の排
他的論理和回路の出力が与えられる第２位ビット出力端
子、最下位ビットから第ｎ （ｎは３からＮ−１までの
正の整数）位ビットまでのすべての入力ディジタル・デ
ータがそれぞれ与えられ、これらのディジタル・データ
の論理和データを出力する（Ｎ−２）個の論理和回路１
対応する上記論理和回路の出力論理和データと入力ディ
ジタル・データの第（ｎ＋１）位ビットとが与えられ、
これらの排他的論理和データをそれぞれ出力する（Ｎ−
２）個の第２の排他的論理和回路、および上記（Ｎ−２
）個の排他的論理和回路の出力が与えられる（Ｎ−２）
個の上位ビット出力端子を備えていることを特徴とする
。
第２の発明は、 Ｎ （Ｎは正の整数）ビットの入力デ
ィジタル・データを一１倍にする方法であり、上記入力
ディジタル・データの最下位ビットから順次上位ビット
に向って、そのビットが０が１かを判別し、０ならばそ
の入力ビットをそのまま出力し、初めて１のビットが検
出されたときにそのビットをそのまま出力するとともに
、１であるビットの１つの上位のビットから最上位ビッ
トまでをすべて反転して出力することを特徴とする。
ィジタル・データを一１倍にする方法であり、上記入力
ディジタル・データの最下位ビットから順次上位ビット
に向って、そのビットが０が１かを判別し、０ならばそ
の入力ビットをそのまま出力し、初めて１のビットが検
出されたときにそのビットをそのまま出力するとともに
、１であるビットの１つの上位のビットから最上位ビッ
トまでをすべて反転して出力することを特徴とする。
作 用
第１の発明によると、−１倍すべきディジタル・データ
が回路のそれぞれのビットの入力端子に与えられると回
路の最下位ビットの出力端子からは入力データ・ビット
をそのまま表わすデータが出力される。第２位ビットの
出力端子がらは入力ディジタル・データの最下位ビット
・データと第２位ビット・データの排他的論理和のデー
タが出力される。そして第３位ビット以上の出力端子か
らは、第０位ビットまでのすべての論理和デ夕と第（ｎ
＋１）位ビット・データとの排他的論理和データがそれ
ぞれ出力される。
が回路のそれぞれのビットの入力端子に与えられると回
路の最下位ビットの出力端子からは入力データ・ビット
をそのまま表わすデータが出力される。第２位ビットの
出力端子がらは入力ディジタル・データの最下位ビット
・データと第２位ビット・データの排他的論理和のデー
タが出力される。そして第３位ビット以上の出力端子か
らは、第０位ビットまでのすべての論理和デ夕と第（ｎ
＋１）位ビット・データとの排他的論理和データがそれ
ぞれ出力される。
第２の発明のよると入力ディジタル・データの最下位ビ
ットから順次上位ビットに向って、そのビットがＯか１
かが判別される。そして０ならばその入力ビットをその
まま出力し、初めて１のビットを検出したときにそのビ
ットをそのまま出力し、その１であるビットの１つ上位
のビットから最上位ビットまでをすべて反転して出力す
る。
ットから順次上位ビットに向って、そのビットがＯか１
かが判別される。そして０ならばその入力ビットをその
まま出力し、初めて１のビットを検出したときにそのビ
ットをそのまま出力し、その１であるビットの１つ上位
のビットから最上位ビットまでをすべて反転して出力す
る。
実施例
第１図は第１の発明の実施例を示す一１倍回路である。
この図において入力端子が１１〜工８で、出力端子がＳ
−８８で示されている。入力■ ディジタル・データはその最下位ビット・データか入力
端子■１に、最上位ビット・データが１８に入力するよ
うにそれぞれ順に与えられる。−１倍回路には６つのＯ
Ｒ回路１〜６．および７つの排他的論理和回路（Ｅｘ−
ＯＲ回路） １１〜１７が含まれでいる。
−８８で示されている。入力■ ディジタル・データはその最下位ビット・データか入力
端子■１に、最上位ビット・データが１８に入力するよ
うにそれぞれ順に与えられる。−１倍回路には６つのＯ
Ｒ回路１〜６．および７つの排他的論理和回路（Ｅｘ−
ＯＲ回路） １１〜１７が含まれでいる。
出力端子Ｓ は入力端子１１と接続されてお■
リ 入力端子１１に与えられる最下位ビット・データが
そのまま出力される。出力端子Ｓ２には入力端子Ｉ と
入力端子Ｉ２とからのビット■ データの排他的論理和データを出力する第１のＥｘ−Ｏ
Ｒ回路１■の出力データか与えられる。
そのまま出力される。出力端子Ｓ２には入力端子Ｉ と
入力端子Ｉ２とからのビット■ データの排他的論理和データを出力する第１のＥｘ−Ｏ
Ｒ回路１■の出力データか与えられる。
第１のＯＲ回路１には入力端チエ１からのビット・デー
タおよび入力端子Ｉ２からのビットデータか与えられて
おり、これらの論理和データが第２のＥｘ−ＯＲ回路１
２の一方の入力端子に与えられる。第２のＥｘ−ＯＲ回
路１２の他方の入力端子には入力端子■３からのビット
・データが与えられており、与えられたデータの排他的
論理和データが出力され、第３位ビットの出力端子Ｓ３
に与えられる。
タおよび入力端子Ｉ２からのビットデータか与えられて
おり、これらの論理和データが第２のＥｘ−ＯＲ回路１
２の一方の入力端子に与えられる。第２のＥｘ−ＯＲ回
路１２の他方の入力端子には入力端子■３からのビット
・データが与えられており、与えられたデータの排他的
論理和データが出力され、第３位ビットの出力端子Ｓ３
に与えられる。
第２のＯＲ回路２には入力端子Ｉ 、Ｉ およびＩ
３からのビット・データが与えられ、その論理和データ
が第３のＥｘ−ＯＲ回路１３の一方の入力端子に与えら
れる。第３のＥｘ−ＯＲＯｏ路１３の他方の入力端子に
は入力端子Ｉ４からのビット・データか与えられており
、それぞれ与えられたデータの排他的論理和データが出
力され第４位ビットの出力端子Ｓ４に与えられる。第３
のＯＲ回路３には入力端子１，１２．Ｉ３および■４か
らのビット・データが与えられ、その論理和データが第
４のＥｘ−ＯＲ回路１４の一方の入力端子に与えられる
。第４のＥ ｘ−ＯＲ回路の他方の入力端子には、入力
端子Ｉ５からのビット・データが与えられており、それ
ぞれのデータの排他的論理和データが第５位ビットの出
力端子Ｓ５に与えられている。
３からのビット・データが与えられ、その論理和データ
が第３のＥｘ−ＯＲ回路１３の一方の入力端子に与えら
れる。第３のＥｘ−ＯＲＯｏ路１３の他方の入力端子に
は入力端子Ｉ４からのビット・データか与えられており
、それぞれ与えられたデータの排他的論理和データが出
力され第４位ビットの出力端子Ｓ４に与えられる。第３
のＯＲ回路３には入力端子１，１２．Ｉ３および■４か
らのビット・データが与えられ、その論理和データが第
４のＥｘ−ＯＲ回路１４の一方の入力端子に与えられる
。第４のＥ ｘ−ＯＲ回路の他方の入力端子には、入力
端子Ｉ５からのビット・データが与えられており、それ
ぞれのデータの排他的論理和データが第５位ビットの出
力端子Ｓ５に与えられている。
第４のＯＲ回路４には第３のＯＲ回路３の出力データと
入力端チエ、からの入力データが与えられている。これ
により、■ 〜Ｉ５までのピット・データが第４のＯＲ
回路４にすべて与えられることと同じとなる。第４のＯ
Ｒ回路４の出力データと入力端子■６に与えられる入力
データとが第５のＥ ｘ−ＯＲ回路１５に与えられその
出力データが第６位ビットの出力端子Ｓ６に与えられる
。
入力端チエ、からの入力データが与えられている。これ
により、■ 〜Ｉ５までのピット・データが第４のＯＲ
回路４にすべて与えられることと同じとなる。第４のＯ
Ｒ回路４の出力データと入力端子■６に与えられる入力
データとが第５のＥ ｘ−ＯＲ回路１５に与えられその
出力データが第６位ビットの出力端子Ｓ６に与えられる
。
また第５のＯＲ回路５には第３のＯＲ回路３の出力デー
タと入力端子■５およびＩ６からの入力データが与えら
れ、第６のＯＲ回路６には第３のＯＲ回路３の出力デー
タと入力端子Ｉ 、Ｉ およびＩ７からの入力デー
タが与えられる。そして第６のＥｘ−ＯＲ回路１６によ
って第５のＯＲ回路５の出力データと入力端子Ｉ７の入
力データとの排他的論理和データがとられて第７ビツト
めの出力端子Ｓ７に与えられ、第７のＥｘ−ＯＲ回路１
７によって第６のＯＲ回路６の出力データと入力端子Ｉ
８の入力データとの排他的論理和データがとられて第８
ビツトめの出力端子Ｓ８に与えられる。
タと入力端子■５およびＩ６からの入力データが与えら
れ、第６のＯＲ回路６には第３のＯＲ回路３の出力デー
タと入力端子Ｉ 、Ｉ およびＩ７からの入力デー
タが与えられる。そして第６のＥｘ−ＯＲ回路１６によ
って第５のＯＲ回路５の出力データと入力端子Ｉ７の入
力データとの排他的論理和データがとられて第７ビツト
めの出力端子Ｓ７に与えられ、第７のＥｘ−ＯＲ回路１
７によって第６のＯＲ回路６の出力データと入力端子Ｉ
８の入力データとの排他的論理和データがとられて第８
ビツトめの出力端子Ｓ８に与えられる。
この回路によって出力端子８１〜Ｓ８の出力データは入
力端子１１〜Ｉ８の入力データの一１倍となる。
力端子１１〜Ｉ８の入力データの一１倍となる。
第２図はディジタル・データを一１倍にして出力する処
理手順を示すフローチャートである。
理手順を示すフローチャートである。
この図を参照して、−１倍に変換すべきディジタル・デ
ータがＣＰＵ等にすべて入力される（ステップ２１）。
ータがＣＰＵ等にすべて入力される（ステップ２１）。
次にカウンタによって１が加算される（ステップ２２）
。このカウンタの値は入力するディジタル・データのデ
ータ・ビットの位数に対応するものであり、かつ始めは
ｎ−０とされている。初めてのステップ２２の処理によ
りビット・データは最下位ビット・データに対応するこ
ととなる。
。このカウンタの値は入力するディジタル・データのデ
ータ・ビットの位数に対応するものであり、かつ始めは
ｎ−０とされている。初めてのステップ２２の処理によ
りビット・データは最下位ビット・データに対応するこ
ととなる。
次にこの第ｎビットのデータが１かＯかが判断される（
ステップ２３）。このデータが０ならばそのまま出力さ
れ次の上位ビットのデータが判断される（ステップ２３
でＹＥＳ 、ステップ２４）。データが１と判断される
と（ステップ２３でＹＥＳ）、 この１と判別された
データのビットをそのまま出力するとともに、１である
ビットの１つ上位のビットから最上位ビットまでがすべ
て反転されて出力される（ステップ２５．２６）。
ステップ２３）。このデータが０ならばそのまま出力さ
れ次の上位ビットのデータが判断される（ステップ２３
でＹＥＳ 、ステップ２４）。データが１と判断される
と（ステップ２３でＹＥＳ）、 この１と判別された
データのビットをそのまま出力するとともに、１である
ビットの１つ上位のビットから最上位ビットまでがすべ
て反転されて出力される（ステップ２５．２６）。
発明の効果
第１の発明によると反転回路を少なくすることができる
ので、−１倍回路の規模を小さくすることができ、ＩＣ
化する場合において使用すべき素子の個数が少なくなり
とくに有効となる。
ので、−１倍回路の規模を小さくすることができ、ＩＣ
化する場合において使用すべき素子の個数が少なくなり
とくに有効となる。
第２の発明によると入力されるディジタル・データをす
べて反転する必要がなくなり、データの反転処理に必要
な時間を短縮することができる。
べて反転する必要がなくなり、データの反転処理に必要
な時間を短縮することができる。
第１図は第１の発明の実施例を示すブロック図である。
第２図は第２の発明の処理手順を示すフローチャートで
ある。 １〜６・・・ＯＲ回路。 １１〜１７・Ｅ ｘ −ＯＲ回路。 １〜Ｉ８・・・入力端子。 ８１〜Ｓ８・・・出力端子。 以 上
ある。 １〜６・・・ＯＲ回路。 １１〜１７・Ｅ ｘ −ＯＲ回路。 １〜Ｉ８・・・入力端子。 ８１〜Ｓ８・・・出力端子。 以 上
Claims (2)
- （１）Ｎ（Ｎは３以上の正の整数）ビットのディジタル
・データを入力し、この入力ディジタル・データの−１
倍値を表わすデータを出力する回路であり、 上記入力ディジタル・データの最下位ビット・データを
そのまま出力する最下位ビット出力端子、 上記入力ディジタル・データの最下位ビット・データと
第２位ビット・データとが与えられ、これらのデータの
排他的論理和データを出力する第１の排他的論理和回路
、 上記第１の排他的論理和回路の出力が与えられる第２位
ビット出力端子、 最下位ビットから第ｎ（ｎは３からＮ−１までの正の整
数）位ビットまでのすべての入力ディジタル・データが
それぞれ与えられ、これらのディジタル・データの論理
和データを出力する（Ｎ−２）個の論理和回路、 対応する上記論理和回路の出力論理和データと入力ディ
ジタル・データの第（ｎ＋１）位ビットとが与えられ、
これらの排他的論理和データをそれぞれ出力する（Ｎ−
２）個の第２の排他的論理和回路、および 上記（Ｎ−２）個の排他的論理和回路の出力が与えられ
る（Ｎ−２）個の上位ビット出力端子、を備えた−１倍
回路。 - （２）Ｎ（Ｎは正の整数）ビットの入力ディジタル・デ
ータを−１倍にする方法であり、 上記入力ディジタル・データの最下位ビットから順次上
位ビットに向って、そのビットが０か１かを判別し、 ０ならばその入力ビットをそのまま出力し、初めて１の
ビットが検出されたときにそのビットをそのまま出力す
るとともに、１であるビットの１つ上位のビットから最
上位ビットまでをすべて反転して出力する−１倍方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334913A JPH02178831A (ja) | 1988-12-29 | 1988-12-29 | ―１倍回路および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334913A JPH02178831A (ja) | 1988-12-29 | 1988-12-29 | ―１倍回路および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02178831A true JPH02178831A (ja) | 1990-07-11 |
Family
ID=18282639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334913A Pending JPH02178831A (ja) | 1988-12-29 | 1988-12-29 | ―１倍回路および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02178831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014002342A1 (en) * | 2012-06-29 | 2014-01-03 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
-
1988
- 1988-12-29 JP JP63334913A patent/JPH02178831A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014002342A1 (en) * | 2012-06-29 | 2014-01-03 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| GB2518317A (en) * | 2012-06-29 | 2015-03-18 | Ibm | High speed and low power circuit structure for barrel shifter |
| US9021000B2 (en) | 2012-06-29 | 2015-04-28 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| US9501260B2 (en) | 2012-06-29 | 2016-11-22 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| US9996317B2 (en) | 2012-06-29 | 2018-06-12 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| GB2518317B (en) * | 2012-06-29 | 2020-10-28 | Ibm | High speed and low power circuit structure for barrel shifter |
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